JP6499065B2 - 乱数発生回路および半導体記憶装置 - Google Patents
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Description
図1は、第1実施形態に係る乱数発生回路の概略構成を示すブロック図である。なお、図1は、割り算回路であり、32次の多項式を用いたM系列を示す。図1では、32次の原始多項式で割り算した時の余りを乱数で表す線形帰還シフトレジスタを例にとるが、n(2は2以上の整数)次の原始多項式で割り算した時の余りを乱数で表す線形帰還シフトレジスタに適用してもよい。また、線形帰還シフトレジスタはハードウェアで構成してもよいし、ファームウェアで構成してもよい。
図1において、線形帰還シフトレジスタ1には、32個のレジスタ2および13個のXOR演算部3が設けられている。この時、線形帰還シフトレジスタ1は32次の原始多項式M(X)で割り算した時の余りを乱数で表すことができる。この原始多項式M(X)は、例えば、M(X)=X32+X26+X23+X22+X16+X12++X11+X10+X8+X7++X5+X4+X2+X1+1という式で表すことができる。この原始多項式M(X)を用いることでM系列を生成することができる。この時、32次の原始多項式M(X)からは、232−1という周期で疑似乱数を発生させることができる。
また、図1では、1バイトの乱数を取り出すために、各項X3、X7、X11、X15、X19、X23、X26からレジスタ出力b0〜b7を取り出す構成を示したが、13個の項X1、X2、X4、X5、X7、X8、X10、X11、X12、X16、X22、X23、X26のうちのどの8個の項が選択されてもよい。
図2において、ランダマイズ処理装置には、シードテーブル51、レジスタ52、初期値選択部53、初期値設定部54、巡回制御部55およびスクランブル回路56が設けられている。このシードテーブル51はN(Nは2以上の整数)個設けることができる。各シードテーブル51は、インデックスと初期値51Aとの対応関係を保持することができる。インデックスは初期値51Aを特定する番号である。この時、各シードテーブル51に格納される初期値51Aの個数Pはセルlの物理的な配置と相関が得にくい素数であることが好ましい。レジスタ52には、NANDメモリのページ番号52Aおよびフレーム番号52Bが保持される。なお、ページはNANDメモリにおける書き込み単位または読み出し単位である。フレームは、NANDメモリに用いられるECC(Error Correcting Code)回路の処理単位(以下、ECC単位という)である。
Index=shiftnum*frame_max+offset・・・(1)
この(1)式で与えられるシードテーブル51の内容を図6(a)に示した。図6(a)の内容はデフォルトとして用いることができる。
図3において、シードテーブルには、67個の初期値51Aが格納されている。この67は素数である。各初期値51Aには、インデックスが付されている。インデックスは初期値を指定することができる。初期値51A間のビット数の間隔は均等であることが好ましい。
また、初期値51A間のビット数の間隔を均等とすることにより、初期値51A間のビット数の最小間隔を大きくすることができる。このため、線形帰還シフトレジスタ1の初期値51Aが変更された場合においても、線形帰還シフトレジスタ1が発生する乱数の周期が初期値51Aの変更前後で重なり難くすることができる。
図4において、線形帰還シフトレジスタ1の周期Y=232−1以下の容量を持つメモリ領域MRがあるものとする。メモリ領域MRには、使用領域と未使用領域があってもよい。また、シードテーブル51および線形帰還シフトレジスタ1の個数N=4であるものとする。この時、メモリ領域MRの入出力IO#1、IO#2、IO#3、IO#4ごとに4個のシードテーブル51を別個に定義することができる。4個のシードテーブル51は、4個の線形帰還シフトレジスタ1にそれぞれ対応付けることができる。
また、出力IO#1、IO#2、IO#3、IO#4ごとにシードテーブル51を別個に定義することで、各入出力IO#1、IO#2、IO#3、IO#4に未使用領域がある場合においても、線形帰還シフトレジスタ1の最長周期を効率的に利用することができ、出力データDout[7:0]の乱数性を向上させることができる。
第1実施形態のランダマイズ処理装置では、NANDメモリのメモリセルを分類するパラメータと初期値との対応関係が固定されている場合を示した。ここで言うパラメータは、例えば、ページ、フレーム、カラムおよびレイヤを上げることができる。カラムはNANDメモリの入出力単位である。この時、例えば、1カラム当たり8本のビット線を割り当てることができる。レイヤはメモリセルが積層されている時にどの層に配置されているかを示す。
この第2実施形態のランダマイズ処理装置では、NANDメモリのメモリセルを分類するパラメータと初期値との対応関係が可変である場合を示す。
図5は、第2実施形態に係るランダマイズ処理装置の概略構成を示すブロック図である。なお、以下の実施形態では、NANDメモリのメモリセルを分類するパラメータとしてページおよびフレームを例にとる。
この時、初期値選択部53では、フレーム番号52Bに加算係数52Cを加算することで、インデックスとフレーム番号52Bとの対応関係を変化させたり、ページ番号52Aに乗算係数52Dを乗算することで、インデックスとページ番号52Aとの対応関係を変化させたりすることができる。
例えば、加算係数52CをRemap_ofstとすると、インデックスIndexは、以下の(2)式で与えることができる。
Index=shiftnum*frame_max+offset
+Remap_ofst・・・(2)
また、乗算係数52DをRemap_Numとすると、インデックスIndexは、以下の(3)式で与えることができる。
Index=Index+shiftnum*Remap_Num・・・(3)
そして、その変化されたインデックスをキーとしてシードテーブル51から初期値51Aが選択され、線形帰還シフトレジスタ1に設定される。
なお、インデックスIndexの変換式は、(2)式または(3)式に限定されることなく、シードテーブル51の周期性を崩せれば、どのような変換式であってもよい。
図6(a)において、シードテーブル51は、(1)式に従ってデフォルト設定されているものとする。(1)式は、(2)式のRemap_ofst=0の場合である。
図7(a)において、(3)式のRemap_Num=1とすると、インデックスIndexのマッピング領域が図6(a)のマッピング領域に対して変化する。この時、図7(a)のマッピング領域は、offset=1の位置でshiftnumの増大方向に突出させることができる。
図8は、第3実施形態に係るランダマイズ処理装置の概略構成を示すブロック図である。
図8の構成では、図5の初期値設定部54および巡回制御部55の代わりに初期値設定部54´および巡回制御部55´が設けられている。それ以外の図8の構成は図5の構成と同様である。
図5の巡回制御部55では、1個の線形帰還シフトレジスタ1から1サイクルごとに1バイトのレジスタ出力b0〜b7が乱数として取り出される。これに対して、図8の巡回制御部55´では、1個の線形帰還シフトレジスタ1から1サイクルごとに1ビットのレジスタ出力が乱数として取り出される。この時、1サイクルごとに1バイトの乱数が得られるようにするため、8個の線形帰還シフトレジスタ1を設けることができる。
図9は、第4実施形態に係るランダマイズ処理装置の概略構成を示すブロック図である。
図9の構成では、図5の構成に対しレジスタ52に撹拌値52Eが追加して保持される。また、図5の構成に対しXOR回路58が追加されている。それ以外の図9の構成は図5の構成と同様である。XOR回路58は、初期値51Aと撹拌値52EとのXORをビットごとにとることができる。初期値51Aが32ビットで構成されている場合、撹拌値52Eも32ビットで構成することができる。
図10は、第5実施形態に係るランダマイズ処理装置の概略構成を示すブロック図である。
図10の構成では、図5の構成に対しレジスタ52に撹拌値52Fが追加して保持される。また、図5の構成に対し撹拌回路59が追加されている。それ以外の図10の構成は図5の構成と同様である。撹拌回路59は、線形帰還シフトレジスタ1のレジスタ出力b0〜b7を撹拌することができる。撹拌回路59には、レジスタ出力b0〜b7の各ビットごとにXOR回路60が設けられている。XOR回路60は、レジスタ出力b0〜b7と撹拌値52FとのXORをビットごとにとることができる。レジスタ出力b0〜b7が8ビットである場合、撹拌値52Fも8ビットで構成することができる。
図11は、第6実施形態に係る半導体記憶装置の構成例を示すブロック図である。
図11において、半導体記憶装置11には、コントローラ12および不揮発性メモリ13が設けられている。半導体記憶装置11は、ホスト14と接続可能である。ホスト14は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
メモリI/F22は、制御部23の指示に基づいて、ユーザデータ等を不揮発性メモリ13へ書込む処理および不揮発性メモリ13から読み出す処理を制御する。
制御部23は、データバッファ27に蓄積されるユーザデータに対して、不揮発性メモリ13のメモリ領域を決定する。ユーザデータは、内部バス20経由でデータバッファ27に格納される。制御部23は、決定したメモリ領域を指定してユーザデータを不揮発性メモリ13へ書き込むようメモリI/F22へ指示する。制御部23は、ホスト14からの読出しコマンドを受信した場合は、読出しコマンドに含まれるアドレスからのユーザデータの読み出しをメモリI/F22へ指示する。
図12において、メモリセルアレイ41には、メモリセルが3次元的に配置されている。メモリセルアレイ41には、複数のビット線BL、複数のワード線WLおよび複数のセレクトゲート線SGLが設けられている。ビット線BLはメモリセルをロウ方向DE1に選択することができる。セレクトゲート線SGLはメモリセルをカラム方向DE2に選択することができる。ワード線WLのメモリセルのレイヤを選択することができる。メモリセルアレイ41は、e(eは正の整数)個のブロックB1〜Beに分割されている。各ブロックB1〜Beは、NANDセルユニットをロウ方向DE1およびカラム方向DE2に複数配列して構成することができる。NANDセルユニットでは、直列接続されたメモリセルが積層されている。メモリセルアレイ41には、ビット線BLを制御するビット制御回路42、ワード線WLを制御するワード線制御回路46およびセレクトゲート線SGLを制御するセレクトゲート線制御回路49が接続されている。
セレクトゲート線制御回路49は、メモリセルアレイ41中のセレクトゲート線SGLを選択し、選択されたセレクトゲート線SGLに対し、読み出し、書き込みあるいは消去に必要な電圧を印加する。
図13において、不揮発性メモリ13には、セルアレイ領域RMが設けられている。セルアレイ領域RMでは、ワード線WL1〜WL4が積層方向DE3に順次積層されることで3次元構造体が構成されている。そして、柱状体PSがワード線WL1〜WL4を貫通することで、柱状体PSと各ワード線WL1〜WL4との交点部分にメモリセルが形成される。柱状体PSには、データを記憶するメモリ膜を設けることができる。メモリ膜は、例えば、SiNなどのチャージトラップ膜を用いることができる。各柱状体PSは、NANDセルを構成することができる。この時、柱状体PSがロウ方向DE1およびカラム方向DE2に2次元的に配列されることで、メモリセルがセルアレイ領域RMに3次元的に配置される。図13の例では、メモリセルがロウ方向DE1に8個、カラム方向DE2に4個、積層方向DE3に4個だけ配置されている。この時、各ワード線WL1〜WL4は、同一レイヤのメモリセルで共有することができる。セルアレイ領域RM下には、ソース側セレクトゲート線SGSが設けられている。セルアレイ領域RM上には、ドレイン側セレクトゲート線SGD1〜SGD4が設けられている。ドレイン側セレクトゲート線SGD1〜SGD4はロウごとに分離することができる。この時、同一レイヤかつ同一ロウに属するメモリセルでページPGEを構成することができる。図13の例では、1ページに8個のメモリセルが設けられている。
ここで、例えば、図5の構成を用いたものとする。この時、メモリセルを分類するパラメータと初期値51Aとの対応関係を可変とすることができる。このため、ワード線WL1とドレイン側セレクトゲート線SGD4とで特定されるページと、ワード線WL1とドレイン側セレクトゲート線SGD5とで特定されるページとで初期値51Aを異ならせることができ、これらの2つのページのメモリセル間で干渉が起き難くすることができる。
なお、上述した実施形態では、NANDメモリとして3次元NANDフラッシュメモリを例にとったが、2次元NANDフラッシュメモリであってもよい。
Claims (3)
- n(nは4以上の整数)次の線形帰還シフトレジスタと、
前記線形帰還シフトレジスタに初期値を設定する初期値設定部と、
前記線形帰還シフトレジスタに設定される初期値を選択する初期値選択部と、
前記線形帰還シフトレジスタの帰還ループ上で生成されるm(mは2以上のn−2以下の整数)個のXOR演算結果のうちk(kは2以上m以下の整数)個分をk個の乱数として出力する乱数出力部と、
を備え、
前記初期値選択部は、NANDメモリのメモリセルを分類するパラメータと前記初期値との対応関係に基づいて前記初期値を選択し、
前記パラメータと前記初期値との対応関係が可変である
乱数発生回路。 - 前記線形帰還シフトレジスタの原始多項式M(X)はM(X)=X32+X26+X23+X22++X16+X12++X11+X10+X8+X7++X5+X4+X2+X+1で表される請求項1に記載の乱数発生回路。
- NANDメモリと、
前記NANDメモリの読み書きを制御するコントローラとを備え、
前記コントローラは、
前記NANDメモリに書き込まれるデータをランダマイズする乱数を発生するn(nは2以上の整数)次の線形帰還シフトレジスタと、
前記線形帰還シフトレジスタに初期値を設定する初期値設定部とを備え、
前記線形帰還シフトレジスタが発生する乱数の周期Yが前記NANDメモリのブロックサイズSより大きくなるように前記線形帰還シフトレジスタの次数nが選択され、
前記線形帰還シフトレジスタに設定可能な初期値の個数をPとすると、
前記Pは、Y/P>Sという条件を満たす素数である
半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015237706A JP6499065B2 (ja) | 2015-12-04 | 2015-12-04 | 乱数発生回路および半導体記憶装置 |
US15/253,757 US9921772B2 (en) | 2015-12-04 | 2016-08-31 | Semiconductor memory device that randomizes data and randomizer thereof |
US15/925,617 US10430101B2 (en) | 2015-12-04 | 2018-03-19 | Semiconductor memory device that randomizes data and randomizer thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015237706A JP6499065B2 (ja) | 2015-12-04 | 2015-12-04 | 乱数発生回路および半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017102844A JP2017102844A (ja) | 2017-06-08 |
JP6499065B2 true JP6499065B2 (ja) | 2019-04-10 |
Family
ID=58798220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015237706A Active JP6499065B2 (ja) | 2015-12-04 | 2015-12-04 | 乱数発生回路および半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9921772B2 (ja) |
JP (1) | JP6499065B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11543977B2 (en) | 2020-06-02 | 2023-01-03 | Kioxia Corporation | Semiconductor device and semiconductor storage device |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6542171B2 (ja) | 2016-09-15 | 2019-07-10 | 東芝メモリ株式会社 | ランダマイザおよび半導体記憶装置 |
CN110147200A (zh) * | 2018-02-13 | 2019-08-20 | 矽创电子股份有限公司 | 闪存的控制器及控制方法 |
US20190286365A1 (en) * | 2018-03-14 | 2019-09-19 | Q-Silicon Technologies Corp. | Flash memory controller and method for controlling flash memory |
US11055065B2 (en) * | 2018-04-18 | 2021-07-06 | Ememory Technology Inc. | PUF-based true random number generation system |
CN108958666A (zh) * | 2018-07-26 | 2018-12-07 | 浪潮电子信息产业股份有限公司 | 一种数据处理方法及主控芯片 |
JP2021068930A (ja) | 2019-10-17 | 2021-04-30 | キオクシア株式会社 | 半導体集積回路およびコントローラ |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5721799B2 (ja) * | 1975-02-01 | 1982-05-10 | ||
US5033048A (en) * | 1988-04-01 | 1991-07-16 | Digital Equipment Corporation | Memory selftest method and apparatus same |
JP2541480B2 (ja) * | 1993-10-06 | 1996-10-09 | 日本電気株式会社 | 擬似乱数発生装置 |
JPH07114498A (ja) * | 1993-10-15 | 1995-05-02 | Toshiba Corp | マイクロプロセッサ |
JPH07134647A (ja) * | 1993-11-09 | 1995-05-23 | Matsushita Electric Ind Co Ltd | 乱数発生装置 |
KR100419902B1 (ko) * | 2001-06-19 | 2004-03-04 | 삼성전자주식회사 | 선형 피드백 쉬프트 레지스터를 이용한 고속 자체 테스트회로 |
JP4141775B2 (ja) * | 2002-09-20 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2012226822A (ja) | 2011-04-15 | 2012-11-15 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
JP5813380B2 (ja) * | 2011-06-03 | 2015-11-17 | 株式会社東芝 | 半導体記憶装置 |
JP2013021461A (ja) * | 2011-07-08 | 2013-01-31 | Toshiba Corp | ランダムデータ生成回路及びこれを備えたメモリシステム |
JP2013073664A (ja) | 2011-09-29 | 2013-04-22 | Elpida Memory Inc | 半導体装置 |
JP2013137708A (ja) | 2011-12-28 | 2013-07-11 | Toshiba Corp | メモリコントローラ、データ記憶装置およびメモリ制御方法 |
JP2014222394A (ja) * | 2013-05-13 | 2014-11-27 | 株式会社東芝 | 半導体記憶装置および乱数発生器 |
JP5786144B2 (ja) * | 2013-06-18 | 2015-09-30 | パナソニックIpマネジメント株式会社 | 乱数発生装置 |
-
2015
- 2015-12-04 JP JP2015237706A patent/JP6499065B2/ja active Active
-
2016
- 2016-08-31 US US15/253,757 patent/US9921772B2/en active Active
-
2018
- 2018-03-19 US US15/925,617 patent/US10430101B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11543977B2 (en) | 2020-06-02 | 2023-01-03 | Kioxia Corporation | Semiconductor device and semiconductor storage device |
US11875041B2 (en) | 2020-06-02 | 2024-01-16 | Kioxia Corporation | Semiconductor device and semiconductor storage device |
Also Published As
Publication number | Publication date |
---|---|
US20170160939A1 (en) | 2017-06-08 |
US10430101B2 (en) | 2019-10-01 |
US20180210654A1 (en) | 2018-07-26 |
JP2017102844A (ja) | 2017-06-08 |
US9921772B2 (en) | 2018-03-20 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170605 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180820 |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
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