JP2021068930A - 半導体集積回路およびコントローラ - Google Patents

Abstract

【課題】消費電力の削減を図ることができる半導体集積回路およびコントローラを提供することである。【解決手段】実施形態の半導体集積回路は、メモリシステムに用いられる半導体集積回路であって、第１出力バッファ回路と、第２出力バッファ回路と、スイッチング素子と、制御回路とを含む。前記第１出力バッファ回路は、第１出力ノードを含む。前記第２出力バッファ回路は、第２出力ノードを含む。前記スイッチング素子は、前記第１出力ノードと前記第２出力ノードとに電気的に接続され、前記第１出力ノードと前記第２出力ノードとの間の電気接続状態を切り替える。前記制御回路は、前記スイッチング素子を制御する。【選択図】図６

Description

本発明の実施形態は、半導体集積回路およびコントローラに関する。

ＨｉｇｈレベルおよびＬｏｗレベルの信号を出力可能な出力バッファ回路を含む半導体集積回路が知られている。ところで、半導体集積回路は、消費電力の削減が期待されている。

特開２０１１−２５０１０７号公報

本発明が解決しようとする課題は、消費電力の削減を図ることができる半導体集積回路およびコントローラを提供することである。

実施形態の半導体集積回路は、メモリシステムに用いられる半導体集積回路であって、第１出力バッファ回路と、第２出力バッファ回路と、スイッチング素子と、制御回路とを含む。前記第１出力バッファ回路は、第１出力ノードを含む。前記第２出力バッファ回路は、第２出力ノードを含む。前記スイッチング素子は、前記第１出力ノードと前記第２出力ノードとに電気的に接続され、前記第１出力ノードと前記第２出力ノードとの間の電気接続状態を切り替える。前記制御回路は、前記スイッチング素子を制御する。

第１の実施形態のメモリシステムの構成を示すブロック図。 第１の実施形態のメモリコントローラおよびＮＡＮＤ装置の構成を示すブロック図。 第１の実施形態の出力バッファ回路の基本構成を示す回路構成図。 第１の実施形態の出力バッファ回路の基本動作を示すタイミングチャート。 第１の実施形態の基本動作の期間ＩＩにおける電荷の移動を示す図。 第１の実施形態の基本動作の期間ＩＶにおける電荷の移動を示す図。 第１の実施形態の第１回路ユニットの構成を示す回路構成図。 第１の実施形態の第１回路ユニットの動作を示すタイミングチャート。 第１の実施形態の期間ＩＩにおける電荷の移動を示す図。 第１の実施形態の期間Ｉおよび期間ＩＩＩにおける電荷の移動を示す図。 第１の実施形態の期間ＩＶにおける電荷の移動を示す図。 第１の実施形態のバイパス制御回路の動作を示す図。 第１の実施形態の実施例のバイパス制御回路の構成を示す回路構成図。 第１の実施形態の実施例のバイパス制御回路の動作を示すタイミングチャート。 第１の実施形態の第１変形例のバイパス制御回路の動作を示す図。 第１の実施形態の第２変形例のバイパス制御回路の動作を示す図。 第２の実施形態のバイパス制御回路の一部を示す回路構成図。 第２の実施形態のバイパス制御回路の別の一部を示す回路構成図。 第２の実施形態のバイパス制御回路の動作を示すタイミングチャート。 第３の実施形態のメモリコントローラおよびＮＡＮＤ装置の構成を示すブロック図。 第３の実施形態の第１回路ユニットの構成を示す回路構成図。 第３の実施形態の検出回路の一例を示す回路構成図。 第３の実施形態の第１回路ユニットの構成の一部を示す回路構成図。 第３の実施形態の第１から第４のバイパス制御回路を示す回路構成図。 実施形態の変形例の検出回路を示す回路構成図。

以下、実施形態の半導体集積回路およびコントローラを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含む。「ＸＸ」は、任意の要素（例えば任意の情報）である。本明細書で「接続」とは、機械的な接続に限定されず、電気的な接続も含む。本明細書では、スイッチング素子の導通状態を「ＯＮ状態」と称し、スイッチング素子の非導通状態を「ＯＦＦ状態」と称する場合がある。

メモリシステムに含まれる半導体集積回路は、電圧レベルとしてＨｉｇｈレベルの信号を出力する場合に出力バッファ回路の電源（ＶＤＤ）から負荷に電荷を充電（蓄積）し、電圧レベルとしてＬｏｗレベルの信号を出力する場合に負荷に蓄積された電荷を出力バッファ回路のグランド（ＶＳＳ）に放電する。この電荷の充電および放電は、半導体集積回路の消費電力において大きな割合を占める。

そこで、実施形態の半導体集積回路では、第１出力バッファ回路と第２出力バッファ回路との間で電荷の再利用を行うことで、半導体集積回路の消費電力の削減を図る。以下、このような半導体集積回路について説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態は、互いに電荷を再利用する２つの出力バッファ回路を有した半導体集積回路がメモリコントローラに設けられた例である。なお以下に説明する半導体集積回路は、ＮＡＮＤ接続インターフェースに代えて／加えて、ホスト接続インターフェースに設けられてもよく、メモリコントローラに代えて／加えて、ホスト装置、および／または、ＮＡＮＤ装置に設けられてもよい。

＜１．メモリシステムの全体構成＞
図１は、第１の実施形態のメモリシステム１０００の構成を示すブロック図である。メモリシステム１０００は、例えば１つのストレージデバイスであり、ホスト装置２０００と接続される。メモリシステム１０００は、ホスト装置２０００の外部記憶装置として機能する。ホスト装置２０００は、例えば、モバイル型の情報処理装置であるが、サーバ装置や、パーソナルコンピュータなどでもよい。ホスト装置２０００は、メモリシステム１０００に対するアクセス要求（リード要求およびライト要求など）を発行する。

メモリシステム１０００は、例えば、メモリコントローラ１００と、複数のＮＡＮＤ装置２００とを含む。メモリコントローラ１００は、「コントローラ」の一例である。ＮＡＮＤ装置２００は、不揮発性半導体メモリとしてのメモリチップであり、例えばＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ装置２００は、「半導体記憶装置」の一例である。

メモリコントローラ１００は、例えば、ホスト接続インターフェース（以下「ホストＩ／Ｆ」と称する）１１０、ＲＡＭ（Random Access Memory）１２０、ＲＯＭ（Read Only Memory）１３０、ＣＰＵ（Central Processing Unit）１４０、ＥＣＣ（Error Correcting Code）回路１５０、およびＮＡＮＤ接続インターフェース１６０（以下「ＮＡＮＤＩ／Ｆ１１０」と称する）を含む。ホストＩ／Ｆ１１０、ＲＡＭ１２０、ＲＯＭ１３０、ＣＰＵ１４０、ＥＣＣ回路１５０、およびＮＡＮＤＩ／Ｆ１６０は、バス１７０で互いに接続されている。例えば、メモリコントローラ１００は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、ホストＩ／Ｆ１１０、ＲＡＭ１２０、ＲＯＭ１３０、ＣＰＵ１４０、ＥＣＣ回路１５０、およびＮＡＮＤＩ／Ｆ１６０の一部は、メモリコントローラ１００の外部に設けられてもよい。

ホストＩ／Ｆコントローラ１１０は、ＣＰＵ１４０による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２０との間のデータ転送の制御を実行する。

ＲＡＭ１２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１２０は、ホスト装置２とＮＡＮＤ装置２００との間のデータ転送のためのバッファとして機能する。また、ＲＡＭ１２０は、ＣＰＵ１４０にワークエリアを提供する。ＲＡＭ１２０には、メモリシステム１０００の動作時に、ＲＯＭ１３０に記憶されているファームウェア（プログラム）がロードされる。

ＣＰＵ１４０は、ハードウェアプロセッサの一例である。ＣＰＵ１４０は、例えばＲＡＭ１２０にロードされたファームウェアを実行することで、メモリコントローラ１００の全体を制御する。例えば、ＣＰＵ１４０は、ＮＡＮＤ装置２００に対するデータの書き込み、読み出し、および消去に関する動作を制御する。

ＥＣＣ回路１５０は、ＮＡＮＤ装置２００への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１５０は、ＮＡＮＤ装置２００から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。

ＮＡＮＤＩ／Ｆ１６０は、ＣＰＵ１４０による制御の下で、ＲＡＭ１２０とＮＡＮＤ装置２００との間のデータ転送の制御を実行する。ＮＡＮＤＩ／Ｆ１６０は、メモリコントローラ１００の物理層であり、送受信回路を含む。ＮＡＮＤＩ／Ｆ１６０は、メモリコントローラ１００からＮＡＮＤ装置２００に向けて送信されるデジタル信号を電気信号に変換し、変換した電気信号を、伝送線路Ｌを通じてＮＡＮＤ装置２００に送信する。また、ＮＡＮＤＩ／Ｆ１６０は、伝送線路Ｌを通じてＮＡＮＤ装置２００から電気信号を受信し、受信した電気信号をデジタル信号に変換する。ＮＡＮＤＩ／Ｆ１６０は、「半導体集積回路」の一例である。

本実施形態では、ＮＡＮＤＩ／Ｆ１６０は、複数のチャネルＣ（ｃｈ．０，ｃｈ．１，…，ｃｈ．ｍ（ｍは自然数））を有する。各チャネルＣは、複数のＮＡＮＤ装置２００に接続されている。ただし、チャネルＣは、１つでもよい。また、１つのチャネルＣには、１つのＮＡＮＤ装置２００だけが接続されていてもよい。

＜２．メモリコントローラおよびＮＡＮＤ装置の構成＞
次に、メモリコントローラ１００およびＮＡＮＤ装置２００の構成について説明する。ここでは、メモリコントローラ１００と１つのＮＡＮＤ装置２００とを抜き出して説明する。メモリコントローラ１００と他のＮＡＮＤ装置２００との関係は、以下に説明する内容と同様である。

図２は、メモリコントローラ１００およびＮＡＮＤ装置２００の構成を示すブロック図であり、出力バッファ回路に関係する部分を示す。図２では、ホストＩ／Ｆ１１０、ＲＡＭ１２０、ＲＯＭ１３０、ＣＰＵ１４０、およびＥＣＣ回路１５０の図示は省略されている。これは後述する図１７でも同様である。図２に示す例では、１つのチャネルＣは、複数（例えば８つ）の伝送線路Ｌ（Ｌ０〜Ｌ７）と接続されており、１つのＮＡＮＤ装置２００に対して８ビットのデータ（信号）を並行して出力可能である。

＜２．１ メモリコントローラの構成＞
まず、メモリコントローラ１００の構成について説明する。メモリコントローラ１００は、例えば、ＮＡＮＤＩ／Ｆ１６０と、データ変換部１８０とを含む。

＜２．１．１ ＮＡＮＤＩ／Ｆ＞
ＮＡＮＤＩ／Ｆ１６０は、例えば、第１から第４の回路ユニットＣＵ１〜ＣＵ４を含む。第１から第４の回路ユニットＣＵ１〜ＣＵ４の各々は、第１出力バッファ回路１０と、第２出力バッファ回路２０とを含む。本明細書で「出力バッファ回路」とは、入力値に対応するＨｉｇｈレベルまたはＬｏｗレベルの信号を出力する回路である。

図２に示すように、第１回路ユニットＣＵ１の第１出力バッファ回路１０および第２出力バッファ回路２０は、それぞれ、第１伝送線路Ｌ０および第２伝送線路Ｌ１に接続されている。第２回路ユニットＣＵ２の第１出力バッファ回路１０および第２出力バッファ回路２０は、それぞれ、第３伝送線路Ｌ２および第４伝送線路Ｌ３に接続されている。第３回路ユニットＣＵ３の第１出力バッファ回路１０および第２出力バッファ回路２０は、それぞれ、第５伝送線路Ｌ４および第６伝送線路Ｌ５に接続されている。第４回路ユニットＣＵ４の第１出力バッファ回路１０および第２出力バッファ回路２０は、それぞれ、第７伝送線路Ｌ６および第８伝送線路Ｌ７に接続されている。

＜２．１．２ データ変換部＞
次に、データ変換部１８０について説明する。ここで、ＮＡＮＤ装置２００に書き込まれるデータ（以下「書き込みデータ」と称する）をホスト装置２０００からメモリコントローラ１００が受け取る場合、書き込みデータに含まれるデータ値（“０”または“１”）は、“０”または“１”のいずれか一方に偏っている場合がある。データ値が“０”または“１”のいずれか一方に偏った書き込みデータは、ＮＡＮＤ装置２００に記憶される場合に記憶の信頼性が低くなる場合がある。そこで、データ変換部１８０は、書き込みデータに対してランダマイズ（またはスクランブル）と呼ばれる処理を行い、書き込みデータに含まれるデータ値の“０”と“１”の割合を１対１に近付ける。

詳しく述べると、データ変換部１８０は、乱数生成部１８１と、演算部１８２とを含む。乱数生成部１８１は、乱数（例えば疑似乱数）を生成する。演算部１８２は、乱数生成部１８１により生成された乱数を用いて、書き込みデータに含まれるデータ値である“０”と“１”の割合を１対１に近付ける。例えば、演算部１８２は、乱数生成部１８１により生成された乱数と書き込みデータとの排他的論理和（ＸＯＲ）を演算することで、データ値である“０”と“１”の割合を１対１に近づけたデータ（以下「ランダマイズされたデータ」と称する）を生成する。

データ変換部１８０は、ランダマイズされたデータを、ＮＡＮＤＩ／Ｆ１６０の各回路ユニットＣＵ１〜ＣＵ４に含まれる第１出力バッファ回路１０および第２出力バッファ回路２０に入力値として入力する。このため、第１出力バッファ回路１０に入力される入力値と、第２出力バッファ回路２０に入力される入力値は、約５０％の確率で互いに異なる、すなわち“０”と“１”が互いに逆になる。

本実施形態では、データ変換部１８０は、メモリコントローラ１００に含まれるハードウェアプロセッサ（例えばＣＰＵ１４０）がプログラムを実行することで実現される。ただし、データ変換部１８０の一部または全部は、ＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、ＰＬＤ（Programmable Logic Device）などのうち１つ以上の回路(circuitry)によって実現されてもよい。

＜２．２ ＮＡＮＤ装置の構成＞
次に、ＮＡＮＤ装置２００の構成について説明する。ＮＡＮＤ装置２００は、例えば、インターフェース２１０、メモリセルアレイ２２０、および周辺回路２３０を有する。インターフェース２１０は、伝送線路Ｌ０〜Ｌ７を介してメモリコントローラ１００のＮＡＮＤＩ／Ｆ１６０と接続されており、ＮＡＮＤＩ／Ｆ１６０との間で信号を送受信する。メモリセルアレイ２２０は、複数のメモリセルトランジスタを含み、データを不揮発に保持する。周辺回路２３０は、メモリセルアレイ２２０に接続されている。例えば、周辺回路２３０は、インターフェース２１０が受け取る信号に基づきメモリセルアレイ２２０の各種配線に所定の電圧を印加することで、メモリセルアレイ２２０に書き込みデータを書き込む。

＜３．回路ユニットの構成＞
次に、第１から第４の回路ユニットＣＵ１〜ＣＵ４の構成について説明する。なお、第１から第４の回路ユニットＣＵ１〜ＣＵ４は、互いに同じ構成を有する。このため以下では、第１回路ユニットＣＵ１を代表として説明する。

＜３．１ 出力バッファ回路の基本構成＞
ここで、第１回路ユニットＣＵ１に含まれる第１および第２の出力バッファ回路１０，２０の各々は、出力バッファ回路の基本構成（以下「出力バッファ回路ＢＳ」と称する）と同様の構成を有する。このため、出力バッファ回路ＢＳについて先に説明する。

図３は、出力バッファ回路ＢＳを示す回路構成図である。出力バッファ回路ＢＳは、入力端子１、外部出力パッド２、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタ３、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタ４、ＰＭＯＳトランジスタ制御回路５（以下「ＰＭＯＳ制御回路５」と称する）、およびＮＭＯＳトランジスタ制御回路６（以下「ＮＭＯＳ制御回路６」と称する）を含む。

入力端子１には、内部ロジックからの信号が入力値として入力される。本実施形態では、入力端子１には、ランダマイズされたデータに含まれるデータ値（“０”または“１”）が入力される。以下では説明の便宜上、データ値である“１”および“０”をそれぞれ“Ｈ”および“Ｌ”として説明する。

外部出力パッド２は、「出力ノード」の一例である。外部出力パッド２は、外部負荷容量７に接続される。外部負荷容量７は、伝送線路Ｌ、ＮＡＮＤ装置２００内の信号線およびボンディングワイヤ、他のＮＡＮＤ装置２００の入力容量などによる寄生容量である。

ＰＭＯＳトランジスタ３のソースは、電源（ＶＤＤ）Ｐに接続されている。本実施形態では、電源Ｐは、３．０Ｖまたは１．８Ｖの電圧を有した電源である。ＰＭＯＳトランジスタ３のドレインは、接続ノードＣＮを介して外部出力パッド２に接続されている。ＰＭＯＳトランジスタ３は、「第１出力トランジスタ」の一例である。

ＮＭＯＳトランジスタ４のソースは、グランド（ＶＳＳ）Ｇに接続されている。ＮＭＯＳトランジスタ４のドレインは、接続ノードＣＮを介して外部出力パッド２に接続されている。すなわち、ＮＭＯＳトランジスタ４のドレインは、ＰＭＯＳトランジスタ３のドレインと接続されている。ＮＭＯＳトランジスタ４は、「第２出力トランジスタ」の一例である。

ＰＭＯＳ制御回路５は、入力端子１に入力された信号に対してレベルシフトやタイミング調整などの所定の処理を行い、所定の処理を行った信号をＰＭＯＳトランジスタ３の制御ゲートに出力する。これにより、ＰＭＯＳ制御回路５は、ＰＭＯＳトランジスタ３を制御する。本実施形態では、ＰＭＯＳ制御回路５は、入力端子１に入力された信号（“Ｈ”または“Ｌ”）を反転させるとともに、入力端子１に入力される信号が“Ｌ”から“Ｈ”に変化する場合にだけ、上記変化に対してＰＭＯＳ制御回路５から出力される信号が変化するタイミングを所定時間（後述する期間Ｉに対応する時間長さ）だけ遅延させる。

ＮＭＯＳ制御回路６は、入力端子１に入力された信号に対してレベルシフトやタイミング調整などの所定の処理を行い、所定の処理を行った信号をＮＭＯＳトランジスタ４の制御ゲートに出力する。これにより、ＮＭＯＳ制御回路６は、ＮＭＯＳトランジスタ４を制御する。本実施形態では、ＮＭＯＳ制御回路６は、入力端子１に入力された信号（“Ｈ”または“Ｌ”）を反転させるとともに、入力端子１に入力される信号が“Ｈ”から“Ｌ”に変化する場合にだけ、上記変化に対してＮＭＯＳ制御回路６から出力される信号が変化するタイミングを所定時間（後述する期間ＩＩＩに対応する時間長さ）だけ遅延させる。

＜３．２ 出力バッファ回路の基本動作＞
次に、出力バッファ回路ＢＳの基本動作について説明する。
図４は、出力バッファ回路ＢＳの基本動作を示すタイミングチャートである。図４中の“ＩＮ”，“Ａ”，“Ｂ”，“ＯＵＴ”は、それぞれ、図３中に示す入力端子１、内部ノードＡ、内部ノードＢ、および外部出力パッド２における信号を示す。図４でハッチングが施された領域は、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４の両方がＯＦＦ状態にある期間を示す。また、図５Ａおよび図５Ｂは、それぞれ、期間ＩＩおよび期間ＩＶにおける電荷の移動を示す図である。

［期間Ｉ］
まず、入力端子１に入力される入力信号（ＩＮ）が“Ｌ”から“Ｈ”に切り替わった直後の期間Ｉでは、ＮＭＯＳトランジスタ４のゲート入力信号（Ｂ）が“Ｈ”から“Ｌ”に変化し、ＮＭＯＳトランジスタ４がＯＦＦ状態になる。このとき、ＰＭＯＳトランジスタ３のゲート入力信号（Ａ）は、ＰＭＯＳ制御回路５によって信号の変化が遅延させられている。その結果、ＰＭＯＳトランジスタ３は、ＯＦＦ状態のままである。このため、期間Ｉでは、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４の両方がＯＦＦ状態であり、外部出力パッド２から出力される出力信号（ＯＵＴ）は変化しない。

［期間ＩＩ］
次に、期間ＩＩでは、入力信号（ＩＮ）の変化から少し遅れ、ＰＭＯＳトランジスタ３のゲート入力信号（Ａ）が“Ｈ”から“Ｌ”に変化し、ＰＭＯＳトランジスタ３がＯＮ状態になる。ＰＭＯＳトランジスタ３がＯＮ状態になることで、外部負荷容量７に電源Ｐから電荷が充電され（図５Ａ参照）、出力信号（ＯＵＴ）が“Ｌ”から“Ｈ”に変化する。なお、出力信号（ＯＵＴ）の“Ｌ”とは、Ｌｏｗレベル（例えば０Ｖ）の信号が出力されることを意味する。出力信号（ＯＵＴ）の“Ｈ”とは、Ｈｉｇｈレベル（例えば電源Ｐの電圧レベル）の信号を出力されることを意味する。

［期間ＩＩＩ］
次に、入力信号（ＩＮ）が“Ｈ”から“Ｌ”に切り替わった直後の期間ＩＩＩでは、ＰＭＯＳトランジスタ３のゲート入力信号（Ａ）が“Ｌ”から“Ｈ”に変化し、ＰＭＯＳトランジスタ３がＯＦＦ状態になる。このとき、ＮＭＯＳトランジスタ４のゲート入力信号（Ｂ）は、ＮＭＯＳ制御回路６によって信号の変化が遅延させられている。その結果、ＮＭＯＳトランジスタ４は、ＯＦＦ状態のままである。このため、期間ＩＩＩでは、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４の両方がＯＦＦ状態であり、外部出力パッド２から出力される出力信号（ＯＵＴ）は変化しない。

［期間ＩＶ］
次に、期間ＩＶでは、入力信号（ＩＮ）の変化から少し遅れ、ＮＭＯＳトランジスタ４のゲート入力信号（Ｂ）が“Ｌ”から“Ｈ”に変化し、ＮＭＯＳトランジスタ４がＯＮ状態になる。ＮＭＯＳトランジスタ４がＯＮ状態になることで、外部負荷容量７に充電されていた電荷がグランドＧに放電され（図５Ｂ参照）、出力信号（ＯＵＴ）が“Ｈ”から“Ｌ”に変化する。

以上のように、出力バッファ回路ＢＳは、外部負荷容量７への電荷の充電および放電を行い、“Ｌ”を出力する状態と“Ｈ”を出力する状態とで切り替わる。ここで、期間Ｉおよび期間ＩＩＩが設けられている理由は、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ４の両方が同時にＯＮ状態になり、貫通電流が流れることを防止するためである。

＜３．３ 第１回路ユニットの構成＞
次に、第１回路ユニットＣＵ１の構成について説明する。
図６は、第１回路ユニットＣＵ１の構成を示す回路構成図である。第１回路ユニットＣＵ１は、例えば、第１出力バッファ回路１０、第２出力バッファ回路２０、およびバイパス回路３０を有する。

第１出力バッファ回路１０および第２出力バッファ回路２０の各々は、上述した出力バッファ回路ＢＳと同じ構成を有する。以下では説明の便宜上、第１出力バッファ回路１０の各構成には、出力バッファ回路ＢＳの対応する構成の符号の数字に１０を加えた符号を付し、第２出力バッファ回路２０の各構成には、出力バッファ回路ＢＳの対応する構成の符号の数字に２０を加えた符号を付す。

バイパス回路３０は、第１出力バッファ回路１０と第２出力バッファ回路２０との間に接続されている。バイパス回路３０は、例えば、バイパストランジスタ３１と、バイパス制御回路３２とを含む。

バイパストランジスタ３１のソースは、第１出力バッファ回路１０の外部出力パッド１２に接続されている。バイパストランジスタ３１のドレインは、第２出力バッファ回路２０の外部出力パッド２２に接続されている。バイパストランジスタ３１は、第１出力バッファ回路１０の外部出力パッド１２と第２出力バッファ回路２０の外部出力パッド２２との間の電気接続状態を切り替える。

バイパストランジスタ３１は、バイパス制御回路３２によって制御されてＯＮ状態になることで、第１出力バッファ回路１０の外部出力パッド１２と第２出力バッファ回路２０の外部出力パッド２２とを電気的に接続する。一方で、バイパストランジスタ３１は、バイパス制御回路３２によって制御されてＯＦＦ状態になることで、第１出力バッファ回路１０の外部出力パッド１２と第２出力バッファ回路２０の外部出力パッド２２との間の電気接続状態を遮断する。バイパストランジスタ３１は、「スイッチング素子」の一例である。なお「スイッチング素子」は、第１出力バッファ回路１０の外部出力パッド１２と第２出力バッファ回路２０の外部出力パッド２２との間の電気接続状態を切り替えることができる部品であればよく、トランジスタ以外の部品でもよい。

バイパス制御回路３２は、バイパストランジスタ３１の制御ゲートにゲート入力信号を与えることで、バイパストランジスタ３１をＯＮ状態とＯＦＦ状態との間で切り替える。本実施形態では、バイパス制御回路３２は、期間Ｉの少なくとも一部と、期間ＩＩＩの少なくとも一部とにおいて、バイパストランジスタ３１をＯＮ状態にするように、バイパストランジスタ３１を制御する。なお、バイパス制御回路３２については詳しく後述する。

＜３．４ 回路ユニットの動作＞
次に、第１回路ユニットＣＵ１の動作について説明する。
図７は、第１回路ユニットＣＵ１の動作を示すタイミングチャートである。図７中の“１０＿ＩＮ”，“１０＿Ａ”，“１０＿Ｂ”，“２０＿ＩＮ”，“２０＿Ａ”，“２０＿Ｂ”，“ＢＹＰ”，“１０＿ＯＵＴ”，“２０＿ＯＵＴ”は、それぞれ、図６中に示す入力端子１１、内部ノード１０Ａ、内部ノード１０Ｂ、入力端子２１、内部ノード２０Ａ、内部ノード２０Ｂ、バイパストランジスタ３１の制御ゲート、外部出力パッド１２、外部出力パッド２２における信号を示す。なお図７は、第１出力バッファ回路１０および第２出力バッファ回路２０には、反転関係にある２つの入力信号（反転信号）が入力される例を示す。図７中の領域Ａ１は、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４の両方がＯＦＦ状態になる期間を示す。図７中の領域Ａ２は、ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４の両方がＯＦＦ状態になる期間を示す。

また、図８Ａは、期間ＩＩにおける電荷の移動を示す図である。図８Ｂは、期間Ｉおよび期間ＩＩＩにおける電荷の移動（電荷の再利用）を示す図である。図８Ｃは、期間ＩＶにおける電荷の移動を示す図である。図８Ａ〜図８Ｃは、説明の便宜上、第１出力バッファ回路１０の内部構成、第２出力バッファ回路２０の内部構成、およびバイパス制御回路３２の図示は省略している。

［期間Ｉ］
まず、第１出力バッファ回路１０に入力される入力信号（１０＿ＩＮ）が“Ｌ”から“Ｈ”に切り替わるとともに、第２出力バッファ回路２０に入力される入力信号（２０＿ＩＮ）が“Ｈ”から“Ｌ”に切り替わった直後の期間Ｉでは、出力バッファ回路ＢＳの場合と同様に、２つの出力バッファ回路１０，２０のＰＭＯＳトランジスタ１３，２３およびＰＭＯＳトランジスタ１４，２４は、ＯＦＦ状態になる。そのため、外部出力パッド１２から出力される出力信号（１０＿ＯＵＴ）および外部出力パッド２２から出力される出力信号（２０＿ＯＵＴ）は変化しない。このとき、出力信号（１０＿ＯＵＴ）は“Ｌ”（ＶＳＳレベル）であり、出力信号（２０＿ＯＵＴ）は“Ｈ”（ＶＤＤレベル）である。そのため、第１出力バッファ回路１０に接続された外部負荷容量１７には電荷の蓄積は無く、第２出力バッファ回路２０に接続された外部負荷容量２７には電荷が蓄積された状態である。また、バイパス制御回路３２によってバイパストランジスタ３１のゲート入力信号（ＢＹＰ）が“Ｈ”に制御され、バイパストランジスタ３１はＯＦＦ状態である。

次に、２つの出力バッファ回路１０，２０のＰＭＯＳトランジスタ１３，２３およびＮＭＯＳトランジスタ１４，２４が全てＯＦＦ状態となる期間において、バイパス制御回路３２は、バイパストランジスタ３１のゲート入力信号（ＢＹＰ）を“Ｌ”に制御し、バイパストランジスタ３１をＯＮ状態に遷移させる。これにより、第１出力バッファ回路１０の外部出力パッド１２と第２出力バッファ回路２０の外部出力パッド２２とが電気的に接続される。その結果、第２出力バッファ回路２０に接続された外部負荷容量２７から第１出力バッファ回路１０に接続された外部負荷容量１７に電荷の移動が起こる。この電荷の移動は、外部負荷容量１７と外部負荷容量２７との電位差のみで起こるため、電荷が移動して釣り合う電圧（例えば、外部負荷容量１７と外部負荷容量２７とが同じ容量の場合はＶＤＤ／２）になるまで続く。その後、バイパス制御回路３２は、バイパストランジスタ３１のゲート入力信号（ＢＹＰ）を“Ｈ”に戻す。これにより、バイパストランジスタ３１をＯＦＦ状態にすることで、出力バッファ回路ＢＳの基本構成と同じ動作に戻る。図７中の領域Ｂ１は、外部負荷容量２７から外部負荷容量１７に電荷が移動する期間を示す。

［期間ＩＩ］
次に、期間ＩＩは、第１出力バッファ回路１０では、ＰＭＯＳトランジスタ１３がＯＮ状態になり、外部負荷容量１７への電荷の蓄積が行われて、出力信号（１０＿ＯＵＴ）が“Ｈ”になる。一方で、第２出力バッファ回路２０では、ＮＭＯＳトランジスタ２４がＯＮ状態になり、外部負荷容量２７に蓄積された電荷の放電が行われて、出力信号（２０＿ＯＵＴ）が“Ｌ”になる。このとき、第１出力バッファ回路１０に接続された外部負荷容量１７には、期間Ｉにおいて、バイパストランジスタ３１経由で外部負荷容量２７から移動した電荷が蓄積されている。このため、ＶＤＤレベルまで足りない分だけ電荷を充電すればよい。一方で、第２出力バッファ回路２０に接続された外部負荷容量２７には、移動しなかった電荷が残っているだけなので、残った電荷だけを放電すればよい。このように、外部負荷容量２７で不要となる（放電される）電荷を、バイパストランジスタ３１を用いて外部負荷容量１７に移動させることで、電荷を再利用し、新しく消費する電荷（電流）を抑制することができる。

［期間ＩＩＩ］および［期間ＩＶ］
期間ＩＩＩおよび期間ＩＶでは、第１出力バッファ回路１０と第２出力バッファ回路２０の動作が逆になるだけで、同様に電荷の再利用が行われる。図７中の領域Ｂ２は、外部負荷容量１７から外部負荷容量２７に電荷が移動する期間を示す。

＜４．バイパス制御回路＞
＜４．１ バイパス制御回路の動作＞
図９は、バイパス制御回路３２の動作を示す。「ｂｉｔ０」は、第１出力バッファ回路１０に関するものであることを示す。「ｂｉｔ１」は、第２出力バッファ回路２０に関するものであることを示す。「Ｎ」は、Ｎサイクル目の信号であることを示す。「Ｎ＋１」は、（Ｎ＋１）サイクル目の信号であることを示す。「０」および「１」は、入力信号の値を示す。「ＯＦＦ」は、バイパストランジスタ３１をＯＦＦ状態にする条件を示す。「ＯＮ」は、バイパストランジスタ３１をＯＮ状態にする条件を示す。この定義は、後述する図１２および図１３でも同様である。

本実施形態のバイパス制御回路３２は、あるサイクル（Ｎサイクル（Ｎは自然数））での入力信号（１０＿ＩＮ）と、上記サイクルの１つ後のサイクル（（Ｎ＋１）サイクル）での入力信号（１０＿ＩＮ）とが反転関係であり、Ｎサイクルでの入力信号（２０＿ＩＮ）と、（Ｎ＋１）サイクルでの入力信号（２０＿ＩＮ）とが反転関係にあり、且つ、（Ｎ＋１）サイクルで第１出力バッファ回路１０に入力される入力信号（１０＿ＩＮ）と、（Ｎ＋１）サイクルで第２出力バッファ回路２０に入力される入力信号（２０＿ＩＮ）とが反転関係にある場合に限り、ゲート入力信号（ＢＹＰ）として“Ｌ”を出力する。その他の場合は、バイパス制御回路３２は、ゲート入力信号（ＢＹＰ）として“Ｈ”を出力する。言い換えると、本実施形態のバイパス制御回路３２は、図９中の「ｂｉｔ０」に関するテーブルの「ＯＮ」と、「ｂｉｔ０」に関するテーブルの「ＯＮ」とが揃った場合に限り、ゲート入力信号（ＢＹＰ）として“Ｌ”を出力する。

このような構成によれば、第１出力バッファ回路１０と第２出力バッファ回路２０との間で、本来であれば捨てられていた電荷が再利用されて、充電が行われる。このため、半導体集積回路の消費電力の削減を図ることができる。

本実施形態では、第１出力バッファ回路１０および第２出力バッファ回路２０に供給される入力値は、データ変換部１８０によってランダマイズされたデータである。このため、第１出力バッファ回路１０に入力される入力信号と、第２出力バッファ回路２０に入力される入力信号は高い確率（約５０％の確率）で反転関係にある。このような回路に対してバイパス回路３０を設けることで、電荷の再利用をより効率的に行うことができる。

本実施形態では、電荷の再利用が有効に行われる場合に限り、バイパストランジスタ３１がＯＮ状態になり電荷が移動する。このため、電荷が無駄に移動することを抑制することができ、第１回路ユニットＣＵ１の発熱などを抑制し、効率的な電荷の再利用を図ることができる。

＜５．バイパス制御回路の実施例＞
次に、バイパス制御回路３２の１つの実施例について説明する。ただし、バイパス制御回路３２の構成は、以下の実施例に限定されるものではない。

＜５．１ バイパス制御回路の構成例＞
図１０は、実施例のバイパス制御回路３２を示す電気回路図である。バイパス制御回路３２は、第１出力バッファ回路１０に入力される入力信号（１０＿ＩＮ）と、第２出力バッファ回路２０に入力される入力信号（２０＿ＩＮ）とを入力とし、バイパストランジスタ３１に出力するゲート入力信号（ＢＹＰ）を生成する。入力信号（１０＿ＩＮ）は、「第１入力信号」の一例である。入力信号（２０＿ＩＮ）は、「第２入力信号」の一例である。バイパス制御回路３２は、例えば、反転確認部４０Ａと、トグル検知部４０Ｂとを含む。反転確認部４０Ａおよびトグル検知部４０Ｂは、協働することで「検出回路」の一例を構成している。本明細書で「トグル」とは、“Ｌ”から“Ｈ”への入力信号の切り替わり、または“Ｈ”から“Ｌ”への入力信号の切り替わりを意味する。

反転確認部４０Ａは、外部出力パッド１２から出力予定の信号と、外部出力パッド２２から出力予定の信号との反転関係を検出する。例えば、反転確認部４０Ａは、第１出力バッファ回路１０に入力される入力信号（１０＿ＩＮ）と、第２出力バッファ回路２０に入力される入力信号（２０＿ＩＮ）とに基づき、上記反転関係を検出する。

本実施例では、反転確認部４０Ａは、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）とが反転関係であるか否かを判定する。例えば、反転確認部４０Ａは、ＥＸＮＯＲ回路４１を含む。ＥＸＮＯＲ回路４１の第１入力端子には、入力信号（１０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４１の第２入力端子には、入力信号（２０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４１の出力端子は、後述するＡＮＤ回路４８の第１入力端子に接続されている。

トグル検知部４０Ｂは、入力信号（１０＿ＩＮ）および入力信号（２０＿ＩＮ）がそれぞれトグルしたか否かを検知する。トグル検知部４０Ｂは、例えば、遅延素子４２、ＥＸＮＯＲ回路４３、遅延素子４４、ＥＸＮＯＲ回路４５、ＯＲ回路４６、および遅延素子４７を含む。ＥＸＮＯＲ回路４３およびＥＸＮＯＲ回路４５は、それぞれ「判定回路」の一例である。

遅延素子４２は、入力信号（１０＿ＩＮ）を遅延させる。ＥＸＮＯＲ回路４３の第１入力端子には、遅延素子４２を介さずに入力信号（１０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４３の第２入力端子には、遅延素子４２によって遅延させられた入力信号（１０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４３の出力端子は、ＯＲ回路４６の第１入力端子に接続されている。

遅延素子４４は、入力信号（２０＿ＩＮ）を遅延させる。ＥＸＮＯＲ回路４５の第１入力端子には、遅延素子４４を介さずに入力信号（２０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４５の第２入力端子には、遅延素子４４によって遅延させられた入力信号（２０＿ＩＮ）が入力される。ＥＸＮＯＲ回路４５の出力端子は、ＯＲ回路４６の第２入力端子に接続されている。

ＯＲ回路４６の出力端子は、遅延回路４７に接続されている。遅延回路４７は、ＯＲ回路４６から出力された信号を遅延させる。遅延回路４７の出力端子は、ＯＲ回路４８の第２入力端子に接続されている。ＯＲ回路４６の出力端子は、バイパス制御回路３２の出力端子であり、ゲート入力信号（ＢＹＰ）を出力する。

＜５．２ バイパス制御回路の動作例＞
次に、実施例のバイパス制御回路３２の動作について説明する。
図１１は、実施例のバイパス制御回路３２の動作を示すタイミングチャートである。図１１中の“Ｈ”，“Ｉ”，“Ｊ”，“Ｋ”，“Ｌ”，“Ｍ”，“Ｎ”は、それぞれ、図１０中に示す、ノードＨ、ノードＩ、ノードＪ、ノードＫ、ノードＬ、ノードＭ、ノードＮでの信号を示す。

入力信号（１０＿ＩＮ）が入力される遅延素子４２の出力信号（Ｈ）は、遅延素子４２の遅延量に依存した分だけ入力信号（１０＿ＩＮ）が遅れた信号となる。出力信号（Ｈ）と入力信号（１０＿ＩＮ）とが入力されたＥＸＮＯＲ回路４３は、出力信号（Ｈ）と入力信号（１０＿ＩＮ）とが異なる期間だけが“Ｌ”となる出力信号（Ｉ）を生成する。

同様に、入力信号（２０＿ＩＮ）が入力される遅延素子４４の出力信号（Ｊ）は、遅延素子４４の遅延量に依存した分だけ入力信号（２０＿ＩＮ）が遅れた信号となる。出力信号（Ｊ）と入力信号（２０＿ＩＮ）とが入力されたＥＸＮＯＲ回路４５は、出力信号（Ｊ）と入力信号（２０＿ＩＮ）とが異なる期間だけが“Ｌ”となる出力信号（Ｋ）を生成する。

出力信号（Ｉ）および出力信号（Ｋ）がＯＲ回路４６に入力されることで生成される出力信号（Ｌ）は、入力信号（１０＿ＩＮ）および入力信号（２０＿ＩＮ）の両方が同じサイクルでトグルする場合だけ“Ｌ”となる信号となる。出力信号（Ｌ）を入力とする遅延素子４７の出力信号（Ｍ）は、遅延素子４７の遅延量に依存した分だけ出力信号（Ｌ）が遅れた信号となる。

一方、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）とが入力されるＥＸＮＯＲ回路４１により、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）とが反転関係にある場合にだけ“Ｌ”となる出力信号（Ｎ）が生成される。そして、反転確認部４０Ａの出力信号（Ｎ）とトグル検知部４０Ｂの出力信号（Ｍ）とが入力されるＯＲ回路４８で生成される出力信号は、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）とがどちらもトグルし、データが反転関係である場合だけ“Ｌ”となる信号となる。この出力信号を、バイパストランジスタ３１のゲート入力信号（ＢＹＰ）とすることで、上述した電荷の再利用が可能となる。

ここで、遅延素子４２および遅延素子４４の遅延量は、バイパストランジスタ３１がＯＮ状態を継続する期間（時間の長さ）を決定する値である。また、遅延素子４７の遅延量は、バイパストランジスタ３１がＯＮ状態となるタイミング（期間Ｉおよび期間ＩＩＩにおいてどのタイミングでＯＮ状態になるか)を決定する値である。

このような構成によれば、例えば、フリップフロップ回路にクロックを供給することで同様の機能を実現する場合と比べて、クロックが必要ないため、消費電力を抑制することができる。すなわち本実施例の構成によれば、消費電力を抑制しつつ、電荷の再利用を図ることができる。

＜６．変形例＞
＜６．１ 第１実施形態の第１変形例＞
図１２は、第１変形例のバイパス制御回路３２の動作を示す。第１変形例のバイパス制御回路３２は、第１出力バッファ回路１０（図中の「ｂｉｔ０」）に入力される入力信号（１０＿ＩＮ）と、第２出力バッファ回路２０（図中の「ｂｉｔ１」）に入力される入力信号（２０＿ＩＮ）とが反転関係にある場合に、ゲート入力信号（ＢＹＰ）として“Ｌ”を出力する。バイパス制御回路３２は、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）とが反転関係になり場合は、ゲート入力信号（ＢＹＰ）として“Ｈ”を出力する。

ここで、第１変形例のバイパス制御回路３２は、１つ前のサイクル（Ｎサイクル）における入力信号（１０＿ＩＮ，２０＿ＩＮ）の内容に関わらず、あるサイクル（（Ｎ＋１）サイクル）で２つの入力信号（１０＿ＩＮ，２０＿ＩＮ）が反転関係を有する場合は、バイパストランジスタ３１をＯＮ状態にする。このようなバイパス制御回路３２は、例えばＥＸＮＯＲ回路を用いることで構成可能である。

第１変形例の構成によれば、バイパストランジスタ３１がＯＮ状態になっても電荷が移動しない場合も存在し得るが、図７で示すような条件が満たされた場合には、バイパストランジスタ３１がＯＮ状態になることで電荷を再利用することができる。このような第１変形例の構成によれば、上述した第１の実施形態と比べて、バイパス制御回路３２の構成を簡単にすることができる。

＜７．２ 第１実施形態の第２変形例＞
図１３は、第２変形例のバイパス制御回路３２の動作を示す。第２変形例では、第１出力バッファ回路１０に対応したバイパス制御回路３２と、第２出力バッファ回路２０に対応したバイパス制御回路３２とがそれぞれ設けられる。そして、バイパストランジスタ３１は、第１出力バッファ回路１０に対応したバイパス制御回路３２と、第２出力バッファ回路２０に対応したバイパス制御回路３２とのうち少なくとも一方から“Ｌ”のゲート入力信号（ＢＹＰ）が入力された場合にＯＮ状態となる。

詳しく述べると、第１出力バッファ回路１０に対応するバイパス制御回路３２は、あるサイクル（Ｎサイクル）での入力信号（１０＿ＩＮ）と、上記サイクルの１つ次のサイクル（（Ｎ＋１）サイクル）での入力信号（１０＿ＩＮ）とが反転関係にある場合に、ゲート入力信号（ＢＹＰ）として“Ｌ”を出力する。一方で、第１出力バッファ回路１０に対応するバイパス制御回路３２は、あるサイクル（Ｎサイクル）での入力信号（１０＿ＩＮ）と、上記サイクルの１つ次のサイクル（（Ｎ＋１）サイクル）での入力信号（１０＿ＩＮ）とが反転関係でない場合に、ゲート入力信号（ＢＹＰ）として“Ｈ”を出力する。このようなバイパス制御回路３２は、例えば、第１出力バッファ回路１０に入力される入力信号のトグルを検出する遅延素子とＥＸＮＯＲ回路の組み合わせを用いることで構成可能である。なお、第２出力バッファ回路２０に対応するバイパス制御回路３２の構成は、第１出力バッファ回路１０に対応するバイパス制御回路３２の構成と同じである。

第２変形例の構成によれば、バイパストランジスタ３１がＯＮ状態になっても電荷が移動しない場合も存在し得るが、図７で示すような条件が満たされた場合には、バイパストランジスタ３１がＯＮ状態になることで電荷を再利用することができる。このような第２実施例の構成によれば、上述した第１の実施形態と比べて、バイパス制御回路３２の構成を簡単にすることができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、バイパス制御回路３２がフリップフロック回路を有した点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。

本実施形態では、フリップフロップ回路を用いてゲート入力信号（ＢＹＰ）が生成される。第１の実施形態では、出力バッファ回路のすぐ近くでゲート入力信号（ＢＹＰ）が生成されるが、本実施形態では出力用のフリップフロップ回路の近くでゲート入力信号（ＢＹＰ）が生成される。例えば、パイプライン化されていたり、データ出力用のＦＩＦＯ（First In First Out）バッファを備える場合には、出力するクロックサイクルよりも早い段階でトグルの判定、および／または、入力信号（１０＿ＩＮ）と入力信号（２０＿ＩＮ）との反転の判定を行うことができる。すなわち、ゲート入力信号（ＢＹＰ）の元になる信号をフリップフロップ回路で受けることができるため、高い周波数で動作する場合の設計が楽になる場合がある。

図１４は、第２の実施形態のバイパス制御回路３２の一部を示す回路構成図である。バイパス制御回路３２は、第１および第２のフリップフロップ回路５１，５２を含む。第１フリップフロップ回路５１は、入力信号（ＦＦ１０＿ＩＮ）が入力されて、出力信号（ＦＦ１０＿ＯＵＴ）を出力する。出力信号（ＦＦ１０＿ＯＵＴ）は、第１の実施形態の入力信号（１０＿ＩＮ）に相当する。入力信号（ＦＦ１０＿ＩＮ）は、１サイクル前の入力信号（１０＿ＩＮ）に相当する。同様に、第２フリップフロップ回路＿は、入力信号（ＦＦ２０＿ＩＮ）が入力されて、出力信号（ＦＦ２０＿ＯＵＴ）を出力する。出力信号（ＦＦ２０＿ＯＵＴ）は、第１の実施形態の入力信号（２０＿ＩＮ）に相当する。入力信号（ＦＦ２０＿ＩＮ）は、１サイクル前の入力信号（２０＿ＩＮ）に相当する。

本実施形態では、バイパス制御回路３２は、出力バッファ回路１０，２０の直前の最終段に設けられたフリップフロップ回路５１，５２から出力される出力信号に基づき、ゲート入力信号（ＢＹＰ）の内容（“Ｌ”または“Ｈ”）を決定する。ただし、パイプライン化されている場合などでは、さらに１サイクル以上前の信号に基づき、ゲート入力信号（ＢＹＰ）の内容を決定することもできる。

図１５は、第２の実施形態のバイパス制御回路３２の別の一部を示す回路構成図である。バイパス制御回路３２は、例えば、ＥＸＮＯＲ回路６１、ＥＸＮＯＲ回路６２、ＥＸＮＯＲ回路６３、ＯＲ回路６４、ＯＲ回路６５、反転素子６６、遅延素子６７、ＮＡＮＤ回路６８、および遅延素子６９を有する。

ＥＸＮＯＲ回路６１には、第１フリップフロップ回路５１から出力された入力信号（ＦＦ１０＿ＯＵＴ）と、第２フリップフロップ回路５２から出力された入力信号（ＦＦ２０＿ＯＵＴ）とが入力される。ＥＸＮＯＲ回路６１は、信号が反転関係にある場合にだけ“Ｌ”となる出力信号（Ｎ）を生成する。出力信号（Ｎ）は、第１の実施形態における出力信号（Ｎ）と同じ動きとなる。すなわち、入力信号（ＦＦ１０＿ＯＵＴ）と入力信号（ＦＦ２０＿ＯＵＴ）とが異なる場合、出力信号（Ｎ）は“Ｌ”となる。入力信号（ＦＦ１０＿ＯＵＴ）と入力信号（ＦＦ２０＿ＯＵＴ）とが一致する場合、出力信号（Ｎ）は“Ｈ”となる。ＥＸＮＯＲ回路６１の出力信号（Ｎ）は、ＯＲ回路６５に入力される。

ＥＸＮＯＲ回路６２は、第１フリップフロップ回路５１から出力された入力信号（ＦＦ１０＿ＯＵＴ）と、第１フリップフロップ回路５１を経由しない入力信号（ＦＦ１０＿ＩＮ）とが入力される。ＥＸＮＯＲ回路６２により、信号が反転関係にある場合にだけ“Ｌ”となる出力信号（Ｉ）を生成する。ＥＸＮＯＲ回路６２の出力信号（Ｉ）は、ＯＲ回路６４に入力される。出力信号（Ｉ）は、あるサイクルで第１出力バッファ回路１０に入力される入力信号（ＦＦ１０＿ＯＵＴ）と、第１出力バッファ回路１０に入力される入力信号（ＦＦ１０＿ＩＮ）とが同じ値であるか否かをＥＸＮＯＲ回路６２で判定した結果である。入力信号（ＦＦ１０＿ＯＵＴ）と入力信号（ＦＦ１０＿ＩＮ）の値が異なる場合、出力信号（Ｉ）は“Ｌ”となる。入力信号（ＦＦ１０＿ＯＵＴ）と入力信号（ＦＦ１０＿ＩＮ）の値が一致する場合、出力信号（Ｉ）は“Ｈ”となる。

ＥＸＮＯＲ回路６３には、第２フリップフロップ回路５２から出力された入力信号（ＦＦ２０＿ＯＵＴ）と、第２フリップフロップ回路５２を経由しない入力信号（ＦＦ２０＿ＩＮ）とが入力される。ＥＸＮＯＲ回路６３により、信号が反転関係にある場合にだけ“Ｌ”となる出力信号（Ｋ）を生成する。ＥＸＮＯＲ回路６３の出力信号（Ｋ）は、ＯＲ回路６４に入力される。出力信号（Ｋ）は、あるサイクルで第２出力バッファ回路２０に入力される入力信号（ＦＦ２０＿ＯＵＴ）と、次のサイクルで出力バッファ回路２０に入力される入力信号（ＦＦ２０＿ＩＮ）とが同じ値であるか否かをＥＸＮＯＲ回路６３で判定した結果である。入力信号（ＦＦ２０＿ＯＵＴ）と入力信号（ＦＦ２０＿ＩＮ）の値が異なる場合、出力信号（Ｋ）は“Ｌ”となる。入力信号（ＦＦ２０＿ＯＵＴ）と入力信号（ＦＦ２０＿ＩＮ）の値が一致する場合、出力信号（Ｋ）は“Ｈ”となる。

ＯＲ回路６４の出力信号（Ｌ）は、出力信号（Ｉ）と出力信号（Ｋ）の両方が“Ｌ”の場合だけ“Ｌ”となり、それ以外の場合は“Ｈ”となる。ＯＲ回路６４の出力信号（Ｌ）は、ＯＲ回路６５に入力される。すなわち、ＯＲ回路６４の出力信号（Ｌ）は、電荷を再利用するために結合されている２つの出力バッファ回路１０，２０の両方に入力される入力信号が変化するときだけ“Ｌ”となり、それ以外は“Ｈ”となる。

ＯＲ回路６５の出力信号（Ｐ）は、出力信号（Ｎ）と出力信号（Ｌ）の値が共に“Ｌ”の場合だけ“Ｌ”となり、それ以外の場合は“Ｈ”となる。ＯＲ回路６５の出力信号（Ｐ）は、反転素子６６および遅延素子６７を経由して、出力信号（Ｑ）としてＮＡＮＤ回路６８に入力される。ＮＡＮＤ回路６８には、ゲートクロック信号（ＧＡＴＥ＿ＣＬＫ）が入力される。例えば、ゲートクロック信号（ＧＡＴＥ＿ＣＬＫ）は、デューティが先に調整されている。ＮＡＮＤ回路６８は、出力信号（Ｑ）と、ゲートクロック信号（ＧＡＴＥ＿ＣＬＫ）とに対してＮＡＮＤ演算をすることで、出力信号（Ｒ）を生成する。なお、出力信号（Ｒ）は、上記例では、ゲートクロック信号（ＧＡＴＥ＿ＣＬＫ）と論理演算することで生成されているが、必要な遅延をもったパルスを生成する他の回路によって生成されてもよい。

ＮＡＮＤ回路６８の出力信号（Ｒ）は、遅延素子６９によって遅延させられてゲート入力信号（ＢＹＰ）となる。ゲート入力信号（ＢＹＰ）は、第１の実施形態の実施例のゲート入力信号（ＢＹＰ）と同じである。すなわち、ゲート入力信号（ＢＹＰ）は、電荷を再利用するときだけ“Ｌ”となり、電荷を再利用しないときは“Ｈ”となるパルスである。

図１６は、第２の実施形態のバイパス制御回路３２の動作を示すタイミングチャートである。図１６中の“Ｉ”，“Ｋ”，“Ｌ”，“Ｎ”，“Ｐ”，“Ｑ”，“Ｒ”は、それぞれ、図１５中のノードＩ、ノードＫ、ノードＬ、ノードＮ、ノードＰ、ノードＱ、ノードＲでの信号を示す。

本実施形態では、出力データを保持するフリップフロップ５１，５２の前後で信号の変化を検出しているが、高速化などのために出力データを保持するフリップフロップ５１，５２をパイプライン構成にしたり、ステージングしたり、レジスタファイルなどによるFIFOバッファなどを持つ場合には、出力バッファ回路１０，２０の直前のフリップフロップ回路でなくても良いし、ＤＤＲ（Double Data Rate）フリップフロップ回路などで奇サイクル用と偶サイクル用のフリップフロップ回路が分かれている場合には、奇サイクル用フリップフロップ回路と偶サイクル用フリップフロップ回路の入力または出力を使ってゲート入力信号（ＢＹＰ）が生成されてもよい。パイプライン化されている場合や、ＤＤＲフリップフロップ回路の奇サイクルおよび偶サイクルの少なくとも一方は、フリップフロップ回路の入力側の信号でゲート入力信号（ＢＹＰ）が生成される場合、出力サイクルよりも１クロックサイクル以上早いタイミングで、電荷再利用の条件の成立の可否を判定することができるので、ゲート入力信号（ＢＹＰ）の元になる信号をフリップフロップ回路で受け、フリップフロップ回路の出力をパルス生成回路に入力することでゲート入力信号（ＢＹＰ）のパルスが生成されてもよい。この場合、出力よりも前のサイクルで電荷再利用の処理が確定しているので、ゲート入力信号（ＢＹＰ）がタイミング上のクリティカルパスになる場合には有効である。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、３つ以上の出力バッファ回路の間で電荷が移動する点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と同様である。

図１７は、第３の実施形態のメモリコントローラ１００およびＮＡＮＤ装置２００の構成を示すブロック図である。第３の実施形態では、ＮＡＮＤＩ／Ｆ１６０は、２つの回路ユニットＣＵ１０，ＣＵ２０を含む。第１および第２の回路ユニットＣＵ１０，ＣＵ２０の各々は、第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚと、バイパス回路７０（図１８参照）を含む。第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚの各々は、互いに異なる伝送線路Ｌを介してＮＡＮＤ装置２００に接続されている。第１および第２の回路ユニットＣＵ１０，ＣＵ２０は、互いに同じ構成を有する。このため以下では、第１回路ユニットＣＵ１０を代表として説明する。

図１８は、第１回路ユニットＣＵ１０の構成を示す回路構成図である。第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚの各々は、第１の実施形態で説明した出力バッファ回路ＢＳと同じ構成を有する。

バイパス回路７０は、第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚを互いに接続するように設けられている。バイパス回路７０は、バイパス回路７１〜７４と、パイパス線（バイパスバス）７５とを含む。バイパス線７５には、後述する第１から第４のバイパストランジスタ８１〜８４が電気的に並列に接続されている。

第１バイパス回路７１は、第１バイパストランジスタ８１と、第１バイパス制御回路９１とを含む。第１バイパストランジスタ８１のソースは、第１出力バッファ回路１０Ｚの外部出力パッド２に接続されている。第１バイパストランジスタ８１のドレインは、バイパス線７５に接続されている。第１バイパストランジスタ８１は、第１出力バッファ回路１０Ｚの外部出力パッド２とバイパス線７５との間の電気接続状態を切り替える。第１バイパス制御回路９１は、第１バイパストランジスタ８１の制御ゲートにゲート入力信号（ＢＹＰ）を与えることで、第１バイパストランジスタ８１をＯＮ状態とＯＦＦ状態との間で切り替える。

第２バイパス回路７２は、第２バイパストランジスタ８２と、第２バイパス制御回路９２とを含む。第２バイパストランジスタ８２のソースは、第２出力バッファ回路２０Ｚの外部出力パッド２に接続されている。第２バイパストランジスタ８２のドレインは、バイパス線７５に接続されている。第２バイパストランジスタ８２は、第２出力バッファ回路２０Ｚの外部出力パッド２とバイパス線７５との間の電気接続状態を切り替える。第２バイパス制御回路９２は、第２バイパストランジスタ８２の制御ゲートにゲート入力信号（ＢＹＰ）を与えることで、第２バイパストランジスタ８２をＯＮ状態とＯＦＦ状態との間で切り替える。

第３バイパス回路７３は、第３バイパストランジスタ８３と、第３バイパス制御回路９３とを含む。第３バイパストランジスタ８３のソースは、第３出力バッファ回路３０Ｚの外部出力パッド２に接続されている。第３バイパストランジスタ８２のドレインは、バイパス線７５に接続されている。第３バイパストランジスタ８２は、第３出力バッファ回路３０Ｚの外部出力パッド２とバイパス線７５との間の電気接続状態を切り替える。第３バイパス制御回路９３は、第３バイパストランジスタ８３の制御ゲートにゲート入力信号（ＢＹＰ）を与えることで、第３バイパストランジスタ８３をＯＮ状態とＯＦＦ状態との間で切り替える。

第４バイパス回路７４は、第４バイパストランジスタ８４と、第４バイパス制御回路９４とを含む。第４バイパストランジスタ８４のソースは、第４出力バッファ回路４０Ｚの外部出力パッド２に接続されている。第４バイパストランジスタ８４のドレインは、バイパス線７５に接続されている。第４バイパストランジスタ８４は、第４出力バッファ回路４０Ｚの外部出力パッド２とバイパス線７５との間の電気接続状態を切り替える。第４バイパス制御回路９４は、第４バイパストランジスタ８４の制御ゲートにゲート入力信号（ＢＹＰ）を与えることで、第４バイパストランジスタ８４をＯＮ状態とＯＦＦ状態との間で切り替える。

第１から第４のバイパストランジスタ８１，８２，８３，８４の各々は、「スイッチング素子」の一例である。第１から第４のバイパス制御回路９１，９２，９３，９４の各々は、例えば、第１の実施形態の第２変形例のバイパス制御回路３２と同様である。すなわち、第１から第４のバイパス制御回路９１，９２，９３，９４の各々には、それぞれ、第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚに入力される入力信号が入力される。第１から第４のバイパス制御回路９１〜９４の各々は、あるサイクル（Ｎサイクル）での入力信号と、その１つ次のサイクル（（Ｎ＋１）サイクル）での入力信号とが反転関係である場合に、ゲート入力信号（ＢＹＰ）として“Ｌ”を出力する。一方で、第１から第４のバイパス制御回路９１〜９４の各々は、あるサイクル（Ｎサイクル）での入力信号と、その１つ次のサイクル（（Ｎ＋１）サイクル）での入力信号とが反転関係でない場合に、ゲート入力信号（ＢＹＰ）として“Ｈ”を出力する。

言い換えると、バイパス制御回路９１は、第１出力バッファ回路１０Ｚに入力される第１入力信号のトグルを検出する第１検出回路９１ａを含み、第１検出回路９１ａによって第１入力信号のトグルが検出された場合に、第２から第４の出力バッファ回路２０Ｚ，３０Ｚ，４０Ｚから出力予定の信号に対する第１出力バッファ回路１０Ｚから出力予定の信号の反転関係の状態に関わらず、バイパストランジスタ８１をＯＮ状態にする。

同様に、バイパス制御回路９２は、第２出力バッファ回路２０Ｚに入力される第２入力信号のトグルを検出する第２検出回路９２ａを含み、第２検出回路９２ａによって第２入力信号のトグルが検出された場合に、第１、第３、および第４の出力バッファ回路１０Ｚ，３０Ｚ，４０Ｚから出力予定の信号に対する第２出力バッファ回路２０Ｚから出力予定の信号の反転関係の状態に関わらず、バイパストランジスタ８２をＯＮ状態にする。

バイパス制御回路９３は、第３出力バッファ回路３０Ｚに入力される第３入力信号のトグルを検出する第３検出回路９３ａを含み、第３検出回路９３ａによって第３入力信号のトグルが検出された場合に、第１、第２、および第４の出力バッファ回路１０Ｚ，２０Ｚ，４０Ｚから出力予定の信号に対する第３出力バッファ回路３０Ｚから出力予定の信号の反転関係の状態に関わらず、バイパストランジスタ８３をＯＮ状態にする。

バイパス制御回路９４は、第４出力バッファ回路４０Ｚに入力される第４入力信号のトグルを検出する第４検出回路９４ａを含み、第４検出回路９４ａによって第４入力信号のトグルが検出された場合に、第１から第３の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚから出力予定の信号に対する第４出力バッファ回路４０Ｚから出力予定の信号の反転関係の状態に関わらず、バイパストランジスタ８４をＯＮ状態にする。

図１９は、第１から第４の検出回路９１ａ，９２ａ，９３ａ，９４ａの一例を示す回路構成図である。第１から第４の検出回路９１ａ，９２ａ，９３ａ，９４ａの各々は、遅延素子９５と、ＥＸＮＯＲ回路９６とを含む。遅延素子９５は、入力信号を遅延させる。ＥＸＮＯＲ回路９６の第１入力端子には、遅延素子９５を介さずに入力信号が入力される。ＥＸＮＯＲ回路９６の第２入力端子には、遅延素子９５によって遅延させられた入力信号が入力される。ＥＸＮＯＲ回路９６の出力端子は、バイパス制御回路９１，９２，９３，９４の各々の出力端子である。

このような構成によれば、第１の実施形態と比べて、３つ以上の出力バッファ回路の間で電荷が再利用されるため、電荷を再利用できる確率が高まる。このため、消費電力のさらなる削減を図ることができる。なお第３の実施形態の作用の詳細は、後述する第４の実施形態の作用と同様である。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、バイパス制御回路９１，９２，９３，９４がフリップフロップ回路を有した点で、第３の実施形態とは異なる。なお以下に説明する以外の構成は、第３の実施形態の構成と同様である。

図２０は、第１回路ユニットＣＵ１０の構成の一部を示す回路構成図である。本実施形態では、第１出力バッファ回路１０Ｚの入力端子１には、入力信号（ＦＦ１１０＿ＯＵＴ）が入力される。第２出力バッファ回路２０Ｚの入力端子１には、入力信号（ＦＦ１２０＿ＯＵＴ）が入力される。第３出力バッファ回路３０Ｚの入力端子１には、入力信号（ＦＦ１３０＿ＯＵＴ）が入力される。第４出力バッファ回路４０Ｚの入力端子１には、入力信号（ＦＦ１４０＿ＯＵＴ）が入力される。

第１バイパストランジスタ８１は、ゲート入力信号（ＢＹＰ１１０）によって制御される。第２バイパストランジスタ８２は、ゲート入力信号（ＢＹＰ１２０）によって制御される。第３バイパストランジスタ８３は、ゲート入力信号（ＢＹＰ１３０）によって制御される。第４バイパストランジスタ８４は、ゲート入力信号（ＢＹＰ１４０）によって制御される。

図２１は、第１から第４のバイパス制御回路９１，９２，９３，９４を示す回路構成図である。第１バイパス制御回路９１は、例えば、フリップフロップ回路１０１、反転素子１０２、遅延素子１０３、ＮＡＮＤ回路１０４、および遅延素子１０５を含む。

フリップフロップ回路１０１は、入力信号（ＦＦ１１０＿ＩＮ）が入力されて、出力信号（ＦＦ１１０＿ＯＵＴ）を出力する。出力信号（ＦＦ１１０＿ＯＵＴ）は、第１の実施形態の入力信号（１０＿ＩＮ）に相当する。入力信号（ＦＦ１１０＿ＩＮ）は、１サイクル前の入力信号（１０＿ＩＮ）に相当する。出力信号（ＦＦ１１０＿ＯＵＴ）は、フリップフロップ回路１０１から第１出力バッファ回路１０Ｚの入力端子１に入力される。

ＮＡＮＤ回路１０４には、反転素子１０２および遅延素子１０３を経由しない出力信号（ＦＦ１１０＿ＯＵＴ）と、反転素子１０２および遅延素子１０３を経由した出力信号（ＦＦ１１０＿ＯＵＴ）とが入力される。ＮＡＮＤ回路１０４の出力信号は、遅延素子１０３を経由して、ゲート入力回路（ＢＹＰ）として出力される。

以上、第１バイパス制御回路９１の構成について説明した。第２から第４のバイパス制御回路９２，９３，９４の構成は、第１バイパス制御回路９１の構成と同じである。このため、第２から第４のバイパス制御回路９２，９３，９４の構成は、第１バイパス制御回路９１に関する説明において、「入力信号（ＦＦ１１０＿ＩＮ）」を「入力信号（ＦＦ１２０＿ＩＮ）」、「入力信号（ＦＦ１３０＿ＩＮ）」、または「入力信号（ＦＦ１４０＿ＩＮ）」と読み替え、「出力信号（ＦＦ１１０＿ＯＵＴ）」を「出力信号（ＦＦ１２０＿ＯＵＴ）」、「出力信号（ＦＦ１３０＿ＯＵＴ）」、または「出力信号（ＦＦ１４０＿ＯＵＴ）」と読み替えればよい。

本実施形態は、２信号に限らず３信号以上で電荷を再利用する構成である。ここで、第１および第２の実施形態では、ペアとなる信号の出力信号レベル“０”と“１”が逆であり、かつ、ペアとなる信号の両方が変化する場合だけバイパスが行われる。なお本明細書で「バイパス」とは、スイッチング素子（例えばバイパストランジスタ）をＯＮ状態にすることによる電荷の再利用を意味する。

一方で、３信号以上で電荷を再利用する場合、組み合わされている他の信号との値の比較（反転関係の有無の確認）を行わずにバイパスを行っても効果が低下しにくい場合がある。すなわち、自分の信号の切り替わりだけを検出する方式が採用されても、信号が全て同じ方向に切り替わる確率は、組になる信号数が多くなるほど低くなるからである。例えば、メモリシステム１０００のようにデータのランダマイズ処理が行われる場合には、電荷が再利用できる可能性がより高くなる。

図２０に示す例では、第１から第４の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚのうち値が変化するものだけがバイパス線７５に接続され、値が変化しないものはバイパス線７５には接続されない。この図では４個の出力バッファ回路１０Ｚ，２０Ｚ，３０Ｚ，４０Ｚがバイパス線７５に接続されているが、動作周波数を満足する範囲で任意の個数の出力バッファ回路をバイパス線７５に接続することができる。データをランダマイズ処理することの多いメモリシステム１０００では、各出力バッファの値がランダムに“０”になったり“１”になったりするので、バイパス線７５に接続する出力バッファ回路の数が増えるほど、出力バッファ回路の出力信号の変化の方向を検出しなくても電荷の再利用できる確率が高くなる。

例えば、各出力バッファ回路が２サイクルで取る値の組み合わせは、（各サイクル“０”か“１”の２通り）×（２サイクル）＝４パターンである。例えば、２つの出力バッファ回路を同一のバイパス線７５に接続する場合、２つの出力バッファ回路が２サイクルの間に取る値の組み合わせは、４パターン×４パターン＝１６パターンあり、そのうち電荷が再利用できるのは、一方（「ＩＯ１」とする）が０から１に変化（ＩＯ１（０，１）と表記、以下同様）し、他方（「ＩＯ２」とする）が“１”から“０”に変化するとき（ＩＯ２（１，０））と、ＩＯ１（１，０），ＩＯ２（０，１）の２パターンだけである。このため発生確率は、２／１６＝１／８＝１２．５％である。

４つの出力バッファ回路では、以下のように、約半分のケースで電荷を再利用することができる。電荷の再利用では、各出力バッファ回路の出力（以下「ＩＯ」と称する）の“０”と“１”に関して対称なので、最初のサイクルでＭＳＢ（最上位ビット：Most Significant Bit）が“０”のケースだけを考え、ＭＳＢが“１”のケースはビットを反転させればよい。また、ビットの入れ替えに関しても対称なので、最初のサイクルを「全ＩＯのうち、出力が“１”であるビット数」で分類してそれぞれ１つのケースだけ考えて他のケースはビット入れ替えを行えばよい。

以上から、最初のサイクルの“１”のビット数で分類した３ケースだけ、２サイクル目の全ての出力パターン（２通り）＾（４ビット）＝１６通りのうち何通りで電荷が再利用できるかを考える。以下、１サイクル目の４ビットのＩＯの状態をＩＯ＿１＝（ＩＯ＿１＿４，ＩＯ＿１＿３，ＩＯ＿１＿２，ＩＯ＿１＿１）、２サイクル目の４ビットのＩＯの状態をＩＯ＝２（ＩＯ＿２＿４，ＩＯ＿２＿３，ＩＯ＿２＿２，ＩＯ＿２＿１）のビット列で表現する。

（Ａ）最初のサイクルのＩＯの出力の“１”のビット数が０ビットの場合、ＩＯ＿１＝（０，０，０，０）、すなわち出力が全て“０”の場合は、２サイクル目の出力１６パターン全てで電荷の再利用はできない。

（Ａ１）ＩＯの変化がない場合、すなわち２サイクル目のＩＯの出力も全て“０”の場合、ＩＯ＿２＝（０，０，０，０）は、出力に変化が無いので、電荷の再利用はできない。（１パターン）

（Ａ２）ＩＯの変化がある場合、（Ａ１）以外の場合、“０”から“１”に変化するビットはあるが、“１”から“０”に変化するビットが無いのでゲート入力信号（ＢＹＰ）で電荷を供給するビットが存在しない。よって、電荷の再利用ができない。（１６パターン‐１パターン＝１５パターン）
すなわち、１６パターン全てで電荷の再利用ができない。

（Ｂ）最初のサイクルのＩＯの出力の“１”のビット数が１ビットの場合、代表例としてＩＯ＿１＝（０，０，０，１）を考え、２サイクル目の出力１６パターン全ての場合を考える。１６パターン中、７パターンで電荷の再利用ができる。

（Ｂ１）３サイクル目のＩＯがすべて“０”になる場合、ＩＯ＿＝（０，０，０，０）にするは、ＬＳＢ（最下位ビット：Least Significant Bit）側のＩＯの０ビット目だけ出力が“１”から“０”に変化するが、“０”から他の出力に変化するビットは無いので、電荷の再利用はできない。（１パターン）

（Ｂ２）２サイクル目のＩＯの１ビットが“１”、残りの３ビットが“０”になる場合は、ＩＯ＿２＝（０，０，０，１），（０，０，１，０），（０，１，０，０），（１，０，０，０）の４通りがある。この４通りのうち、３通りで電荷の再利用ができ、１通りで再利用ができない。
２サイクル目のＩＯのＬＳＢが“１”のケース、すなわち、ＩＯ＿２＝（０，０，０，１）は１サイクル目から変化がないので、電荷の再利用はできない。
それ以外の３つの場合、ＩＯ＿２＝（０，０，１，０），（０，１，０，０），（１，０，０，０）は、“０”から“１”になるＩＯが１ビット、“１”から“０”になるＩＯが１ビットあるので、電荷の再利用ができる。（３パターン）

（Ｂ３）２サイクル目のＩＯの２ビットが“１”、残りの２ビットが“０”になる場合は、ＩＯ＿２＝（０，０，１，１），（０，１，０，１），（０，１，１，０），（１，０，０，１），（１，０，１，０），（１，１，０，０）の６通りがある。この６通りのうち、３通りは電荷の再利用ができ、３通りはできない。
２サイクル目のＩＯのＬＳＢ“１”のケース、すなわち、ＩＯ＿２＝（０，０，１，１），（０，１，０，１），（１，０，０，１）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットがないので、電荷の再利用はできない（３パターン）。
２サイクル目のＩＯのＬＳＢが“０”のケース、すなわち、ＩＯ＿２＝（０，１，１，０），（１，０，１，０），（１，１，０，０）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットが１つ、１サイクル目から２サイクル目に“０”から“１”に変化するビットが２つあるので、電荷の再利用ができる。（３パターン）

（Ｂ４）２サイクル目のＩＯの３ビットが“１”、残り１ビットが“０”になる場合は、ＩＯ＿２＝（０，１，１，１），（１，０，１，１），（１，１，０，１），（１，１，１，０）の４通りがある。この６通りのうち、２通りは電荷の再利用ができ、２通りはできない。
２サイクル目のＩＯのＬＳＢが“１”のケース、すなわち、ＩＯ＿２＝（０，１，１，１），（１，０，１，１），（１，１，０，１）は、１サイクル目から２サイクル目に“”１”から“０”に変化するビットがないので、電荷の再利用はできない。（３パターン）
２サイクル目のＩＯのＬＳＢが“０”のケース、すなわち、ＩＯ＿２＝（１，１，１，０）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットが１つ、１サイクル目から２サイクル目に“０”から“１”に変化するビットが３つあるので、電荷の再利用ができる。（１パターン）

（Ｂ５）２サイクル目のＩＯの全てが“１”になる場合は、ＩＯ＿２＝（１，１，１，１）の１通りがある。１サイクル目から２サイクル目に“１”から“０”に変化するビットが無いので、電荷の再利用はできない。

（Ｂ１）から（Ｂ５）をまとめると、１＋４＋６＋４＋１＝１６通りのうち、電荷の再利用ができるのは、０＋３＋３＋１＋０=７パターンであり、電荷の再利用ができないのは１＋１＋３＋３＋１＝９パターンである。

最初のサイクルのＩＯの出力の“１”のビット数が１ビットの場合の他の例としてＩＯ＿１＝（０，０，１，０），（０，１，０，０），（１，０，０，０）は、ビットをローテートさせると今回考えたＩＯ＿１＝（０，０，０，１）と等価であるので、電荷の再利用ができるのは、７パターン×４＝２８パターンあり、電荷の再利用ができないのは、９パターン×４＝３６パターンある。

（ｃ）最初のサイクルのＩＯの出力の“１”のビット数が２ビットの場合、代表例としてＩＯ＿１＝（０，０，１，１）を考え、２サイクル目の出力１６パターン全ての場合を考える。１６パターン中、７パターンで電荷の再利用ができる。

（Ｃ１）２サイクル目のＩＯが全て“０”になる場合、ＩＯ＿２＝（０，０，０，０）にするには、ＬＳＢ側のＩＯの０ビット目、１ビット目の出力が“１”から“０”に変化するが、“０”から“１”に変化するビットが無いので、ゲート入力信号（ＢＹＰ）で電荷を供給するビットが存在しない。従って、電荷の再利用ができない。（１パターン）

（Ｃ２）２サイクル目のＩＯの１ビットが“１”、残りの３ビットが“０”になる場合は、ＩＯ＿２＝（０，０，０，１），（０，０，１，０），（０，１，０，０），（１，０，０，０）の４通りである。この４通りのうち、２通りで電荷の再利用ができ、２通りで再利用ができない。

２サイクル目のＩＯであるＩＯ＿２＝（０，０，０，１）と（０，０，１，０）のケースは、１サイクル目から２サイクル目に“１”から“０”に変化するビットはあるが、“０”から“１”に変化するビットがないので、電荷の再利用はできない。（２パターン）
それ以外の２つの場合、ＩＯ＿２＝（０，１，０，０），（１，０，０，０）は、“０”から“１”になるＩＯが１ビット、“１”から“０”になるＩＯが２ビットあるので、電荷の再利用ができる。（２パターン）

（Ｃ３）２サイクル目のＩＯの２ビットが“１”、残りの２ビットが“０”になる場合は、ＩＯ＿２＝ＩＯ＿２＝（０，０，１，１），（０，１，０，１），（０，１，１，０），（１，０，０，１），（１，０，１，０），（１，１，０，０）の６通りがある。この６通りのうち、５通りは電荷の再利用ができ、１通りはできない。
２サイクル目のＩＯがＩＯ＿２＝（０，０，１，１）のケースは、１サイクル目から２サイクル目に変化するビットがないので、電荷の再利用はできない。（１パターン）
２サイクル目のＩＯがＩＯ＿２＝（０，１，０，１），（０，１，１，０），（１，０，０，１），（１，０，１，０）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットが１つ、１サイクル目から２サイクル目に“０”から“１”に変化するビットが１つあるので、電荷の再利用ができる。（４パターン）
２サイクル目のＩＯがＩＯ＿２＝（１，１，０，０）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットが２つ、１サイクル目から２サイクル目に“０”から“１”に変化するビットが２つあるので、電荷の再利用ができる。これが、最も電荷再利用の効率が良いケースである。（１パターン）

（Ｃ４）２サイクル目のＩＯの３ビットが“１”、残りの１ビットが“０”になる場合は、ＩＯ＿２＝（０，１，１，１），（１，０，１，１），（１，１，０，１），（１，１，１，０）の４通りがある。この４通りのうち、２通りは電荷の再利用ができ、２通りはできない。
２サイクル目のＩＯがＩＯ＿２＝（０，１，１，１），（１，０，１，１）のケースは、１サイクル目から２サイクル目に“１”から“０”に変化するビットがないので、電荷の再利用はできない。（２パターン）
２サイクル目のＩＯがＩＯ＿２＝（１，１，０，１），（１，１，１，０）は、１サイクル目から２サイクル目に“１”から“０”に変化するビットが１つ、１サイクル目から２サイクル目に“０”から“１”に変化するビットが２つあるので、電荷の再利用ができる。（２パターン）

（Ｃ５）２サイクル目のＩＯの全てが“１”になる場合は、ＩＯ＿２＝（１，１，１，１）の１通りがある。１サイクル目から２サイクル目に“１”から“０”に変化するビットが無いので、電荷の再利用はできない。（１パターン）

（Ｃ１）から（Ｃ５）をまとめると、１＋４＋６＋４＋１＝１６通りのうち、電荷の再利用ができるのは、０＋２＋５＋２＋０＝９パターンであり、電荷の再利用ができないのは、１＋２＋１＋２＋１＝７パターンある。
最初のサイクルのＩＯの出力の“１”のビット数が２ビットの組み合わせは、他にＩＯ＿２＝（０，１，０，１），（０，１，１，０），（１，０，０，１），（１，０，１，０），（１，１，０，０）の５通りの、合計６通りある。このため、電荷が再利用できるのは、９パターン×６通り＝５４パターンであり、電荷が再利用できないのは７パターン×６通り＝４２パターンである。

（Ｄ）最初のサイクルのＩＯの出力の“１”のビット数が３ビットの場合は、（Ｂ）のケースのビット反転と考えられるので、電荷利用できるケースとできないケースは、（Ｂ）と同じである。６４パターンのうち、電荷の再利用ができるのは２８パターンであり、再利用できないのは３６パターンである。

（Ｅ）最初のサイクルのＩＯの出力の“１”のビット数が０ビットの場合は、（Ａ）のビット反転なので、１６パターン全てで電荷の再利用ができない。

以上、（Ａ）から（Ｅ）をまとめると、電荷の再利用ができないのは１６＋３６＋４２＋３６＋１６＝１４６パターンであり、電荷の再利用ができるのは０＋２８＋５４＋２８＋０＝１１０パターンであり、２５６パターン中の１１０パターンの４２．３％の場合に電荷の再利用ができる。

また、１サイクル目と２サイクル目で値が変化しないため、図＿で示すゲート入力信号（ＢＹＰ１１０，ＢＹＰ１２０，ＢＹＰ１３０，ＢＹＰ１４０）のいずれもがイネーブル（Enable）にならない１６パターンを除外すると、２５６−１６＝２４０パターン中の１１０パターンであり、４５．８％で電荷が再利用される。さらに、（Ａ）〜（Ｅ）の検討過程で見たように、１サイクル目または２サイクル目が全て同じ値、すなわちＩＯ＿１＝（０，０，０，０），（１，１，１，１）またはＩＯ＿２＝（０，０，０，０），（１，１，１，１）のいずれかの場合は“０”から“１”または“１”から“０”のいずれかにしか値が変化しないことが容易にわかるし、全ビットのＡＮＤ演算またはＯＲ演算をすることで簡単に検出できる。したがって、ゲート入力信号（ＢＹＰ１１０，ＢＹＰ１２０，ＢＹＰ１３０，ＢＹＰ１４０）の生成の前に全ビットのＡＮＤ演算をしたものと、全ビットのＯＲ演算をしたものをＯＲ演算することで、全ビットが“０”または全ビットが“”１”のパターンを除外すると（値が変化しないケースはすでに除外済みなので）、ゲート入力信号（ＢＹＰ１１０，ＢＹＰ１２０，ＢＹＰ１３０，ＢＹＰ１４０）のどれかがイネーブルになる２５６−１６−１５−１５＝２１０パターン中の１１０パターン、５２．４％で電荷を再利用できる。

以上のように、電荷再利用の同一グループに属するＩＯ数を２から４に増やすと、電荷再利用率が１２．５％から４２．３％に向上する。電荷再利用の同一グループに属するＩＯ数を２，４，８，１６ビットと増やすと、ビットの変化を検出し、変化したビットの電荷再利用をするゲート入力信号をイネーブルにする実装での電荷再利用率が高くなることがわかる。

以上、いくつかの実施形態、実施例、および変形例について説明したが、実施形態や実施例は上記例に限定されない。例えば、第３および第４の実施形態では、４つの出力バッファ回路が１つのバイパス線により接続された例を示したが、５つ以上（例えば８つや１６つ）の出力バッファ回路が１つのバイパス線に接続されてもよい。上記実施形態などは、データが任意の極性やタイミングで変化する場合を説明した。しかしながら、２つの出力バッファ回路の関係が、常に反転関係（Positive/Negative、True/Complement）となる差動信号の場合は、反転確認部４０Ａは不要となる。さらに、２つの差動信号の変化タイミングがクロック同期の場合は、トグル検知部４０Ｂにて入力信号を直接用いず、クロックの変化点を検知する回路としてもよい。

図２２は、１つの変形例として、第１出力バッファ回路１０に入力される第１入力信号と同期関係にある同期信号を受け取り、同期信号に基づいて第１入力信号のトグルを検出する検出回路ＤＣの一例を示す。検出回路ＤＣは、例えば、ＥＸＮＯＲ回路１０８を含む。ＥＸＮＯＲ回路１０８の第１入力端子には、第１出力バッファ回路１０に入力される第１入力信号（１０＿ＩＮ）が入力される。ＥＸＮＯＲ回路１０８の第２入力端子には、第１入力信号（１０＿ＩＮ）と同期関係のあるクロックが入力される。クロックは、「同期信号」の一例である。このような構成によれば、ＥＸＮＯＲ回路１０８によって第１入力信号のトグルを検出することができる。

以上説明した少なくともひとつの実施形態によれば、半導体集積回路は、第１出力バッファ回路の第１出力ノードと第２出力バッファ回路の第２出力ノードとの間の電気接続状態を切り替えるスイッチング素子と、上記スイッチング素子を制御する制御回路とを含む。このような構成によれば、消費電力の削減を図ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０，１０Ｚ…第１出力バッファ回路、２０，２０Ｚ…第２出力バッファ回路、３０Ｚ…第３出力バッファ回路、４０Ｚ…第４出力バッファ回路、３１，８１，８２，８３，８４…バイパストランジスタ、３２，９１，９２，９３，９４…バイパス制御回路。７５…バイパス線。

Claims (13)

1. メモリシステムに用いられる半導体集積回路であって、
   第１出力ノードを含む第１出力バッファ回路と、
   第２出力ノードを含む第２出力バッファ回路と、
   前記第１出力ノードと前記第２出力ノードとに電気的に接続され、前記第１出力ノードと前記第２出力ノードとの間の電気接続状態を切り替えるスイッチング素子と、
   前記スイッチング素子を制御する制御回路と、
   を備えた半導体集積回路。
2. 前記制御回路は、前記第１出力ノードから出力予定の信号と、前記第２出力ノードから出力予定の信号との反転関係を検出する検出回路を含み、前記検出回路によって前記反転関係が検出されたことを含む条件が満たされた場合に、前記スイッチング素子をＯＮ状態にする、
   請求項１に記載の半導体集積回路。
3. 前記検出回路は、前記第１出力バッファ回路に入力される第１入力信号と、前記第２出力バッファ回路に入力される第２入力信号とに基づき、前記反転関係を検出する、
   請求項２に記載の半導体集積回路。
4. 前記制御回路は、前記第１出力バッファ回路に入力される第１入力信号のトグルを検出する検出回路を含み、前記検出回路によって前記第１入力信号のトグルが検出されたことを含む条件が満たされた場合に、前記スイッチング素子をＯＮ状態にする、
   請求項１に記載の半導体集積回路。
5. 前記検出回路は、遅延素子と、判定回路とを含み、前記遅延素子を経由して前記判定回路に入力される前記第１入力信号と、前記遅延素子を経由せずに前記判定回路に入力される前記第１入力信号とに基づき、前記第１入力信号のトグルを検出する、
   請求項４に記載の半導体集積回路。
6. 前記検出回路は、前記第１出力バッファ回路に入力される第１入力信号と同期関係にある同期信号を受け取り、前記同期信号に基づいて前記第１入力信号のトグルを検出する、
   請求項４に記載の半導体集積回路。
7. 前記制御回路は、フリップフロップ回路を含み、
   前記検出回路は、あるサイクルでの前記第１入力信号と、前記フリップフロップ回路によって保持された前記サイクルの１つ前のサイクルでの前記第１入力信号とに基づき、前記第１入力信号のトグルを検出する、
   請求項４に記載の半導体集積回路。
8. 前記検出回路は、前記第２出力バッファ回路に入力される第２入力信号のトグルを検出し、
   前記制御回路は、前記検出回路によって前記第１入力信号のトグルと前記第２入力信号のトグルとが検出されたことを含む条件が満たされた場合に、前記スイッチング素子をＯＮ状態にする、
   請求項４に記載の半導体集積回路。
9. 前記検出回路は、前記第１出力ノードから出力予定の信号と、前記第２出力ノードから出力予定の信号との反転関係を検出し、
   前記制御回路は、前記検出回路によって、前記第１入力信号のトグルと、前記第２入力信号のトグルと、前記反転関係とが検出された場合に、前記スイッチング素子をＯＮ状態にする、
   請求項８に記載の半導体集積回路。
10. 第１出力ノードを含む第１出力バッファ回路と、
    第２出力ノードを含む第２出力バッファ回路と、
    第３出力ノードを含む第３出力バッファ回路と、
    バイパス線と、
    前記第１出力ノードと前記バイパス線とに電気的に接続され、前記第１出力ノードと前記バイパス線との間の電気接続状態を切り替える第１スイッチング素子と、
    前記第２出力ノードと前記バイパス線とに電気的に接続され、前記第２出力ノードと前記バイパス線との間の電気接続状態を切り替える第２スイッチング素子と、
    前記第３出力ノードと前記バイパス線とに電気的に接続され、前記第３出力ノードと前記バイパス線との間の電気接続状態を切り替える第３スイッチング素子と、
    前記第１スイッチング素子、前記第２スイッチング素子、および前記第３スイッチング素子を制御する制御回路と、
    を備えた半導体集積回路。
11. 前記制御回路は、前記第１出力バッファ回路に入力される第１入力信号のトグルを検出する第１検出回路を含み、前記第１検出回路によって前記第１入力信号のトグルが検出された場合に、前記第２出力ノードから出力予定の信号および前記第３出力ノードから出力予定の信号に対する前記第１出力ノードから出力予定の信号の反転関係の状態に関わらず、前記第１スイッチング素子をＯＮ状態にする、
    請求項１０に記載の半導体集積回路。
12. 前記制御回路は、前記第２出力バッファ回路に入力される第２入力信号のトグルを検出する第２検出回路を含み、前記第２検出回路によって前記第２入力信号のトグルが検出された場合に、前記第１出力ノードから出力予定の信号および前記第３出力ノードから出力予定の信号に対する前記第２出力ノードから出力予定の信号の反転関係の状態に関わらず、前記第２スイッチング素子をＯＮ状態にする、
    請求項１１に記載の半導体集積回路。
13. 乱数を生成する乱数生成部と、前記乱数生成部により生成された乱数に基づきデータを変換する演算部とを有したデータ変換部と、
    第１出力ノードを含み、前記データ変換部によって変換されたデータに基づく第１信号を出力する第１出力バッファ回路と、
    第２出力ノードを含み、前記データ変換部によって変換されたデータに基づく第２信号を出力する第２出力バッファ回路と、
    前記第１出力ノードと前記第２出力ノードとに電気的に接続され、前記第１出力ノードと前記第２出力ノードとの間の電気接続状態を切り替えるスイッチング素子と、
    前記スイッチング素子を制御する制御回路と、
    を備えたコントローラ。

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