JP4293018B2 - 多数決回路 - Google Patents

Description

本発明は、アナログ式の多数決回路に関する。

現在、異なるＩＣ間におけるデータの受け渡しに、データ線を複数パラレルに接続したデータバスを用いたパラレル転送技術が、半導体システムの多くで採用されている。データバスでは、データの論理が反転するときに電力を消費し、反転するビットが多くなるのに比例して消費電流が増大する。

電子機器、特に、携帯機器では、低消費電力の要求が高まっており、この要求を満たす技術として、データインバージョン機能が考えられている。このデータインバージョン機能は、データバスに論理が正論理か負論理かを示すインバージョン線を加え、全てのビットの半数以上が論理反転する場合に、正論理と負論理を切り替えることによって、実際に反転するビットの数を少なく抑える技術である。

このデータインバージョン機能を実現するために、半数以上のビットが論理反転したかを判定する多数決回路が採用されている。ＩＣに組み込むため、多数決回路として、レイアウトサイズが小さく、高速な回路が望まれている。このため、多数決回路のレイアウトサイズを小さくすることを目的にした技術が提供されている（例えば、特許文献１参照。）。
特開２００４−１５４３４号公報

ところが、上記公報では、多数決回路のレイアウトサイズを小さくすることができているものの、Ｄ／Ａ変換部にメイン側と同規模のＲＥＦ側の素子を用意する必要があるため、必ずしも多数決回路のレイアウトサイズを十分に小さくすることができているとは言えない。

そこで、本発明は、レイアウトサイズを十分に小さくすることが可能な回路構成の多数決回路を提供することを目的とする。

請求項１に記載の多数決回路は、データバスへ次に出力するデータである次出力データを保持するビット毎に設けられた次データ保持回路と、データバスへ現在出力しているデータである現在出力データを保持するビット毎に設けられた現在データ保持回路と、反転信号により前記次出力データの論理を反転させて前記現在データ保持回路へ転送し、非反転信号により前記次出力データの論理を反転させることなく前記現在データ保持回路へ転送するビット毎に設けられた反転／非反転転送回路と、前記次出力データと前記現在出力データとの論理をビット単位で比較するビット毎に設けられた比較回路と、基準電位を発生させると共に、各前記比較回路による比較結果に基づいて論理の異なるビットの数に応じた比較電位を発生させる電位発生回路と、前記電位発生回路により発生させられた前記基準電位と前記比較電位とを比較し、各前記反転／非反転転送回路における次出力データの反転か非反転かを決定する反転／非反転決定回路と、前記反転／非反転決定回路による決定結果に基づいて各前記反転／非反転転送回路へ前記反転信号又は非反転信号を出力する反転／非反転制御回路と、を備えたことを特徴とする。

請求項２に記載の多数決回路は、前記電位発生回路は、各前記比較回路に対して容量Ｃのコンデンサを有しており、基準電位及び比較電位の発生箇所であるノードを、基準電位発生時には、予め定められた個数分の前記コンデンサを介してＶＤＤレベルの電位に接続し、データのビット数から前記予め定められた個数を引いた分の前記コンデンサを介してＧＮＤレベルに接続することによって前記基準電位を発生させ、比較電位発生時には、各前記比較回路の出力に各前記比較回路に対応するコンデンサを介して接続することによって前記比較電位を発生させることを特徴とする。

請求項３に記載の多数決回路は、基準電位発生時に、前記ノードを容量Ｃより小さい容量のコンデンサを介してＶＤＤレベルの電位に接続することを特徴とする。

請求項４に記載の多数決回路は、前記反転／非反転決定回路による決定結果を保持する保持回路をさらに備えたことを特徴とする。

請求項５に記載の多数決回路は、前記反転／非反転決定回路は、チョッパコンパレータとしての第１インバータ回路を備えており、前記反転／非反転決定回路による出力が入力される、前記第１インバータ回路の第１閾値より値の大きい第２閾値を持つ第２インバータ回路と前記第１インバータ回路の第２閾値より値の小さい第３閾値を持つ第３インバータ回路とを有し、前記比較電位が前記第３閾値より大きく前記第２閾値より小さい場合には非反転と決定する非反転強制回路を有することを特徴とする。

請求項１によれば、データを保持する回路内に次出力データと現在出力データとの論理の異なるビットの数を判断する回路を組み込む構成になっているので、回路全体のレイアウトサイズを小さくすることができる。

請求項２によれば、基準電位を発生させる際に用いるコンデンサと、比較電位を発生させる際に用いるコンデンサを共用しているので、素子数を減らすことが可能になり、回路全体のレイアウトサイズを小さくすることができる。

請求項３によれば、容量Ｃより容量の小さいコンデンサを利用して基準電位を作ることによって、基準電位と比較電位が同レベルになることを防ぐことができ、反転、非反転の決定のあいまいさを防ぐことができる。

請求項４によれば、反転、非反転の決定を保持するので、反転／非反転転送回路における転送中に反転、非反転を固定することができ、反転、非反転があいまいになることを防ぐことができる。

請求項５によれば、比較電位が反転／非反転決定回路内の第１インバータ回路の第１閾値付近の場合に強制的に非反転とするので、比較電位が第１閾値付近の場合に、反転、非反転があいまいになることを防ぐことができる。

以下、本発明の好適な実施の形態について図面を参照しつつ説明する。

以下、本発明の実施の形態の多数決回路について、その考え方を図１を参照しつつ説明する。図１は、本実施の形態の多数決回路の考え方を説明するためのブロック図である。

図１に示す多数決回路では、次データ保持回路１、反転／非反転転送回路２、現在データ保持回路３、出力バッファ回路４、反転／非反転（１ビット）判定回路５、錘付加回路６、天秤回路７、反転／非反転制御回路８、及びデータインバージョン端子ＤＡＴＡＩＮＶが設けられている。
但し、次データ保持回路１、反転／非反転転送回路２、現在データ保持回路３、出力バッファ回路４、反転／非反転（１ビット）判定回路５、及び錘付加回路６を有する回路部Ａは、１ビット毎に必要な回路部であり、例えば８ビットなら８個の回路部Ａが設けられる。天秤回路７、及び反転／非反転制御回路８を有する回路部Ｂは、データのビット数によらず１個あればよく、例えば８ビットであっても１個の回路部Ｂのみが設けられる。

次データ保持回路１は、ＩＣ内部より用意された次にデータバスへ出力するデータ（以下、「次出力データ」と称す。）を保持する回路である。

反転／非反転転送回路２は、反転／非反転制御回路８の判断結果に基づいて、次データ保持回路１の出力である次出力データを反転せずに現在データ保持回路３へ出力し、或いは、次データ保持回路１の出力である次出力データを反転して現在データ保持回路３へ出力する。

現在データ保持回路３は、現在、データバスへ出力しているデータ（以下、「現在出力データ」と称す。）を保持する回路である。この現在データ保持回路３に保持されている現在出力データが出力バッファ回路４を通ってデータバスへ出力される。

反転／非反転（１ビット）判定回路５は、判定対象のビットに関して、次データ保持回路１で保持されている次出力データと現在データ保持回路３に保持されている現在出力データの論理比較を行う。但し、論理比較の結果、判定対象のビットの論理が同じ（ともに“Ｈｉ”レベル、或いは、ともに“Ｌｏ”レベル）場合には判定対象のビットは次に反転しないことを意味し、論理が異なる場合には判定対象のビットが次に反転することを意味する。

錘付加回路６は、天秤回路７の右側に基準の錘を載せる機能と、反転／非反転（１ビット）判定回路５の判定結果を基に、次出力データと現在出力データの判定対象のビットの論理が異なる場合に天秤回路７の左側に一つ錘を追加する機能とを有している。

天秤回路７において、その右側に載せられる錘の数は、データのビット数を考慮した数である。例えば、８ビットの場合には、ビットの数の半分の値である４に０．５を加えた４．５個の錘を載せる。また、５ビットの場合には、ビットの半分の値の小数点以下を切り捨てた値である２に０．５を加えた２．５個の錘の数を載せる。この０．５個分の錘を余分に載せるのは、例えば、８ビットのデータの場合に、次出力データと現在出力データの４ビット分の論理が異なっているときに非反転とするためである。
また、その左側に載せられる錘の数は、次出力データと現在出力データの論理が異なるビットの数である。
この天秤回路７では、左側の錘の重さが右側の錘の重さより重いかを判断する。つまり、次出力データと現在出力データとの論理の異なるビットの数が全ビット数の半分を超えているかを判断している。

反転／非反転制御回路８では、左側の錘が重い（論理の異なるビットの数が半数を超えている）場合には、次出力データを反転させるために反転転送信号を反転／非反転転送回路２へ出力する。この反転転送信号を受けた反転／非反転転送回路２では、次データ保持回路１の出力を反転させて現在データ保持回路３へ出力する。また、データインバージョン端子ＤＡＴＡＩＮＶへ、“Ｈｉ”レベルの信号が出力される。
一方、左側の錘が重くない（論理の異なるビットの数が半数を超えない）場合には、
次出力データを反転させないので非反転転送信号を反転／非反転転送回路２へ出力する。この非反転転送信号を受けた反転／非反転転送回路３では、次データ保持回路１の出力を反転させることなく現在データ保持回路３へ出力する。また、データインバージョン端子ＤＡＴＡＩＮＶへ、“Ｌｏ”レベルの信号が出力される。

つまり、データバスに現在出力しているデータと、ＩＣ内部より用意されたデータバスに次に出力するデータとの各ビットの論理を比較し、論理が異なればカウントアップする。そして、そのカウントアップ値と予め定められた閾値（天秤回路７の右側に乗せられた錘の数に相当）を比較し、カウントアップ値が閾値を越えている場合に次データ保持回路１に保持されているデータを反転させたデータを現在データ保持回路３で保持する。それ以外の場合には次データ保持回路１に保持されているデータを反転させずに現在データ保持回路３で保持する。

次に、図１の多数決回路の動作の概略について説明する。

現在、データバスには、現在データ保持回路３に保持されている現在出力データが出力バッファ回路４を通って出力されている（動作１０１）。
また、天秤回路７の右側に基準の数の錘を載せる（動作１０２）。

ＩＣ内部より用意された次にデータバスへ出力すべきデータ（次出力データ）が、次データ保持回路１により保持される（動作１０２）。

反転／非反転（１ビット）判定回路５で、次データ保持回路１の出力、及び現在データ保持回路３の出力を基に、次出力データと現在出力データとのビットの論理比較が行われる（動作１０３）。論理比較の結果、次出力データと現在出力データの論理が同じである場合には何もせず、一方、次出力データと現在出力データの論理が異なる場合には、錘付加回路６は天秤回路７の左側に一つ錘を載せる（動作１０４）。
なお、論理比較と、論理が異なる場合に錘を載せる動作は、全てのビットで行われる。

反転／非反転制御回路８は、天秤回路７の左側の錘の重さが右側の錘の重さより重いか、つまり、次出力データと現在出力データとの論理の異なるビットの数が半数を超えているか、を判断する（動作１０５）。

そして、左側の錘の重さが右側の錘の重さより重い場合には反転転送を選択し、反転／非反転転送回路２へ反転転送信号を出力する。次データ保持回路１で保持されている次出力データが、反転／非反転転送回路２で反転させられて、現在データ保持回路３へ出力され、現在出力データとして保持される。そして、保持された現在出力データは出力バッファ回路４を通ってデータバスへ出力される。また、データインバージョン端子ＤＡＴＡＩＮＶには“Ｈｉ”レベルの信号が出力される（動作１０６）。

一方、左側の錘の重さが右側の錘の重さより重くない場合には非反転転送を選択し、反転／非反転転送回路２へ非反転転送信号を出力する。次データ保持回路１で保持されている次出力データが、反転／非反転転送回路２で反転させられることなく、現在データ保持回路３へ出力され、現在出力データとして保持される。そして、保持された現在出力データは出力バッファ回路４を通ってデータバスへ出力される。また、データインバージョン端子ＤＡＴＡＩＮＶには“Ｌｏ”レベルの信号が出力される（動作１０７）

上記の動作１０１から動作１０７により、ＩＣ内部より用意されたデータが順次データバスへ出力される。

以下、図１を参照しつつ説明した多数決回路の一実施例について図面を参照しつつ説明する。
まず、多数決回路の具体的な回路構成を図２及び図３を参照しつつ説明する。図２は図１の多数決回路の具体的な回路構成を示す回路図である。図３は図２の回路の一部の等価回路を示す図である。但し、回路部１０，２０，３０，４０，５０，６０を含む回路部ａは、データのビット毎に設けられており、例えば、１６ビットのデータの場合には１６個設けられる。また、回路部７０，８０，９０、及びデータインバージョン端子ＤＡＴＡＩＮＶは、データのビット数に限らず１つ設けられている。なお、図中のノードＮ２は、各回路部ａの回路部６０の後述するコンデンサ６２に接続されている。

トランスファー回路１１、インバータ回路１２、及びクロックドインバータ回路１３により構成される回路部１０は、図１の次データ保持回路１に対応し、ＩＣ内部より用意される次出力データを保持する。回路部１０の出力は、回路部２０と回路部５０へ出力される。

インバータ回路２１、トランスファー回路２２、及びトランスファー回路２３により構成される回路部２０は、図１の反転／非反転転送回路２に対応し、次出力データを反転し、或いは、反転せずに（非反転）、回路部３０へ転送する。

インバータ回路３１、及びクロックドインバータ回路３２により構成される回路部３０は、図１の現在データ保持回路３に対応し、現在出力データを保持する。そして、回路部３０で保持された現在出力データは出力バッファ回路４０（図１の出力バッファ回路４に対応）を通ってデータバスへ出力される。

ＥＸ−ＮＯＲ回路５１、インバータ回路５２、及びトランスファー回路５３により構成される回路部５０は、図１の反転／非反転（１ビット）判定回路５に相当する。そして、回路部５０は、現在出力データと次出力データの判定対象のビットの論理が同じであればＧＮＤレベル（“Ｌｏ”レベル）の信号を出力し、論理が異なればＶＤＤレベル（“Ｈｉ”レベル）の信号を出力する。

トランスファー回路６１、及び容量Ｃのコンデンサ６２により構成される回路部６０は、図１の錘付加回路６に相当する。例えば、データが１６ビットの場合、回路部６０の８個はＧＮＤに接続され、８個はＶＤＤに接続されている。
プリチャージ時には、ビットの数の回路部６０と、トランスファー回路９１、及び容量Ｃａ（Ｃａの値は、Ｃの値より小さく、本実施例では、Ｃ／２である。）のコンデンサ９２により構成されている回路部９０とによって、ノードＮ２の電位Ｖｃ２を基準電位Ｖｒｅｆ（１／２×ＶＤＤより、コンデンサ９２に相当する電位分高くなっている。）にする。これを等価回路で表わすと、図３（ａ）に示す等価回路になる。なお、これは、上記の天秤の右側に基準の錘を載せる動作である。
判定時には、ノードＮ１が回路部５０の出力（ＧＮＤ、或いは、ＶＤＤ）に接続される。そして、ＧＮＤに接続された個数（次出力データと現在出力データとの論理が同じビットの数）と、ＶＤＤに接続された個数（次出力データと現在出力データとの論理が異なるビットの数）により、ノードＮ２の電位Ｖｃ２が変動する。これを等価回路で表わすと、図３（ｂ）のようになり、図中のｎは、次出力データと現在出力データとの論理が異なるビットの数である。これから分かるように、次出力データと現在出力データの論理の異なるビットの数が半数を超える場合にはノードＮ２の電位Ｖｃ２は基準電位Ｖｒｅｆより大きくなり、論理の異なるビットの数が半数以下の場合にはノードＮ２の電位Ｖｃ２は基準電位Ｖｒｅｆより小さくなる。なお、この判定時の動作でＶＤＤに接続されることが、天秤回路７の左側に一つ錘を載せる動作である。
ここで、コンデンサ９２を加えているため、例えば、１６ビットのデータの場合に論理の異なるビットの数が８ビットであっても判定時のノードＮ２の電位Ｖｃ２は基準電位Ｖｒｅｆより低くなるので、非反転の状態となる。これによって、反転、非反転の判定のあいまいさを防ぐことができる。

コンデンサ７１、チョッパコンパレータとしてのインバータ回路７２、及びトランスファー回路７３により構成される回路部７０は、図１の天秤回路７に対応する。
判定時、次出力データと現在出力データの論理の異なるビットの数が半数を超える場合には、ノードＮ２の電位Ｖｃ２が基準電位Ｖｒｅｆより大きくなることから、回路部７０は、インバータ回路７２による反転増幅により、“Ｌｏ”レベルの信号ＩＮＶｏｕｔを出力する（反転）。これが、インバータ回路ＩＮＶで反転されて、データインバージョン端子ＤＡＴＡＩＮＶへは、“Ｈｉ”レベルの信号が出力されることになる。
一方、次出力データと現在出力データの論理の異なるビットの数が半数以下である場合には、ノードＮ２の電位Ｖｃ２が基準電位Ｖｒｅｆより小さくなることから、回路部７０は、インバータ回路７２による反転増幅により、“Ｈｉ”レベルの信号ＩＮＶｏｕｔを出力する（非反転）。これが、インバータ回路ＩＮＶで反転されて、データインバージョン端子ＤＡＴＡＩＮＶへは、“Ｌｏ”レベルの信号が出力されることになる。
なお、インバータ回路ＩＮＶを設けずに、反転の場合に“Ｌｏ”レベルを、非反転の場合に“Ｈｉ”レベルの信号を、データインバージョン端子ＤＡＴＡＩＮＶへ出力するようにしてもよい。この場合、インバージョン線の信号レベルを逆に使うことになる。

インバータ回路８１、ＮＡＮＤ回路８２、ＮＡＮＤ回路８３、及びインバータ回路８４により構成される回路部８０は、図１の反転／非反転制御回路８に対応する。そして、クロックＮＥＸＴの“Ｈｉ”レベルの期間で、各回路部ａの回路部２０内のトランスファー回路２２，２３のいずれかのみに“Ｌｏ”レベルの信号を出力することによって、回路部２０における回路部１０の出力の反転、非反転を制御する。なお、ＮＡＮＤ回路８２の出力を、「反転転送信号」と称し、ＮＡＮＤ回路８３の出力を、「非反転転送信号」と称す。

ＮＡＮＤ回路８２，８３の入力のクロックＮＥＸＴは、クロックＣＬＫに、次出力データと現在出力データの論理が同じか、異なるかの判定に要する判定時間と等しいか、あるいはそれより長い、遅延を付加し、遅延が付加されたクロックの立ち上がりエッジでワンショットパルスを発生させることで作られる。また、その遅延量は、クロックＮＥＸＴがクロックＣＬＫより先に立ち下がるようにすることも考慮に入れておく。

次に、図２に具体的な回路構成を示した多数決回路の動作について図４を参照しつつ説明する。図４は図２の多数決回路の動作を示すタイミングチャートである。

各回路部ａにおいて、現在、データバスには、回路部３０で保持されている現在出力データが出力バッファ回路４０を通って出力されている（動作２０１）。

クロックＣＬＫが“Ｌｏ”レベルになると、回路部１０内のトランスファー回路１１が開き、クロックドインバータ回路１３が閉じる。ＩＣ内部より用意された次出力データがトランスファー回路１１を通過する。その後、クロックＣＬＫの立ち上がりエッジで、トランスファー回路１１が閉じ、クロックドインバータ回路１３が開き、その通過していた次出力データをラッチする（動作２０２）。

また、クロックＣＬＫが“Ｌｏ”レベルの期間（プリチャージ期間）では、回路部５０内のトランスファー回路５３は閉じ、回路部６０内のトランスファー回路６１は開いているので、ノードＮ１はトランスファー回路６１を介してＶＤＤ、或いは、ＧＮＤに接続される。また、このプリチャージ期間では、回路部９０内のトランスファー回路９１も開いているので、ノードＮ２はトランスファー回路９１、及びコンデンサ９２を介してＶＤＤに接続される。そして、回路部７０内のトランスファー回路７３が開いているので、インバータ回路７１の両端がショートされる。この状態を表した等価回路は図３（ａ）であり、ノードＶ２の電位Ｖｃ２は、ＶＤＤ／２よりコンデンサ９２の容量分高い基準電位Ｖｒｅｆになる（動作２０３）。この動作が、図１の天秤回路７の右側に基準の錘を載せる動作である。

クロックＣＬＫの立ち上がりからクロックＮＥＸＴの立ち上がりまでの期間（判定期間）は、クロックＮＥＸＴが“Ｌｏ”レベルであるので、回路部８０内のＮＡＮＤ回路８２，８３の出力は共に“Ｈｉ”レベルであり、回路部２０内のトランスファー回路２２，２３は閉じたままである。また、この判定期間、クロックＮＥＸＴの反転信号であるクロックＮＥＸＴＢは“Ｈｉ”レベルであり、クロックドインバータ回路３２は開いたままである。このため、回路部３０で保持するデータはそのままである。

判定期間では、クロックＣＬＫが“Ｈｉ”レベルなので、回路部５０内のトランスファー回路５３が開き、回路部６０内のトランスファー回路６１が閉じているので、ノードＮ１は回路部５０の出力側に接続されていることになる。また、回路部９０内のトランスファー回路９１が閉じているので、コンデンサ９２はノードＮ２の電位には無関係になる。

この判定期間では、回路部５０内のＥＸ−ＮＯＲ回路５１には、次出力データの反転信号と、現在出力データの反転信号が入力される。
２つの入力の論理が同じ場合には、ＥＸ−ＮＯＲ回路５１の出力は“Ｈｉ”レベルになり、この出力がインバータ回路５２、及びトランスファー回路５３を通って、“Ｌｏ”レベル（“ＧＮＤ”レベル）となって、回路部５０から出力される（動作２０４）。
一方、２つの入力の論理が異なる場合には、ＥＸ−ＮＯＲ回路５１の出力は“Ｌｏ”レベルになり、この出力がインバータ回路５２、及びトランスファー回路５３を通って、“Ｈｉ”レベル（“ＶＤＤ”レベル）となって、回路部５０から出力される（動作２０５）。

ノードＮ１は回路部５０の出力側に接続されているので、次出力データと現在出力データの論理が異なるビットの数分のノードＮ１がＶＤＤに接続され、それらの論理が同じであるビットの数分のノードＮ１がＧＮＤに接続されたことになる。また、このときトランスファー回路７２は閉じている。この状態を表わした等価回路は図３（ｂ）であり、ｎは論理の異なるビットの数を示している。ノードＮ２の電位Ｖｃ２は論理が異なるビットの数が半数を超える場合には基準電位Ｖｒｅｆより高くなり、論理が同じビットの数が半数以下の場合には基準電位Ｖｒｅｆより低くなる（動作２０６）。この動作が、図１の天秤回路７の左側に錘を載せる動作である。

ノードＮ２の電位Ｖｃ２が、コンデンサ７１、およびインバータ回路７２を通って、反転増幅させられ、回路部７０はインバージョン信号ＩＮＶｏｕｔを出力する。
電位Ｖｃ２が基準電位Ｖｒｅｆより小さい場合には、インバージョン信号ＩＮＶｏｕｔは“Ｈｉ”レベルになり、反転させられた“Ｌｏ”レベルの信号がデータインバージョン端子ＤＡＴＡＩＮＶへ出力される（動作２０７）。
一方、電位Ｖｃ２が基準電位Ｖｒｅｆより大きい場合には、インバージョン信号ＩＮＶｏｕｔは“Ｌｏ”レベルになり、反転させられた“Ｈｉ”レベルの信号がデータインバージョン端子ＤＡＴＡＩＮＶへ出力される（動作２０８）。

その後、クロックＮＥＸＴが“Ｈｉ”レベルになる。
このクロックＮＥＸＴが“Ｈｉ”レベルの期間（反転／非反転制御期間）では、クロックＮＥＸＴがインバータ回路８４で反転させられたクロックＮＥＸＴＢは、“Ｌｏ”レベルであるので、クロックドインバータ３２は閉じる。
そして、インバージョン信号ＩＮＶｏｕｔが“Ｌｏ”レベルの場合（次出力データと現在出力データの論理が異なるビットの数が半数を超える場合）には、インバージョン信号ＩＮＶｏｕｔをインバータ回路８１で反転させた反転信号は“Ｈｉ”レベルとなり、ＮＡＮＤ回路８２の２つの入力がともに“Ｈｉ”レベルになって、ＮＡＮＤ回路８２の出力（反転転送信号）は“Ｌｏ”レベルとなり、各回路部ａのトランスファー回路２２が開く。
また、ＮＡＮＤ回路８３には、“Ｌｏ”レベルのインバージョン信号ＩＮＶｏｕｔがそのまま入力されるので、ＮＡＮＤ回路８３の出力（非反転転送信号）は“Ｈｉ”レベルのままで、各回路部ａのトランスファー回路２３は閉じたままである。
このとき、回路部１０で保持されていた次出力データが、回路部２０内のインバータ回路２１およびトランスファー回路２２を通り、回路部３０に到達する。
その後、クロックＮＥＸＴの立ち下がりエッジで、ＮＡＮＤ回路８２の出力（反転転送信号）が“Ｈｉ”レベルになって、トランスファー回路２２が閉じ、クロックドインバータ回路３２が開いて、回路部３０は到達していたデータをラッチする（動作２０９）。

一方、インバージョン信号ＩＮＶｏｕｔが“Ｈｉ”レベル場合（次出力データと現在出力データの論理が異なるビットの数が半数を超えない場合）には、ＮＡＮＤ回路８３の２つの入力がともに“Ｈｉ”レベルになるので、ＮＡＮＤ回路８３の出力（非反転信号）は“Ｌｏ”レベルとなり、各回路部ａのトランスファー回路２３が開く。
また、ＮＡＮＤ回路８２には、インバージョン信号ＩＮＶｏｕｔをインバータ回路８１で反転させた“Ｌｏ”レベルの信号が入力されるので、ＮＡＮＤ回路８２の出力（反転信号）は“Ｈｉ”レベルのままで、各回路部ａのトランスファー回路２２は閉じたままである。
このとき、回路部１０で保持されていた次出力データが、回路部２０内のトランスファー回路２３を通り、反転させられることなく、回路部３０に到達する。
その後、クロックＮＥＸＴの立ち下がりエッジで、ＮＡＮＤ回路８３の出力（非反転信号）が“Ｈｉ”レベルになって、トランスファー回路２２が閉じ、クロックドインバータ回路が開いて、回路部３０は到達していたデータをラッチする（動作２１０）。

これが繰り返されることにより、ＩＣ内部より用意されたデータが、順次、データバスへ出力される。

以上説明した各図を参照して説明した多数決回路では、データ保持用の回路部に多数決判定用の回路を組み込んでいるので、回路全体のレイアウトサイズを小さくすることができる。
また、コンデンサ６２を基準電位の発生用と比較電位の発生用に共用しているため、素子数を減らすことができ、この結果、回路全体のレイアウトサイズを小さくすることができる。

以下、上述した多数決回路の変形例について図面を参照しつつ説明する。ここで、説明する変形例は、図２のＩに指し示す部分に、新たな回路部を組み込んだものである。この回路部を新たに組み込む目的は、データのビット数が多くなると、次出力データと現在出力データの論理が異なるビットの数が全ビット数の半数のときに、次出力データを反転させるか、反転させないかの判断があいまいになることを防ぐためである。

まず、第１の変形例について図５を参照しつつ説明する。図５は第１の変形例を説明するための図である。図５の保持回路は、クロックＮＥＸＴの立ち上がりで、インバータ回路５２の出力であるインバージョン信号ＩＮＶｏｕｔを保持して、保持した信号をインバージョン信号ＩＮＶｏｕｔ１として出力する。これにより、インバージョン信号ＩＮＶｏｕｔ１（第１の変形例では、これが、インバージョン信号ＩＮＶｏｕｔの代わりに、回路部８０やデータインバージョン端子ＤＡＴＡＩＮＶへ出力される。）のレベルを“Ｈｉ”か“Ｌｏ”のいずれかに固定することができる。この結果、反転させるか、反転させないかの判断があいまいになることを防ぐことができる。なお、保持回路は、例えば、図６の回路部２００により構成することができる。

次に、第２の変形例について図６を参照しつつ説明する。図６は第２の変形例を説明するための図である。但し、図２のチョッパコンパレータのインバータ回路７２は、Ｐ／Ｎ比１対１のインバータ回路とし、その入力電圧と出力電圧が等しくなる電圧（閾値）をＶｔとする。

Ｎチャネルを弱くすることによって、その入力電圧と出力電圧が等しくなる電圧（閾値）Ｖｔｂがインバータ回路７２の閾値Ｖｔより大きくしたインバータ回路を、インバータ回路１０１に利用する。また、Ｐチャネルを弱くすることによって、その入力電圧と出力電圧が等しくなる電圧（閾値）Ｖｔａがインバータ回路７２の閾値Ｖｔより小さくしたインバータ回路を、インバータ回路１０２に利用する。

インバータ回路７２の出力であるインバージョン信号ＩＮＶｏｕｔが閾値Ｖｔａより大きく閾値Ｖｔｂより小さい場合には、インバータ回路１０１の出力が“Ｈｉ”レベルとなる。また、インバータ回路１０２の出力が“Ｌｏ”ベルトなり、インバータ回路１０３で反転させられて“Ｈｉ”レベルとなる。ＮＡＮＤ回路１０４の入力が共に“Ｈｉ”レベルになるので、ＮＡＮＤ回路１０４の出力は“Ｌｏ”レベルとなる。

そして、クロックＮＥＸＴが“Ｌｏ”レベルのときトランスファー回路１０５が開いているので、インバータ回路１０６、及びクロックドインバータ回路１０７で構成されるラッチ回路に到達する。そして、クロックＮＥＸＴの立ち上がりでトランスファー回路１０５が閉じ、クロックドインバータ回路１０７が開いて、到達していた信号をラッチする。ラッチ回路の出力レベルはインバータ回路１０６があるため入力レベルと逆になり、ＮＯＲ回路１１２の入力端子１１２ａに“Ｈｉ”レベルの信号が入力され、ＮＯＲ回路１１２から“Ｌｏ”レベルの信号が出力される。このＮＯＲ回路１１２の出力（“Ｌｏ”レベル）が、インバータ回路１１３で反転させられて、インバージョン信号ＩＮＶｏｕｔ２（第２の変形例では、これが、インバージョン信号ＩＮＶｏｕｔの代わりに、回路部８０やデータインバージョン端子ＤＡＴＡＩＮＶへ出力される。）は“Ｈｉ”レベルとなる。

このように、インバージョン信号ＩＮＶｏｕｔ２を強制的に“Ｈｉ”レベルにして、非反転とすることができる。この結果、インバータ回路７２の閾値Ｖｔ付近になるような場合（次出力データと現在出力データの論理が異なるビットの数が全ビット数の半分の場合）でも、反転させるか、反転させないかの判断があいまいになることを防ぐことができる。

なお、インバージョン信号ＩＮＶｏｕｔが閾値Ｖｔｂより大きい場合にはインバータ回路１０１の出力が“Ｌｏ”レベルとなり、閾値Ｖｔａより小さい場合にはインバータ回路１０３の出力が“Ｌｏ”レベルとなる。このため、ＮＯＲ回路１１２の入力１１２ａには“Ｌｏ”レベルの信号が入力されることになる。したがって、インバージョン信号ＩＮＶｏｕｔが閾値Ｖｔｂより大きい場合、または、閾値Ｖｔｂより小さい場合には、ＮＯＲ回路１１２の出力レベルは、ＮＯＲ回路１１２の入力端子１１２ｂに入力されるレベル（“Ｈｉ”、“Ｌｏ”）に拠ることになる。ＮＯＲ回路１１２の入力端子１１２ｂには、トランスファー回路１０８、インバータ回路１０９、クロックドインバータ回路１１０、及びインバータ回路１１１により構成される回路部２００の出力が入力される。つまり、クロックＮＥＸＴの立ち上がり時のインバージョン信号ＩＮＶｏｕｔが入力される。この結果、インバージョン信号ＩＮＶｏｕｔ２のレベルは、クロックＮＥＸＴの立ち上がり時のインバージョン信号ＩＮＶｏｕｔのレベルとなる。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。例えば、図２の回路部９０を設けないように構成してもよい。

本発明の実施の形態の多数決回路の考え方を説明するためのブロック図。 図１の多数決回路の具体的な回路構成を示す回路図 図２の回路の一部の等価回路を示す図。 図２の多数決回路の動作を示すタイミングチャート。 図２の多数決回路の第１の変形例を説明するための図。 図２の多数決回路の第２の変形例を説明するための図。

符号の説明

１ 次データ保持回路
２ 反転／非反転転送回路
３ 現在データ保持回路
４ 出力バッファ回路
５ 反転／非反転（１ビット）判定回路
６ 錘付加回路
７ 天秤回路
８ 反転／非反転制御回路
ＤＡＴＡＩＮＶ データインバージョン端子
１０、２０、３０、４０、５０、６０、７０、８０ 回路部
６２ コンデンサ
Ｎ１、Ｎ２ ノード

Claims (5)

1. データバスへ次に出力するデータである次出力データを保持するビット毎に設けられた次データ保持回路と、
   データバスへ現在出力しているデータである現在出力データを保持するビット毎に設けられた現在データ保持回路と、
   反転信号により前記次出力データの論理を反転させて前記現在データ保持回路へ転送し、非反転信号により前記次出力データの論理を反転させることなく前記現在データ保持回路へ転送するビット毎に設けられた反転／非反転転送回路と、
   前記次出力データと前記現在出力データとの論理をビット単位で比較するビット毎に設けられた比較回路と、
   基準電位を発生させると共に、各前記比較回路による比較結果に基づいて論理の異なるビットの数に応じた比較電位を発生させる電位発生回路と、
   前記電位発生回路により発生させられた前記基準電位と前記比較電位とを比較し、各前記反転／非反転転送回路における次出力データの反転か非反転かを決定する反転／非反転決定回路と、
   前記反転／非反転決定回路による決定結果に基づいて各前記反転／非反転転送回路へ前記反転信号又は非反転信号を出力する反転／非反転制御回路と、
   を備えたことを特徴とする多数決回路。
2. 前記電位発生回路は、各前記比較回路に対して容量Ｃのコンデンサを有しており、基準電位及び比較電位の発生箇所であるノードを、基準電位発生時には、予め定められた個数分の前記コンデンサを介してＶＤＤレベルの電位に接続し、データのビット数から前記予め定められた個数を引いた分の前記コンデンサを介してＧＮＤレベルに接続することによって前記基準電位を発生させ、比較電位発生時には、各前記比較回路の出力に各前記比較回路に対応するコンデンサを介して接続することによって前記比較電位を発生させることを特徴とする請求項１に記載の多数決回路。
3. 基準電位発生時に、前記ノードを容量Ｃより小さい容量のコンデンサを介してＶＤＤレベルの電位に接続することを特徴とする請求項２に記載の多数決回路。
4. 前記反転／非反転決定回路による決定結果を保持する保持回路をさらに備えたことを特徴とする請求項１から請求項３のいずれか１項に記載の多数決回路。
5. 前記反転／非反転決定回路は、チョッパコンパレータとしての第１インバータ回路を備えており、
   前記反転／非反転決定回路による出力が入力される、前記第１インバータ回路の第１閾値より値の大きい第２閾値を持つ第２インバータ回路と前記第１インバータ回路の第２閾値より値の小さい第３閾値を持つ第３インバータ回路とを有し、前記比較電位が前記第３閾値より大きく前記第２閾値より小さい場合には非反転と決定する非反転強制回路を有することを特徴とする請求項１から請求項４のいずれか１項に記載の多数決回路。
   
   

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