JP2014168118A - 半導体装置 - Google Patents

Abstract

【課題】出力ノードに現れる信号の特性が、その論理レベルによって変わってしまうことを防止する。
【解決手段】半導体装置は、電源電位ＶＰＥＲＩがソースに供給されるとともに、ドレインが出力ノードｎに接続されるトランジスタＰ１と、電源電位ＶＳＳがソースに供給されるとともに、ドレインが出力ノードｎに接続されるトランジスタＮ１と、トランジスタＰ２，Ｎ２と、一方の入力端に入力信号ｉｎｐｕｔ＿Ａが、他方の入力端にイネーブル信号ｅｎａｂｌｅ＿Ａがそれぞれ供給され、かつ、出力端がトランジスタＰ１，Ｎ２のゲートに共通に接続されるＮＡＮＤ回路ＮＡと、一方の入力端に入力信号ｉｎｐｕｔ＿Ａが、他方の入力端にイネーブル信号ｅｎａｂｌｅ＿Ａの反転信号がそれぞれ供給され、かつ、出力端がトランジスタＮ１，Ｐ２のゲートに共通に接続されるＮＯＲ回路ＮＯとを備える。
【選択図】図２

Description

本発明は半導体装置に関し、特に、複数の回路の出力信号をワイヤードオアすることにより１つの出力信号を生成する半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、外部のコントローラからデータ信号（ライトデータ）を受け付けるための複数の入力端子と、入力端子ごとのレシーバ回路とを備えて構成される。レシーバ回路は、対応する入力端子に入力されたデータ信号を二値化し、デジタル信号として出力する機能を有する回路である。データ信号の二値化は、半導体装置の内部で生成されるリファレンス電圧と、データ信号とを比較することによって行われる。

特開昭６１−２５３２６号公報

上述したレシーバ回路のような回路では普通、最終段に信号をバッファリングするためのＣＭＯＳ回路が設けられる。ＣＭＯＳ回路は、高位側電源配線と低位側電源配線との間にＰチャンネル型ＭＯＳトランジスタ（以下、「第１のＰチャンネル型ＭＯＳトランジスタ」という）とＮチャンネル型ＭＯＳトランジスタ（以下、「第１のＮチャンネル型ＭＯＳトランジスタ」という）とが直列に接続された構成を有して構成される。出力信号は、これら２つのＭＯＳトランジスタの接続点（出力ノード）から取り出される。

ＣＭＯＳ回路には、単純なＣＭＯＳ回路とトライステート型のバッファ回路とが考えられる。

単純なＣＭＯＳ回路の出力信号は、常にハイかローいずれかの状態となる。この単純なＣＭＯＳ回路では、第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型のＭＯＳトランジスタの各ゲート端子は、共通接続される。この共通ゲートをハイかローのいずれかに制御することによって、ローかハイのいずれかが出力端から出力される。

他方、トライステート型のバッファ回路は、例えば、出力端をハイやロウ状態にすることに加えて、その出力端をハイインピーダンス状態にすることが可能である。トライステート型のバッファ回路には、特許文献１のように、ＬＳＩの内部バスで用いる例がある。特許文献１の第１図では、高位側電源配線と低位側電源配線との間に直列に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型のＭＯＳトランジスタの構成し、ＮＡＮＤ回路の出力は、第１のＰチャンネル型ＭＯＳトランジスタのゲート端子に接続され、ＮＯＲ回路の出力は、第１のＮチャンネル型のＭＯＳトランジスタのゲート端子に接続される。この構成により、出力端を、ハイ、ロー、及びハイインピーダンス状態のいずれかにすることを実現している。

ここで、上述した単純なＣＭＯＳ回路では、その出力端をハイインピーダンス状態にすることは、次のようにして実現される。高位側電源配線と低位側電源配線との間に直列に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型のＭＯＳトランジスタの構成に加えて、第１のＰチャンネル型ＭＯＳトランジスタと高位側電源配線との間に第２のＰチャンネル型ＭＯＳトランジスタを挿入し、第１のＮチャンネル型ＭＯＳトランジスタと低位側電源配線との間に第２のＮチャンネル型ＭＯＳトランジスタを挿入する（修正された単純なＣＭＯＳ回路と呼ぶ）。この構成では、第２のＰチャンネル型ＭＯＳトランジスタ及び第２のＮチャンネル型ＭＯＳトランジスタの各ゲート端子は、いずれも、上記した共通ゲート端子には接続されない。第２のＰチャンネル型ＭＯＳトランジスタ及び第２のＮチャンネル型ＭＯＳトランジスタそれぞれのゲートに、出力をハイインピーダンス状態にするときとそれ以外のときとで異なる論理状態を取るイネーブル信号を供給する。これによれば、オンとなった第１のＭＯＳトランジスタ側で、それに接続される第２ＭＯＳトランジスタをオフすることができ、結果として、イネーブル信号の制御により、ＣＭＯＳ回路の出力端をハイインピーダンス状態とすることが可能になる。

しかしながら、レシーバ回路において、複数の回路の出力信号がワイヤードオアされて１つの出力信号を生成する場合を考慮すると、各回路の最終段に、上記のような修正された単純なＣＭＯＳ回路を設けることは、出力信号の波形が鈍ってしまう原因となる。つまり、上記一例によるＣＭＯＳ回路では、出力端がハイインピーダンス状態となっている場合であっても、第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型ＭＯＳトランジスタのいずれか一方はオンの状態にある。したがって、活性状態にある回路から出力された出力信号が、このオン状態にあるＭＯＳトランジスタをチャージするために消費されてしまい、その結果として出力信号の波形に鈍りが生ずることになる（問題点）。

なお、特許文献１では、複数の回路の出力信号がワイヤードオアされて１つの出力信号を生成する場合において考慮しておらず、具体的な構成について開示されていない。

本発明の一側面による半導体装置は、
第１の電源電位を供給する第１電源線と、
第２の電源電位を供給する第２電源線と、
出力ノードと
前記第１電源線及び前記出力ノードの間に接続される第１の第１導電型トランジスタと、
前記出力ノード及び前記第２電源線の間に接続される第１の第２導電型トランジスタと、
前記第２電源線に接続される一端と、前記第１の第２導電型トランジスタの制御端子に接続される制御端子を有する第２の第１導電型トランジスタと、
前記第１電源線に接続される一端と、前記第１の第１導電型トランジスタの制御端子に接続される制御端子とを有する第２の第２導電型トランジスタと、
入力信号が供給される第１入力端と、イネーブル信号が供給される第２入力端と、前記第１の第１導電型トランジスタの前記制御端子及び前記第２の第２導電型トランジスタの前記制御端子に共通に接続される第1出力端を有する第１の論理回路と、
前記入力信号が供給される第３入力端と、前記イネーブル信号の反転信号が供給される第４入力端と、前記第１の第２導電型トランジスタの前記制御端子及び前記第２の第１導電型トランジスタの前記制御端子に共通に接続される第2出力端を有する第２の論理回路とを備えることを特徴とする。

本発明の他の一側面による半導体装置は、
入力ノードと、
前記入力ノードに供給される信号を第１の基準電位を基準として、第１の入力信号を生成する第１のコンパレータと、
前記第１の入力信号を受け、第１のイネーブル信号が第１の論理レベルにある場合に前記第１の入力信号を出力し、前記第１のイネーブル信号が前記第１の論理レベルとは異なる第２の論理レベルにある場合に出力端をハイインピーダンスとする第１の信号選択回路と、
前記入力ノードに供給される信号を第２の基準電位を基準として、第２の入力信号を生成する第２のコンパレータと、
前記第２の入力信号を受け、第２のイネーブル信号が前記第１の論理レベルにある場合に前記第２の入力信号を出力し、前記第２のイネーブル信号が前記第２の論理レベルにある場合に出力端をハイインピーダンスとする第２の信号選択回路と、
前記第１の信号選択回路の前記出力端と前記第２の信号選択回路の前記出力端とに共通に接続される出力ノードと、
前記第１の論理レベルに対応する第１の電源電位を供給する第１電源線と、
前記第２の論理レベルに対応する第２の電源電位を供給する第２電源線と、
を備え、
前記第１の信号選択回路は、
前記第1電源線及び前記出力ノードの間に接続され、制御端子に前記第１の論理レベルが供給されている場合にオフ状態となるように構成された第１の第１導電型トランジスタと、
前記出力ノード及び前記第２電源線の間に接続され、制御端子に前記第２の論理レベルが供給されている場合にオフ状態となるように構成された第１の第２導電型トランジスタとを含み、
前記第２の信号選択回路は、
前記第1電源線及び前記出力ノードの間に接続され、制御端子に前記第１の論理レベルが供給されている場合にオフ状態となるように構成された第２の第１導電型トランジスタと、
前記出力ノード及び前記第２電源線の間に接続され、制御端子に前記第２の論理レベルが供給されている場合にオフ状態となるように構成された第２の第２導電型トランジスタとを含むことを特徴とする。

本発明によれば、第１の第１導電型トランジスタ及び第１の第２導電型トランジスタを共にオフ状態する制御が可能であり、出力信号の波形に鈍りが生ずることを防止できる。第１の第１導電型トランジスタとともに第１の論理回路の出力を受ける第２の第２導電型トランジスタを設けるとともに、第１の第２導電型トランジスタとともに第２の論理回路の出力を受ける第２の第１導電型トランジスタを設けたので、第１の論理回路の出力端に接続されるゲートの容量と、第２の論理回路の出力端に接続されるゲートの容量とを等しくすることができる。したがって、出力ノードに現れる信号の特性が、その論理レベルによって変わってしまうことを防止できる。

本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。 （ａ）は、図１に示したデータ入出力端子１４に設けられるレシーバ回路５０の回路構成を示すブロック図であり、（ｂ）は、（ａ）に示した信号選択回路５２Ａ，５２Ｂの内部回路を示す図である。 本発明の好ましい第２の実施の形態による半導体装置１の全体構成を示すブロック図である。 図３に示したアドレス端子１３に設けられるレシーバ回路５０の回路構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。半導体装置１はシンクロナスＤＲＡＭの半導体チップであり、同図に示すように、外部端子として、クロック端子１０，１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、キャリブレーション端子１５、電源端子１６，１７、及びボンディングオプション端子１８を備えている。図示していないが、半導体装置１は、これらの端子それぞれに対応する端子を有するパッケージの内部に封入されており、半導体装置１の端子と、対応するパッケージの端子とは、パッケージ内に設けられた配線によって相互に接続される。

クロック端子１０，１１はそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１によって内部クロック信号ＩＣＬＫに変換されたうえで、入出力回路４１、ＲＷＡＭＰ（リードライトアンプ）／ＦＩＦＯ（先入れ先出し）４０、タイミングジェネレータ２３などに供給される。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。タイミングジェネレータ２３は、クロック入力回路２１の出力に基づいて別の内部クロック信号を生成し、他の内部回路に供給する回路である。

コマンド端子１２は、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、オンダイターミネーション信号ＯＤＴなどが供給される複数の端子によって構成される。これらのコマンド信号は、コマンド入力回路２４を介して、コマンドデコーダ２５に供給される。

コマンドデコーダ２５は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ２５で生成される内部コマンドには、オンダイターミネーションコマンドＯＤＴ及びキャリブレーション制御コマンドＺＱ＿ｃｏｍが含まれる。これらはそれぞれ、入出力回路４１及びキャリブレーション回路４４に供給される。

アドレス端子１３は、複数ビットからなるアドレス信号ＡＤＤの各ビットがそれぞれ供給される複数の端子によって構成される。アドレス端子１３に供給されたアドレス信号ＡＤＤは、アドレス入力回路２６を介して、アドレスラッチ回路２７に供給される。アドレスラッチ回路２７は、アドレス信号ＡＤＤをラッチする回路である。

アドレス信号ＡＤＤは、通常、メモリセルアレイ３４内の１又は複数のメモリセルを特定する信号である。図示していないが、メモリセルアレイ３４においては、複数のワード線と複数のビット線が交差しており、その交点にはメモリセルが配置されている。アドレス信号ＡＤＤは、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路２７にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ３３に供給され、カラムアドレスについてはカラムデコーダ３２に供給される。

一方、モードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、モードレジスタ３０に供給される。モードレジスタ３０に設定される情報には、図示しない外部のコントローラが半導体装置１に対して供給するライトデータＤＱ（外部入力信号）のリファレンス電圧を示すイネーブル情報が含まれる。

イネーブル情報は、リファレンス電圧ごとのサブ情報によって構成される。各サブ情報は、対応するリファレンス電圧のライトデータＤＱが供給されるか否かに応じて決まる二値のデータ（ハイレベル及びローレベル）である。本実施の形態では、後述する入出力回路４１内のレシーバ回路５０が２種類のリファレンス電圧Ｖｒｅｆ１，Ｖｒｅｆ２に対応していることから、イネーブル情報は、それぞれリファレンス電圧Ｖｒｅｆ１，Ｖｒｅｆ２に対応する２つのサブ情報によって構成される。これら２つのサブ情報は、それぞれイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂとして、各レシーバ回路５０に供給される。

イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂはそれぞれ、対応するリファレンス電圧のライトデータＤＱが供給される場合にハイレベルとなり、供給されない場合にローレベルとなるよう構成される。なお、リファレンス電圧の異なる２つ以上のライトデータＤＱが同時に入力されることはないので、イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂが同時にハイレベルとなることはない。

モードレジスタ３０に設定される情報には、イネーブル情報の他にも、例えばリードデータ出力時の出力回路４１のインピーダンスを示す情報、オンダイターミネーション有効時の入出力回路４１のインピーダンスを示す情報などが含まれる。

ロウデコーダ３３は、メモリセルアレイ３４に含まれる複数のワード線のうち、ロウアドレスに対応するワード線を選択する回路である。一方、カラムデコーダ３２は、メモリセルアレイ３４に含まれる複数のビット線のうち、カラムアドレスに対応するビット線を選択する回路である。カラムデコーダ３２によって選択されたビット線は、図示しないセンスアンプを介してＲＷＡＭＰ／ＦＩＦＯ４０に接続される。

データ入出力端子１４は、それぞれ入出力回路４１に接続された複数の端子を含んで構成され、これら複数の端子により、リードデータＤＱの出力及びライトデータＤＱの入力受付を行う。また、データ入出力端子１４には、入出力のタイミングを規定するためのデータストローブ信号ＤＱＳ，／ＤＱＳの入力を受け付けるデータストローブ端子も含まれる。入出力回路４１は、ＲＷＡＭＰ／ＦＩＦＯ４０を介してメモリセルアレイ３４に接続されており、メモリセルアレイ３４から読み出されたリードデータＤＱをＲＷＡＭＰ／ＦＩＦＯ４０を介して受け取り、データ入出力端子１４から外部に出力する機能と、外部からデータ入出力端子１４に供給されたライトデータＤＱを、ＲＷＡＭＰ／ＦＩＦＯ４０を介してメモリセルアレイ３４に供給する機能とを有している。

ライトデータＤＱに関して、入出力回路４１は、データ入出力端子１４ごとのレシーバ回路５０を有して構成される。各レシーバ回路５０は、対応する端子に入力されたライトデータＤＱを所与のリファレンス電圧を基準として二値化し、デジタル信号として出力する機能を有する回路である。本実施の形態による各レシーバ回路５０は、互いに異なる２種類のリファレンス電圧（後述するリファレンス電圧Ｖｒｅｆ１，Ｖｒｅｆ２）に対応している。なお、２種類のリファレンス電圧に対応としているのは例示に過ぎず、本発明は、リファレンス電圧が３種類以上の場合においても好適に適用可能である。レシーバ回路５０の詳細については後述する。

キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路４４に接続されている。キャリブレーション回路４４は、入出力回路４１内の単位バッファと同じ回路構成を有するレプリカバッファを有している。単位バッファ１個当たりのインピーダンスは２４０Ωと決められているが、チップ温度や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路４４は、この変動をキャンセルするためのプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎを生成し、入出力回路４１に供給する機能を有する。入出力回路４１は、こうして供給されるプルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎによって、自身のインピーダンスを調整可能に構成される。

キャリブレーション端子１５に接続される図示しない外部抵抗は、入出力回路４１内の単位バッファのインピーダンスの設計値（２４０Ω）と同じインピーダンスをもった抵抗である。キャリブレーション回路４４は、キャリブレーション制御コマンドＺＱ＿ｃｏｍが活性化されている場合に、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことによって、プルアップインピーダンス調整コードＺＱＣＯＤＥ＿Ｐ及びプルダウンインピーダンス調整コードＺＱＣＯＤＥ＿Ｎを生成する。

電源端子１６は、それぞれ外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳが供給される２つの端子からなり、内部電源発生回路４３に接続されている。内部電源発生回路４３は、外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳから、それぞれ外部電源電圧ＶＤＤとは電圧値の異なる内部電源電圧ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩその他の各種内部電源電圧を生成する回路である。これらの内部電源電圧は、半導体装置１内の各回路へ供給され、動作電源として用いられる。特に内部電源電圧ＶＰＥＲＩは、外部電源電圧ＶＤＤより低い電圧値を有し、図１に示すように、コマンド入力回路２４、アドレス入力回路２６、ＲＷＡＭＰ／ＦＩＦＯ４０、及び入出力回路４１などに供給される。また、内部電源発生回路４３は、外部電源電圧ＶＤＤ，ＶＳＳからキャリブレーション用の基準電圧ＺＱＶＲＥＦを生成する機能も有している。基準電圧ＺＱＶＲＥＦは、キャリブレーション回路４４に供給され、キャリブレーション動作の際の電圧比較用に用いられる。

電源端子１７は、それぞれ外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱが供給される２つの端子からなり、入出力回路４１及び図示しない入力回路に接続されている。外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱの各電位は、それぞれ外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳの各電位と等しい。外部電源電圧ＶＤＤ及び外部電源電圧ＶＳＳとは別に外部電源電圧ＶＤＤＱ及び外部電源電圧ＶＳＳＱを供給しているのは、入出力回路４１等の動作によって生じた電源ノイズが他の回路に伝搬するのを防止するためである。

ボンディングオプション端子１８は、それぞれボンディングオプション回路４５に接続された複数の端子を含んで構成される。各端子はそれぞれ、リードフレームに設けられる接地電位用リード及び電源電位用リードのうちの一方に接続されるか、或いは未接続のままとされる。ボンディングオプション回路４５は、ボンディングオプション端子１８ごとに出力端子を有する回路であり、各ボンディングオプション端子１８の状態に応じて、対応する出力端子の電位を制御する機能を有している。

次に、入出力回路４１に含まれるレシーバ回路５０の構成について詳しく説明する。

図２（ａ）は、データ入出力端子１４に設けられるレシーバ回路５０の回路構成を示すブロック図である。同図には、複数のデータ入出力端子１４のうちの１つに対応するレシーバ回路５０のみを示しているが、他のデータ入出力端子１４に設けられるレシーバ回路５０も同様の構成を有している。

図２（ａ）に示すように、レシーバ回路５０は、コンパレータ５１Ａ，５１Ｂ（第１及び第２のコンパレータ）、信号選択回路５２Ａ，５２Ｂ（第１及び第２の信号選択回路）、ＮＯＲ回路５３、及びＮチャンネル型ＭＯＳトランジスタ５４を有して構成される。

コンパレータ５１Ａは、対応するデータ入出力端子１４を通じて外部から供給されるライトデータＤＱを、図示しない基準電圧生成回路より供給されるリファレンス電圧Ｖｒｅｆ１（第１の基準電位）を基準として二値化することにより、入力信号ｉｎｐｕｔ＿Ａ（第１の入力信号）を生成する回路である。同様に、コンパレータ５１Ｂは、上記ライトデータＤＱを、図示しない基準電圧生成回路より供給されるリファレンス電圧Ｖｒｅｆ２（第２の基準電位）を基準として二値化することにより、入力信号ｉｎｐｕｔ＿Ｂ（第２の入力信号）を生成する回路である。

コンパレータ５１Ａ，５１Ｂはそれぞれ、ライトデータＤＱと対応するリファレンス電圧とを比較する機能を有する比較回路である。入力信号ｉｎｐｕｔ＿Ａ，ｉｎｐｕｔ＿Ｂはそれぞれ、ライトデータＤＱが対応するリファレンス電圧を上回っている場合にハイレベル、下回っている場合にローレベルとなる二値のデジタル信号となる。

コンパレータ５１Ａ，５１Ｂには、それぞれ図１に示したモードレジスタ３０からイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂが供給される。コンパレータ５１Ａ，５１Ｂはそれぞれ、対応するイネーブル信号がハイレベルである場合に入力信号ｉｎｐｕｔ＿Ａを出力し、ローレベルである場合に出力をハイレベル又はローレベルに固定するよう構成される。

信号選択回路５２Ａは、コンパレータ５１Ａから入力信号ｉｎｐｕｔ＿Ａの供給を受け、イネーブル信号ｅｎａｂｌｅ＿Ａがハイレベルにある場合に入力信号ｉｎｐｕｔ＿Ａを出力し、イネーブル信号ｅｎａｂｌｅ＿Ａがローレベルにある場合に出力端をハイインピーダンスとする回路である。同様に、信号選択回路５２Ｂは、コンパレータ５１Ｂから入力信号ｉｎｐｕｔ＿Ｂの供給を受け、イネーブル信号ｅｎａｂｌｅ＿Ｂがハイレベルにある場合に入力信号ｉｎｐｕｔ＿Ｂを出力し、イネーブル信号ｅｎａｂｌｅ＿Ｂがローレベルにある場合に出力端をハイインピーダンスとする回路である。

データ信号のリファレンス電圧（直流成分）は１つに限定されるものではなく、コントローラの種類によって異なって良い。レシーバ回路５０内には、互いに異なる複数のリファレンス電圧にそれぞれ対応する複数のコンパレータが設けられて良い。各コンパレータの出力信号は、ワイヤードオアされて、レシーバ回路の出力ノードから出力される。

半導体装置１には、コントローラからの制御に応じて、レシーバ回路５０内の複数のコンパレータのうちのひとつのみを活性化し、他を非活性とする機能が設けられて良い。これにより、接続中のコントローラに対応するコンパレータによってデータ信号が正しく二値化され、デジタル信号として半導体装置１の内部回路に供給されることになる。

また、１つの例として、図２（ａ）で示す信号選択回路５２Ａ及び５２Ｂのそれぞれには、高位側電源配線と低位側電源配線との間に直列に接続された第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型のＭＯＳトランジスタを有するトライステート型のバッファ回路を適用しても良い。第１のＰチャンネル型ＭＯＳトランジスタのゲート端子は、ＮＡＮＤ回路の出力が供給され、第１のＮチャンネル型のＭＯＳトランジスタのゲート端子に、ＮＯＲ回路の出力が供給されて良い。第１のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャンネル型のＭＯＳトランジスタを共にオフする制御が可能となり、結果として、出力信号の波形に鈍りが生ずることを防止できる。

さらに、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタとではゲート容量が異なることを考慮すると、例えば、ＮＡＮＤ回路を経由してデータ信号が出力される場合と、ＮＯＲ回路を経由してデータ信号が出力される場合とで、データ信号の特性（特にスルーレート）が変わってしまう点が懸念されるが、以下の図２（ｂ）で説明するように回路を構成すると、出力信号の波形に鈍りが生ずることを防止すると共に、データ信号の特性が変わってしまうことを防止できる。

図２（ｂ）は、信号選択回路５２Ａの内部回路を示す図である。図示していないが、信号選択回路５２Ｂも同様の内部回路を有している。

図２（ｂ）に示すように、信号選択回路５２Ａは、Ｐチャンネル型ＭＯＳトランジスタＰ１〜Ｐ８（第１乃至第８の第１導電型トランジスタ）と、Ｎチャンネル型ＭＯＳトランジスタＮ１〜Ｎ８（第１乃至第８の第２導電型トランジスタ）とを備えて構成される。Ｐチャンネル型であるトランジスタＰ１〜Ｐ８は、それぞれの制御端子にハイレベルが供給された場合にオフ状態となるように構成される。一方、Ｎチャンネル型であるトランジスタＮ１〜Ｎ８は、それぞれの制御端子にローレベルが供給された場合にオフ状態となるように構成される。

図２（ｂ）において、ソースとドレインの間に丸印を有する回路記号（トランジスタＰ１，Ｎ１など）は、スレッショルド電圧が相対的に小さいトランジスタを表している。一方、この丸印を有しない回路記号（トランジスタＰ３，Ｎ３など）は、スレッショルド電圧が相対的に大きいトランジスタを表している。この点については、後にまとめて詳しく説明する。

トランジスタＰ３，Ｐ１，Ｎ１，Ｎ３は、内部電源電圧ＶＰＥＲＩ（第１の電源電位）が供給される電源配線と、外部電源電圧ＶＳＳ（第２の電源電位）が供給される電源配線との間に、この順で直列に接続される。これにより、トランジスタＰ３のソース（一端）に内部電源電圧ＶＰＥＲＩが、トランジスタＮ３のソースに外部電源電圧ＶＳＳが、それぞれ供給されることになる。また、トランジスタＰ３のドレイン（他端）はトランジスタＰ１のソースに接続され、したがって、トランジスタＰ１のソースにも内部電源電圧ＶＰＥＲＩが供給されることになる。同様に、トランジスタＮ３のドレインはトランジスタＮ１のソースに接続され、したがって、トランジスタＮ１のソースにも外部電源電圧ＶＳＳが供給されることになる。トランジスタＰ１のドレインとトランジスタＮ１のドレインとは互いに接続され、その接続点はレシーバ５０の出力ノードｎに接続される。

トランジスタＰ２は、ソースに内部電源電圧ＶＰＥＲＩが供給される一方、ドレインが非接続（フローティング）とされるよう構成される。ただし、トランジスタＰ２のドレインに、ソースと同じ内部電源電圧ＶＰＥＲＩを供給することとしてもよい。また、トランジスタＮ２は、ソースに外部電源電圧ＶＳＳが供給される一方、ドレインが非接続（フローティング）とされるよう構成される。ただし、トランジスタＮ２のドレインに、ソースと同じ外部電源電圧ＶＳＳを供給することとしてもよい。トランジスタＰ２，Ｎ２はそれぞれ、トランジスタＰ１，Ｎ２のトランジスタサイズに等しいトランジスタサイズ（特にゲート幅）を有するように形成される。

図２（ｂ）には、各トランジスタのゲート幅についても図示している。同図に示すように、トランジスタＰ１，Ｐ２のゲート幅ｗ_Ｐ１，ｗ_Ｐ２はともにｗ２であり、トランジスタＮ１，Ｎ２のゲート幅ｗ_Ｎ１，ｗ_Ｎ２はともにｗ１（ｗ１＜ｗ２）である。また、トランジスタＰ３のゲート幅ｗ_Ｐ３はｗ２より大きい値に設定され、トランジスタＮ３のゲート幅ｗ_Ｎ３はｗ１より大きい値に設定される。

トランジスタＰ１，Ｎ２それぞれのゲート幅ｗ_Ｐ１，ｗ_Ｎ２の合計値と、トランジスタＮ１，Ｐ２それぞれのゲート幅ｗ_Ｎ１，ｗ_Ｐ２の合計値とはともにｗ１＋ｗ２であり、互いに等しくなっている。つまり、ＮＡＮＤ回路ＮＡの出力端とＮＯＲ回路ＮＯの出力端とで接続される負荷（容量）が一致していることから、レシーバ回路５０では、ＮＡＮＤ回路ＮＡを経由して入力信号が出力される場合（入力信号がハイレベルである場合）と、ＮＯＲ回路ＮＯを経由して入力信号が出力される場合（入力信号がローレベルである場合）とで、信号の特性を揃えることが可能になっている。このことは、信号の出力タイミングを一定にすること、また、波形の鈍りを改善することに寄与する。

なお、トランジスタＰ２，Ｎ２のドレインを非接続（フローティング）とするのは、トランジスタＰ２，Ｎ２にオン電流が流れないようにするためである。すなわち、後述するようにトランジスタＰ２，Ｎ２はゲート容量を揃える目的で設置されているものであるため、オン電流を流す必要がない。トランジスタＰ２，Ｎ２にオン電流が流れることは無駄に電力が消費されることを意味するので、上記のように構成することで、トランジスタＰ２，Ｎ２にオン電流が流れないようにしている。

トランジスタＰ１，Ｎ２のゲート（制御端子）は、後述するＮＡＮＤ回路ＮＡの出力端に共通に接続される。一方、トランジスタＰ２，Ｎ１のゲートは、後述するＮＯＲ回路ＮＯの出力端に共通に接続される。また、トランジスタＰ３のゲートには、イネーブル信号ｅｎａｂｌｅ＿Ａの反転信号が供給される。一方、トランジスタＮ３のゲートには、イネーブル信号ｅｎａｂｌｅ＿Ａが供給される。

トランジスタＰ８，Ｐ４，Ｎ４，Ｎ５は、内部電源電圧ＶＰＥＲＩが供給される電源配線と、外部電源電圧ＶＳＳが供給される電源配線との間に、この順で直列に接続される。この接続は、トランジスタＰ３，Ｐ１，Ｎ１，Ｎ３の接続と同じものである。また、トランジスタＰ５は、内部電源電圧ＶＰＥＲＩが供給される電源配線と、トランジスタＰ４，Ｎ４の接続点との間に接続される。

トランジスタＰ４，Ｐ５，Ｎ４，Ｎ５は、二入力の否定論理積演算を実現するＮＡＮＤ回路ＮＡ（第１の論理回路）を構成する。このＮＡＮＤ回路ＮＡの一方の入力端、他方の入力端、及び出力端はそれぞれ、トランジスタＰ４，Ｎ４のゲート、トランジスタＮ５のゲート、及びトランジスタＰ４，Ｐ５，Ｎ４の接続点（トランジスタＰ４，Ｐ５，Ｎ４それぞれのドレイン）によって構成される。ＮＡＮＤ回路ＮＡの一方の入力端及び他方の入力端にはそれぞれ、入力信号ｉｎｐｕｔ＿Ａ及びイネーブル信号ｅｎａｂｌｅ＿Ａが供給される。一方、ＮＡＮＤ回路ＮＡの出力端は、トランジスタＰ１，Ｎ２のゲートに共通に接続される。

トランジスタＰ８のゲートには、イネーブル信号ｅｎａｂｌｅ＿Ａの反転信号が供給される。

トランジスタＰ４のゲート幅ｗ_Ｐ４は、トランジスタＰ１のゲート幅ｗ_Ｐ１と同じ値（ｗ２）とすることが好ましい。また、トランジスタＮ４のゲート幅ｗ_Ｎ４は、トランジスタＮ１のゲート幅ｗ_Ｎ１と同じ値（ｗ１）とすることが好ましい。一方、トランジスタＰ８のゲート幅ｗ_Ｐ８はｗ２より大きい値に設定し、トランジスタＮ５のゲート幅ｗ_Ｎ５はｗ１より大きい値に設定することが好ましい。トランジスタＰ５のゲート幅ｗ_Ｐ５については、設計上許容される最小のサイズとすることが好ましいが、ｗ１としてもよい。

トランジスタＰ７，Ｐ６，Ｎ６，Ｎ８は、内部電源電圧ＶＰＥＲＩが供給される電源配線と、外部電源電圧ＶＳＳが供給される電源配線との間に、この順で直列に接続される。この接続も、トランジスタＰ３，Ｐ１，Ｎ１，Ｎ３の接続と同じものである。また、トランジスタＮ７は、トランジスタＰ６，Ｎ６の接続点と、外部電源電圧ＶＳＳが供給される電源配線との間に接続される。

トランジスタＰ４，Ｐ５，Ｎ４，Ｎ５は、二入力の否定論理和演算を実現するＮＯＲ回路ＮＯ（第２の論理回路）を構成する。このＮＯＲ回路ＮＯの一方の入力端、他方の入力端、及び出力端はそれぞれ、トランジスタＰ６，Ｎ６のゲート、トランジスタＮ７のゲート、及びトランジスタＰ６，Ｎ６，Ｎ７の接続点（トランジスタＰ６，Ｎ６，Ｎ７それぞれのドレイン）によって構成される。ＮＡＮＤ回路ＮＡの一方の入力端及び他方の入力端にはそれぞれ、入力信号ｉｎｐｕｔ＿Ａ及びイネーブル信号ｅｎａｂｌｅ＿Ａが供給される。一方、ＮＡＮＤ回路ＮＡの出力端は、トランジスタＮ１，Ｐ２のゲートに共通に接続される。

トランジスタＮ８のゲートには、イネーブル信号ｅｎａｂｌｅ＿Ａが供給される。

トランジスタＰ６のゲート幅ｗ_Ｐ６は、トランジスタＰ１のゲート幅ｗ_Ｐ１と同じ値（ｗ２）とすることが好ましい。また、トランジスタＮ６のゲート幅ｗ_Ｎ６は、トランジスタＮ１のゲート幅ｗ_Ｎ１と同じ値（ｗ１）とすることが好ましい。一方、トランジスタＰ７のゲート幅ｗ_Ｐ７はｗ２より大きい値に設定し、トランジスタＮ８のゲート幅ｗ_Ｎ８はｗ１より大きい値に設定することが好ましい。トランジスタＮ７のゲート幅ｗ_Ｎ７については、設計上許容される最小のサイズとすることが好ましいが、ｗ１としてもよい。

以上の構成を有する信号選択回路５２Ａの動作について説明する。まず、イネーブル信号ｅｎａｂｌｅ＿Ａがローレベル（第２の論理状態）である場合、トランジスタＰ８，Ｎ５がオフとなり、トランジスタＰ５がオンとなることから、ＮＡＮＤ回路ＮＡの出力信号ＮＡＯは、入力信号ｉｎｐｕｔ＿Ａの電位によらずハイレベル（第１の論理レベル）に固定される。また、この場合、トランジスタＰ７，Ｎ８がオフとなり、トランジスタＮ７がオンとなることから、ＮＯＲ回路ＮＯの出力信号ＮＯＯは、入力信号ｉｎｐｕｔ＿Ａの電位によらずローレベル（第２の論理レベル）に固定される。したがって、トランジスタＰ１，Ｎ１がともにオフに固定されることになるので、出力ノードｎはハイインピーダンスの状態となる。なお、この場合には、トランジスタＮ２，Ｐ２がオンに、トランジスタＰ３，Ｎ３がオフに、それぞれ固定される。

次に、イネーブル信号ｅｎａｂｌｅ＿Ａがハイレベル（第１の論理状態）である場合には、トランジスタＰ８，Ｎ５がオンとなり、トランジスタＰ５がオフとなることから、ＮＡＮＤ回路ＮＡの出力信号ＮＡＯは、入力信号ｉｎｐｕｔ＿Ａの反転信号に等しい電位を有する信号となる。同様に、この場合、トランジスタＰ７，Ｎ８がオンとなり、トランジスタＮ７がオフとなることから、ＮＯＲ回路ＮＯの出力信号ＮＯＯも、入力信号ｉｎｐｕｔ＿Ａの反転信号に等しい電位を有する信号となる。さらに、トランジスタＰ３，Ｎ３がそれぞれオンとなるので、出力ノードｎからは入力信号ｉｎｐｕｔ＿Ａが出力されることになる。

図２（ａ）に戻る。信号選択回路５２Ａ，５２Ｂそれぞれの出力端は、レシーバ５０の出力ノードｎに共通に接続される。出力ノードｎでは、信号選択回路５２Ａ，５２Ｂそれぞれの出力信号ＯＡ，ＯＢがワイヤードオアされ、１つの出力信号ｏｕｔｐｕｔとして後段の回路に供給される。また、トランジスタ５４は、出力ノードｎと、外部電源電圧ＶＳＳが供給される電源配線との間に接続される。トランジスタ５４のゲートにはＮＯＲ回路５３の出力端が接続され、ＮＯＲ回路５３の２つの入力には、それぞれイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂが供給される。

表１は、イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂそれぞれの電位、信号選択回路５２Ａ，５２Ｂそれぞれに含まれるトランジスタＰ１，Ｎ１の状態、出力信号ＯＡ，ＯＢそれぞれの電位、トランジスタ５４の状態、及び、出力信号ｏｕｔｐｕｔの電位の関係をまとめたものである。

表１に示すように、まずイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂがともにローレベルである場合には、トランジスタ５４がオンとなるので、出力ノードｎにトランジスタ５４を介して外部電源電圧ＶＳＳが供給され、出力信号ｏｕｔｐｕｔはローレベルとなる。この場合、信号選択回路５２Ａ，５２Ｂの出力端はともにハイインピーダンス状態（Ｈｉ−ｚ）となる。

イネーブル信号ｅｎａｂｌｅ＿Ａがハイレベルであり，ｅｎａｂｌｅ＿Ｂがローレベルである場合には、出力信号ＯＡが入力信号ｉｎｐｕｔ＿Ａに等しくなる一方、信号選択回路５２Ｂの出力端はハイインピーダンス状態となり、また、トランジスタ５４はオフとなる。したがって、出力信号ｏｕｔｐｕｔは入力信号ｉｎｐｕｔ＿Ａに等しい信号となる。

イネーブル信号ｅｎａｂｌｅ＿Ａがローレベルであり，ｅｎａｂｌｅ＿Ｂがハイレベルである場合には、出力信号ＯＢが入力信号ｉｎｐｕｔ＿Ｂに等しくなる一方、信号選択回路５２Ａの出力端はハイインピーダンス状態となり、また、トランジスタ５４はオフとなる。したがって、出力信号ｏｕｔｐｕｔは入力信号ｉｎｐｕｔ＿Ｂに等しい信号となる。

表１から理解されるように、レシーバ回路５０では、出力端がハイインピーダンス状態となっている信号選択回路のトランジスタＰ１，Ｎ１は、いずれもオフの状態にある。つまり、例えばイネーブル信号ｅｎａｂｌｅ＿Ａがハイレベルである場合、信号選択回路５２Ｂの出力端がハイインピーダンス状態となり、かつ、信号選択回路５２ＢのトランジスタＰ１，Ｎ１がともにオフとなっている。したがって、出力信号ＯＡによって信号選択回路５２ＢのトランジスタＰ１，Ｎ１をチャージする必要がないので、半導体装置１によれば、上述した背景技術に比べ、出力信号ｏｕｔｐｕｔの波形に鈍りが生ずることを防止できる。

以上説明したように、本実施の形態による半導体装置１によれば、イネーブル信号ｅｎａｂｌｅ＿Ａをローレベルにすることで、信号選択回路５２Ａの出力端に接続されているトランジスタＰ１，Ｎ１の両方を同時にオフすることができる。また、イネーブル信号ｅｎａｂｌｅ＿Ｂをローレベルにすることで、信号選択回路５２Ｂの出力端に接続されているトランジスタＰ１，Ｎ１の両方を同時にオフすることができる。したがって、出力信号ＯＡ，ＯＢのワイヤードオアによって生成される出力信号ｏｕｔｐｕｔについて、波形が鈍ってしまうことを防止できる。

そして、本実施の形態による半導体装置１では、トランジスタＰ１とともにＮＡＮＤ回路ＮＡの出力信号ＯＡを受けるトランジスタＮ２を設けるとともに、トランジスタＮ１とともにＮＯＲ回路ＮＯの出力信号ＯＢを受けるトランジスタＰ２を設けているので、ＮＡＮＤ回路ＮＡの出力端に接続されるゲートの容量と、ＮＯＲ回路ＮＯの出力端に接続されるゲートの容量とを互いに等しくすることができる。具体的には、上述したように、トランジスタＰ１，Ｎ２それぞれのゲート幅ｗ_Ｐ１，ｗ_Ｎ２の合計値と、トランジスタＮ１，Ｐ２それぞれのゲート幅ｗ_Ｎ１，ｗ_Ｐ２の合計値とが互いに等しくなるように、各トランジスタのゲート幅を設定すればよい。したがって、本実施の形態による半導体装置１によれば、ＮＡＮＤ回路ＮＡを経由して出力される信号（入力信号がハイレベルである場合）と、ＮＯＲ回路ＮＯを経由して出力される信号（入力信号がローレベルである場合）との間で特性（特にスルーレート）を揃えることができるので、各レシーバ回路５０の出力ノードｎに現れる出力信号ｏｕｔｐｕｔの特性が、その論理レベルによって変わってしまうことを防止できる。

また、本実施の形態による半導体装置１では、トランジスタＰ１，Ｐ２，Ｎ２，Ｎ１以外のトランジスタのゲート幅についても、トランジスタＰ１，Ｐ２，Ｎ２，Ｎ１のゲート幅を基準として上記のように設定したので、ＮＡＮＤ回路ＮＡの出力端に接続される負荷（容量）と、ＮＯＲ回路ＮＯの出力端に接続される負荷（容量）とを、よりよく一致させることが可能になっている。したがって、信号の出力タイミングがより一定になり、また、波形の鈍りが改善されている。

次に、図２（ｂ）に示した各トランジスタのスレッショルド電圧について説明する。図２（ｂ）に示すように、信号選択回路５２Ａに含まれるＰチャンネル型ＭＯＳトランジスタのうちトランジスタＰ１，Ｐ２，Ｐ４，Ｐ６のスレッショルド電圧は、他のトランジスタＰ３，Ｐ５，Ｐ７，Ｐ８のスレッショルド電圧に比べて小さくなっている。また、信号選択回路５２Ａに含まれるＮチャンネル型ＭＯＳトランジスタのうちトランジスタＮ１，Ｎ２，Ｎ４，Ｎ６のスレッショルド電圧は、他のトランジスタＮ３，Ｎ５，Ｎ７，Ｎ８のスレッショルド電圧に比べて小さくなっている。

トランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６としてスレッショルド電圧が相対的に小さいトランジスタを用いているのは、レシーバ回路５０の高周波特性を向上させるためである。すなわち、近年、半導体装置１に要求される動作速度の高速化に伴い、外部から半導体装置１に供給される信号の高周波化及びショートパルス化が進んでいる。したがって、レシーバ回路５０の高周波特性を向上させる必要があり、そのために、信号選択回路５２Ａ，５２Ｂ内のトランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６のスレッショルド電圧を小さくしてトランジスタ個々の動作速度を高めている。

しかしながら一方で、トランジスタのスレッショルド電圧を小さくすると、オフ時のリーク電流が大きくなってしまうという問題がある。そこで、トランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６のそれぞれと、対応する電源配線との間に相対的にスレッショルド電圧の大きいトランジスタＰ３，Ｐ８，Ｐ７，Ｎ３，Ｎ５，Ｎ８をそれぞれ設け、イネーブル信号ｅｎａｂｌｅ＿Ａがローレベルのときにこれらがオフになるようにすることで、リーク電流が大きくなってしまうことを防止している。

なお、トランジスタＮ２，Ｐ２のスレッショルド電圧を相対的に小さくしているのは、それぞれトランジスタＮ１，Ｐ１と特性を合わせるためである。また、トランジスタＰ５，Ｎ７のスレッショルド電圧を相対的に大きくしているのは、これらがオンになる場合に入力信号ｉｎｐｕｔ＿Ａが信号選択回路５２Ａを通過することはないからである。すなわち、トランジスタＰ５，Ｎ７がオンになるのは、イネーブル信号ｅｎａｂｌｅ＿Ａがローレベルの場合であり、そのような場合には、上述したように信号選択回路５２Ａの出力端はハイインピーダンス状態となる。したがって、トランジスタＰ５，Ｎ７の動作速度が多少遅くても、信号選択回路５２Ａの高周波特性には影響しないので、トランジスタの数を低減するため、トランジスタＰ５，Ｎ７にはスレッショルド電圧が相対的に大きいものを用いている。

以上説明したように、本実施の形態による半導体装置１によれば、トランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６として相対的にスレッショルド電圧の小さいものを用いる一方、相対的にスレッショルド電圧の大きいトランジスタＰ３，Ｐ８，Ｐ７，Ｎ３，Ｎ５，Ｎ８をトランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６のそれぞれと、対応する電源配線との間に設けているので、レシーバ回路５０の高周波特性の向上と、オフ時のリーク電流の低減とを両立させることが可能になっている。

図３は、本発明の好ましい第２の実施の形態による半導体装置１の全体構成を示すブロック図である。また、図４は、図３に示したアドレス端子１３に設けられるレシーバ回路５０の回路構成を示すブロック図である。図示していないが、コマンド端子１２に設けられるレシーバ回路５０も同様の構成を有している。本実施の形態による半導体装置１は、入出力回路４１に含まれるレシーバ回路５０ではなく、コマンド入力回路２４及びアドレス入力回路２６のそれぞれに含まれるレシーバ回路５０に本発明を適用した点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様であるので、以下では相違点に着目して説明する。

図３に示すように、コマンド入力回路２４は、コマンド端子１２ごとのレシーバ回路５０を有して構成される。同様に、アドレス入力回路２６は、アドレス端子１３ごとのレシーバ回路５０を有して構成される。図４と図２を比較すると理解されるように、コマンド入力回路２４及びアドレス入力回路２６のそれぞれに含まれるレシーバ回路５０の構成及び機能は、モードレジスタ３０ではなくボンディングオプション回路４５からイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂが供給される点の他は、第１の実施の形態で説明したレシーバ回路５０（入出力回路４１に含まれるもの）の構成及び機能と同様である。信号選択回路５２Ａ，５２Ｂ内の詳細な回路構成についても、図２（ｂ）に示したものと同様である。

本実施の形態におけるボンディングオプション端子１８には、それぞれイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂに対応する２つの端子が含まれる。イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂの内容（論理レベル）は、それぞれに対応するボンディングオプション端子１８の接続先に応じて決定されることになる。

以上説明したように、本実施の形態による半導体装置１によれば、コマンド入力回路２４及びアドレス入力回路２６のそれぞれに含まれるレシーバ回路５０にも、本発明を適用できる。したがって、コマンド入力回路２４及びアドレス入力回路２６のそれぞれに含まれるレシーバ回路５０内の信号選択回路５２Ａ，５２Ｂに関して、ＮＡＮＤ回路ＮＡを経由して出力される信号（入力信号がハイレベルである場合）と、ＮＯＲ回路ＮＯを経由して出力される信号（入力信号がローレベルである場合）との間で特性（特にスルーレート）を揃えることができるので、各レシーバ回路５０の出力ノードｎに現れる出力信号ｏｕｔｐｕｔの特性が、その論理レベルによって変わってしまうことを防止できる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、図２（ｂ）に示したトランジスタのうち、ゲートにイネーブル信号ｅｎａｂｌｅ＿Ａ又はその反転信号が供給されるトランジスタＰ３，Ｐ５，Ｐ８，Ｐ７，Ｎ３，Ｎ５，Ｎ７，Ｎ８については、それぞれイネーブル信号ｅｎａｂｌｅ＿Ａの供給を受けて動作する複数の信号選択回路の間で共有することも可能である。こうすることで、アドレス入力回路２６及びコマンド入力回路２４に含まれる複数のレシーバ回路５０の占有面積を、低減することが可能になる。

また、図２（ｂ）では、ＮＡＮＤ回路ＮＡを経由して入力信号が出力される場合と、ＮＯＲ回路ＮＯを経由して入力信号が出力される場合とで信号の特性を揃えるためにトランジスタＮ２，Ｐ２を設けたが、ゲート容量差による影響が特に問題とならない場合には、必ずしもトランジスタＮ２，Ｐ２を設ける必要はない。

また、レシーバ回路５０の高周波特性を向上させる必要がない場合（高周波化及びショートパルス化の進んだ信号が入力されない場合）には、トランジスタＰ１，Ｐ４，Ｐ６，Ｎ１，Ｎ４，Ｎ６として相対的にスレッショルド電圧の大きいものを用いてもよく、その場合には、トランジスタＰ３，Ｐ８，Ｐ７，Ｎ３，Ｎ５，Ｎ８のうち、論理演算に影響しないトランジスタＰ３，Ｐ８，Ｎ３，Ｎ８を省略することも可能である。

また、図２（ａ）の例では、トランジスタ５４及びＮＯＲ回路５３を設け、イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂがともにローレベルである場合に出力信号ｏｕｔｐｕｔがローレベルとなるように構成したが、後段の回路構成が許す場合には、トランジスタ５４及びＮＯＲ回路５３を設けず、イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂがともにローレベルである場合に出力ノードｎがハイインピーダンス状態となるように構成してもよい。

また、第２の実施の形態では、ボンディングオプション回路４５からイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂを供給することとしたが、ヒューズ回路から供給することとしてもよい。この場合、ヒューズ回路にはそれぞれイネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂに対応する２つのヒューズが含まれ、イネーブル信号ｅｎａｂｌｅ＿Ａ，ｅｎａｂｌｅ＿Ｂの内容（論理レベル）は、それぞれに対応するヒューズの切断状態に応じて決定されることになる。

１ 半導体装置
１０，１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ キャリブレーション端子
１６，１７ 電源端子
１８ ボンディングオプション端子
２１ クロック入力回路
２３ タイミングジェネレータ
２４ コマンド入力回路
２５ コマンドデコーダ
２６ アドレス入力回路
２７ アドレスラッチ回路
３０ モードレジスタ
３２ カラムデコーダ
３３ ロウデコーダ
３４ メモリセルアレイ
４１ 入出力回路
４３ 内部電源発生回路
４４ キャリブレーション回路
４５ ボンディングオプション回路
５０ レシーバ回路
５１Ａ，５１Ｂ コンパレータ
５２Ａ，５２Ｂ 信号選択回路
５３，ＮＯ ＮＯＲ回路
５４，Ｎ１〜Ｎ８ Ｎチャンネル型トランジスタ
ＮＡ ＮＡＮＤ回路
Ｐ１〜Ｐ８ Ｐチャンネル型トランジスタ

Claims (17)

1. 第１の電源電位を供給する第１電源線と、
   第２の電源電位を供給する第２電源線と、
   出力ノードと
   前記第１電源線及び前記出力ノードの間に接続される第１の第１導電型トランジスタと、
   前記出力ノード及び前記第２電源線の間に接続される第１の第２導電型トランジスタと、
   前記第２電源線に接続される一端と、前記第１の第２導電型トランジスタの制御端子に接続される制御端子を有する第２の第１導電型トランジスタと、
   前記第１電源線に接続される一端と、前記第１の第１導電型トランジスタの制御端子に接続される制御端子とを有する第２の第２導電型トランジスタと、
   入力信号が供給される第１入力端と、イネーブル信号が供給される第２入力端と、前記第１の第１導電型トランジスタの前記制御端子及び前記第２の第２導電型トランジスタの前記制御端子に共通に接続される第１出力端を有する第１の論理回路と、
   前記入力信号が供給される第３入力端と、前記イネーブル信号の反転信号が供給される第４入力端と、前記第１の第２導電型トランジスタの前記制御端子及び前記第２の第１導電型トランジスタの前記制御端子に共通に接続される第２出力端を有する第２の論理回路とを備えることを特徴とする半導体装置。
2. 前記第１の論理回路は、前記イネーブル信号が第１の論理状態にある場合に前記入力信号の反転信号を出力するよう構成されるとともに、前記イネーブル信号が前記第１の論理状態とは異なる第２の論理状態にある場合に前記入力信号の論理レベルによらず第１の論理レベルを出力するよう構成され、
   前記第２の論理回路は、前記イネーブル信号が前記第１の論理状態にある場合に前記入力信号の反転信号を出力するよう構成されるとともに、前記イネーブル信号が前記第２の論理状態にある場合に前記入力信号の論理レベルによらず第２の論理レベルを出力するよう構成される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の第１導電型トランジスタ及び前記第２の第２導電型トランジスタそれぞれのゲート幅の合計値と、前記第１の第２導電型トランジスタ及び前記第２の第１導電型トランジスタそれぞれのゲート幅の合計値とは、互いに等しい
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の第１導電型トランジスタ及び前記第２の第２導電型トランジスタそれぞれの他端はフローティングとされる
   ことを特徴とする請求項１乃至３いずれかに記載の半導体装置。
5. 前記第１電源線及び前記第１の第１導電型トランジスタの間に挿入され、前記イネーブル信号の反転信号が供給される制御端子を有する第３の第１導電型トランジスタと、
   前記第２電源線及び前記第１の第２導電型トランジスタの間に挿入され、前記イネーブル信号が供給される制御端子を有する第３の第２導電型トランジスタとをさらに備え、
   前記イネーブル信号がハイ状態の場合に、前記第１の第１導電型トランジスタには、前記第３の第１導電型トランジスタを介して前記第１の電源電位が供給され、かつ、前記第１の第２導電型トランジスタには、前記第３の第２導電型トランジスタを介して前記第２の電源電位が供給されず、
   前記イネーブル信号がロウ状態の場合に、前記第１の第１導電型トランジスタには、前記第３の第１導電型トランジスタを介して前記第１の電源電位が供給されず、かつ、前記第１の第２導電型トランジスタには、前記第３の第２導電型トランジスタを介して前記第２の電源電位が供給される
   ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１の第１導電型トランジスタのスレッショルド電圧は、前記第３の第１導電型トランジスタのスレッショルド電圧に比べて小さく、
   前記第１の第２導電型トランジスタのスレッショルド電圧は、前記第３の第２導電型トランジスタのスレッショルド電圧に比べて小さい
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記第１の論理回路は、
   一端に前記第１の電源電位が供給されるとともに、他端が前記第１の論理回路の前記出力端に接続され、かつ、制御端子に前記入力信号が供給される第４の第１導電型トランジスタと、
   他端が前記第１の論理回路の前記出力端に接続され、かつ、制御端子に前記入力信号が供給される第４の第２導電型トランジスタと、
   一端に前記第２の電源電位が供給されるとともに、他端が前記第４の第２導電型トランジスタの一端に接続され、かつ、制御端子に前記イネーブル信号が供給される第５の第２導電型トランジスタと、
   一端に前記第１の電源電位が供給されるとともに、他端が前記第１の論理回路の前記出力端に接続され、かつ、制御端子に前記イネーブル信号が供給される第５の第１導電型トランジスタとを有する
   ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第２の論理回路は、
   一端に前記第２の電源電位が供給されるとともに、他端が前記第２の論理回路の前記出力端に接続され、かつ、制御端子に前記入力信号が供給される第６の第２導電型トランジスタと、
   他端が前記第２の論理回路の前記出力端に接続され、かつ、制御端子に前記入力信号が供給される第６の第１導電型トランジスタと、
   一端に前記第１の電源電位が供給されるとともに、他端が前記第６の第１導電型トランジスタの一端に接続され、かつ、制御端子に前記イネーブル信号の反転信号が供給される第７の第１導電型トランジスタと、
   一端に前記第２の電源電位が供給されるとともに、他端が前記第２の論理回路の前記出力端に接続され、かつ、制御端子に前記イネーブル信号の反転信号が供給される第７の第２導電型トランジスタとを有する
   ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 一端に前記第１の電源電位が供給されるとともに、他端が前記第４の第１導電型トランジスタの前記一端に接続され、かつ、制御端子に前記イネーブル信号の反転信号が供給される第８の第１導電型トランジスタをさらに備え、
   前記第４の第１導電型トランジスタの前記一端には、前記第８の第１導電型トランジスタを介して前記第１の電源電位が供給される
   ことを特徴とする請求項７に記載の半導体装置。
10. 前記第４の第１導電型トランジスタのスレッショルド電圧は、前記第５の第１導電型トランジスタのスレッショルド電圧及び前記第８の第１導電型トランジスタのスレッショルド電圧に比べて小さく、
    前記第４の第２導電型トランジスタのスレッショルド電圧は、前記第５の第２導電型トランジスタのスレッショルド電圧に比べて小さい
    ことを特徴とする請求項９に記載の半導体装置。
11. 一端に前記第２の電源電位が供給されるとともに、他端が前記第６の第２導電型トランジスタの前記一端に接続され、かつ、制御端子に前記イネーブル信号が供給される第８の第２導電型トランジスタをさらに備え、
    前記第６の第２導電型トランジスタの前記一端には、前記第８の第２導電型トランジスタを介して前記第２の電源電位が供給される
    ことを特徴とする請求項８に記載の半導体装置。
12. 前記第６の第２導電型トランジスタのスレッショルド電圧は、前記第７の第２導電型トランジスタのスレッショルド電圧及び前記第８の第２導電型トランジスタのスレッショルド電圧に比べて小さく、
    前記第６の第１導電型トランジスタのスレッショルド電圧は、前記第７の第１導電型トランジスタのスレッショルド電圧に比べて小さい
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の電源電位は、第１の論理レベルに対応し、
    前記第２の電源電位は、第１の論理レベルとは異なる第２の論理レベルに対応し、
    前記第１導電型トランジスタは、その制御端子に前記第１の論理レベルが供給されている場合にオフ状態となり、
    前記第２導電型トランジスタは、その制御端子に前記第１の論理レベルとは異なる前記第２の論理レベルが供給されている場合にオフ状態となる請求項１ないし１２に記載の半導体装置。
14. 入力ノードと、
    前記入力ノードに供給される信号を第１の基準電位を基準として、第１の入力信号を生成する第１のコンパレータと、
    前記第１の入力信号を受け、第１のイネーブル信号が第１の論理レベルにある場合に前記第１の入力信号を出力し、前記第１のイネーブル信号が前記第１の論理レベルとは異なる第２の論理レベルにある場合に出力端をハイインピーダンスとする第１の信号選択回路と、
    前記入力ノードに供給される信号を第２の基準電位を基準として、第２の入力信号を生成する第２のコンパレータと、
    前記第２の入力信号を受け、第２のイネーブル信号が前記第１の論理レベルにある場合に前記第２の入力信号を出力し、前記第２のイネーブル信号が前記第２の論理レベルにある場合に出力端をハイインピーダンスとする第２の信号選択回路と、
    前記第１の信号選択回路の前記出力端と前記第２の信号選択回路の前記出力端とに共通に接続される出力ノードと、
    前記第１の論理レベルに対応する第１の電源電位を供給する第１電源線と、
    前記第２の論理レベルに対応する第２の電源電位を供給する第２電源線と、
    を備え、
    前記第１の信号選択回路は、
    前記第１電源線及び前記出力ノードの間に接続され、制御端子に前記第１の論理レベルが供給されている場合にオフ状態となるように構成された第１の第１導電型トランジスタと、
    前記出力ノード及び前記第２電源線の間に接続され、制御端子に前記第２の論理レベルが供給されている場合にオフ状態となるように構成された第１の第２導電型トランジスタとを含み、
    前記第２の信号選択回路は、
    前記第１電源線及び前記出力ノードの間に接続され、制御端子に前記第１の論理レベルが供給されている場合にオフ状態となるように構成された第２の第１導電型トランジスタと、
    前記出力ノード及び前記第２電源線の間に接続され、制御端子に前記第２の論理レベルが供給されている場合にオフ状態となるように構成された第２の第２導電型トランジスタとを含むことを特徴とする半導体装置。
15. 前記第１の信号選択回路は、さらに
    前記第１の第２導電型トランジスタの前記制御端子に接続される制御端子を有する第３の第１導電型トランジスタと、
    前記第１の第１導電型トランジスタの前記制御端子に接続される制御端子を有する第３の第２導電型トランジスタと、を含み
    前記第２の信号選択回路は、さらに
    前記第２の第２導電型トランジスタの前記制御端子に接続される制御端子を有する第４の第１導電型トランジスタと、
    前記第２の第１導電型トランジスタの前記制御端子に接続される制御端子を有する第４の第２導電型トランジスタと、を含むことを特徴とする請求項１４記載の半導体装置。
16. 前記第１の信号選択回路は、さらに
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第１のイネーブル信号がそれぞれ供給され、かつ、出力端が前記第１の第１導電型トランジスタの前記制御端子及び前記第３の第２導電型トランジスタの前記制御端子に共通に接続される第１の論理回路と、
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第１のイネーブル信号の反転信号がそれぞれ供給され、かつ、出力端が前記第１の第２導電型トランジスタの前記制御端子及び前記第３の第１導電型トランジスタの前記制御端子に共通に接続される第２の論理回路とを備え、
    前記第１の論理回路は、前記第１のイネーブル信号が所定の第１の論理状態にある場合に前記第１の入力信号の反転信号を出力するよう構成されるとともに、前記第１のイネーブル信号が前記第１の論理状態とは異なる所定の第２の論理状態にある場合に前記第１の入力信号の論理レベルによらず前記第１の論理レベルを出力するよう構成され、
    前記第２の論理回路は、前記第１のイネーブル信号が前記第１の論理状態にある場合に前記第１の入力信号の反転信号を出力するよう構成されるとともに、前記第１のイネーブル信号が前記第２の論理状態にある場合に前記第１の入力信号の論理レベルによらず前記第２の論理レベルを出力するよう構成され、
    前記第２の信号選択回路は、
    前記第１の電源電位が一端に供給されるとともに、他端が出力ノードに接続され、かつ、制御端子に前記第１の論理レベルが供給されている場合にオフ状態となるように構成された
    ことを特徴とする請求項１４又は１５のいずれかに記載の半導体装置。
17. 前記第１の信号選択回路は、さらに
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第１のイネーブル信号がそれぞれ供給され、かつ、出力端が前記第１の第１導電型トランジスタの前記制御端子及び前記第３の第２導電型トランジスタの前記制御端子に共通に接続されるＮＡＮＤロジック回路と
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第１のイネーブル信号の反転信号がそれぞれ供給され、かつ、出力端が前記第１の第２導電型トランジスタの前記制御端子及び前記第３の第１導電型トランジスタの前記制御端子に共通に接続されるＮＯＲロジック回路と、を含み、
    前記第２の信号選択回路は、さらに
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第２のイネーブル信号がそれぞれ供給され、かつ、出力端が前記第２の第１導電型トランジスタの前記制御端子及び前記第４の第２導電型トランジスタの前記制御端子に共通に接続されるＮＡＮＤロジック回路と
    一方の入力端に前記第１の入力信号が、他方の入力端に前記第２のイネーブル信号の反転信号がそれぞれ供給され、かつ、出力端が前記第２の第２導電型トランジスタの前記制御端子及び前記第４の第１導電型トランジスタの前記制御端子に共通に接続されるＮＯＲロジック回路と、を含むことを特徴とする請求項１４又は１５のいずれかに記載の半導体装置。

Images