JP2015002453A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置のデータ出力に際し、電源ノイズの影響を抑制する。【解決手段】半導体装置は、ＶＤＤ〜ＶＳＳを電圧範囲とするレベルシフタ２２を介してデータを出力する前段出力回路２０と、ＶＤＤＱ〜ＶＳＳＱの範囲で動作し、データをデータ端子１４から出力する出力バッファ４０と、ＶＤＤＱ〜ＶＳＳＱで動作する第１出力制御回路Ｃ１およびＶＤＤ〜ＶＳＳで動作する第２出力制御回路Ｃ２を備える。前段出力回路２０は、第１出力制御回路Ｃ１と第２出力制御回路Ｃ２の双方にデータを出力し、第１出力制御回路Ｃ１と第２出力制御回路Ｃ２から出力されるデータはワイヤードオアされて出力バッファ４０に入力される。【選択図】図３

Description

本発明は半導体装置に関し、特に、データ出力時の電源ノイズの影響を抑制可能な半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、メモリセルアレイから出力されるデータは、出力バッファを介してデータ端子からＤＲＡＭを搭載したチップ外に出力される。一般的な出力バッファにおいては、ＰＭＯＳトランジスタによって構成されるプルアップバッファとＮＭＯＳトランジスタによって構成されるプルダウンバッファが直列接続される。データ端子は、プルアップバッファとプルダウンバッファの接続点に設定される。

各種トランジスタのスイッチングノイズの伝搬を抑制するため、データの出力経路においては複数段の電源分離を行っている。具体的には、メモリセルアレイから出力されたデータは、まず、内部電位ＶＰＥＲＩ〜ＶＳＳの電圧レベルにて出力され、次に、電源電位ＶＤＤ〜ＶＳＳの電圧レベルに変換され、電源電位ＶＤＤＱ〜ＶＳＳＱの電圧レベルで動作する出力バッファを介して外部出力される（特許文献１参照）。通常、ＶＤＤとＶＤＤＱ、ＶＳＳとＶＳＳＱは同電位であるが、各電源ラインは上述の理由により分離されている。

特開２０１２−１２３８８１号公報

データの出力過程においては、ＶＤＤやＶＤＤＱ等の電源電位に若干の変化が生じることがあり、これが出力バッファの特性を変化させる可能性がある。より具体的には、電源電位ＶＤＤ〜ＶＳＳレベルのデータが、スルーレート調整等の処理後、電源電位ＶＤＤＱ〜ＶＳＳレベルで動作する出力バッファに至る過程において、ＶＤＤとＶＤＤＱ、ＶＳＳとＶＳＳＱの電位が瞬間的にずれることがあり、これにより出力バッファに含まれるＰＭＯＳトランジスタやＮＭＯＳトランジスタの特性が変化し、信号品質が劣化する可能性がある。

本発明における半導体装置は、第１および第２の電源ラインとの間に接続されるレベルシフタを介してデータを出力する前段出力回路と、第３および第４の電源ラインとの間に接続され、データをデータ端子から出力する出力バッファと、第１および第２の電源ラインとの間に接続される第１の出力調整回路と、第３および第４の電源ラインとの間に接続される第２の出力調整回路を備える。前段出力回路は、第１および第２の出力調整回路の双方にデータを出力する。第１および第２の出力調整回路から出力されるデータはワイヤードオアされて出力バッファに入力される。

本発明によれば、半導体装置からのデータ出力に際し、出力バッファのより安定的に動作させやすくなる。

半導体装置のブロック図である。 データ入出力回路のうち、データ出力に関わる部分の機能ブロック図である。 図２に示したデータ入出力回路の回路図である。 データ入出力回路と電源ラインの関係を示す回路図である。 出力調整回路と第１出力バッファの回路図である。 ＯＤＴ制御回路Ｄ１Ｐの回路図である。 ＺＱ制御回路Ｅ１Ｐの回路図である。 出力調整回路と第２出力バッファの回路図である。 ＯＤＴ制御回路Ｄ１Ｎの回路図である。 ＺＱ制御回路Ｅ１Ｎの回路図である。 複数の単位バッファとタイミング調整回路の関係を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭのチップを表しており、メモリコントローラ等から半導体装置１０にアクセスするための外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、電源端子１５ａ，１５ｂ、データ入出力用の電源端子１６ａ，１６ｂ及び一対のデータストローブ端子１７ａ，１７ｂを備えている。その他、キャリブレーション端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをデータ入出力回路７０に供給する。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３及びデータ入出力回路７０などに供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０にはＤＬＬ回路８０によって生成された内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータＤＱを出力する。なお、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。

電源端子１５ａ，１５ｂは、それぞれ電源電圧が供給される端子である。具体的には、電源端子１５ａには高位側電源電圧ＶＤＤが供給され、電源端子１５ｂには低位側電源電圧（接地電圧）ＶＳＳが供給される。これら電源電圧ＶＤＤと接地電圧ＶＳＳは、内部電源発生回路９０に供給され、内部電源発生回路９０によって、周辺回路に用いられる内部電圧ＶＰＥＲＩ及びワード線電圧として用いられる内部電圧ＶＰＰが生成される。なお、内部電圧ＶＰＥＲＩは、電源電圧ＶＤＤを降圧した電圧である。また、内部電圧ＶＰＰは電源電圧ＶＤＤを昇圧した電圧である。

データ入出力用の電源端子１６ａ，１６ｂは、それぞれデータ入出力用の電源電圧が供給される端子である。具体的には、電源端子１６ａには高位側電源電圧ＶＤＤＱが供給され、電源端子１６ｂには低位側電源電圧（接地電圧）ＶＳＳＱが供給される。電源電圧ＶＤＤＱと接地電圧ＶＳＳＱは、データ入出力回路７０に供給される。

一対のデータストローブ端子１７ａ，１７ｂは、データストローブ信号が供給される端子であり、データ入出力回路７０に接続されている。具体的には、データストローブ端子１７ａにはデータストローブ信号ＤＱＳが入出力され、データストローブ端子１７ｂにはデータストローブ信号ＤＱＳの反転信号ＤＱＳＢが入出力される。

以上が本実施形態による半導体記憶１０の全体構成である。図１に示した各要素のうち、パッド群１００はパッド領域に配置され、アレイ系回路２００はメモリセルアレイ領域に配置され、その他の周辺回路は周辺回路領域に配置される。

図２は、データ入出力回路７０のうち、データ出力に関わる部分の機能ブロック図である。データアンプ６４を介して読み出されたデータは、前段出力回路２０、出力調整回路３０および出力バッファ４０を介して外部に出力される。

前段出力回路２０は、データアンプ６４からパラレルに出力されたデータをシリアライズする。出力調整回路３０は、出力バッファ４０のインピーダンスやデータのスルーレートを調整する。出力バッファ４０は、データ端子から調整後のデータを出力する。

図３は、図２に示したデータ入出力回路７０の回路図である。出力バッファ４０は、第１出力バッファ３６（プルアップバッファ）と第２出力バッファ３８（プルダウンバッファ回路）を含む。第１出力バッファ３６は、電源電位ＶＤＤＱが供給される電源ライン（第３の電源ライン）とデータ端子１４との間に接続されており、第２出力バッファ３８は、接地電位ＶＳＳＱが供給される電源ライン（第４の電源ライン）とデータ端子１４との間に接続されている。データ入出力端子１４には入力バッファ９２も接続される。

図３においては第１出力バッファ３６を１個のＰＭＯＳトランジスタのシンボルマークで示しているが、実際には複数のＰＭＯＳトランジスタが並列接続された構成を有している。第２出力バッファ３８も同様であり、複数のＮＭＯＳトランジスタが並列接続されている。詳細な回路構成については、図５，図８に関連して詳述する。

前段出力回路２０は、シリアライザ５０、レベルシフタ２２Ｐ，２２Ｎを含む。シリアライザ５０（マルチプレクサ）は、パラレルに供給される相補の内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３をシリアルな相補データＤＴ／ＤＣに変換する。内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３は、センス回路６３から読み出されたリードデータであり、データアンプ６４を介してシリアライザ５０に供給される。データＤＴ／ＤＣにより、第１出力バッファ３６および第２出力バッファ３８がオン／オフ制御される。

相補データＤＴ／ＤＣは、レベルシフタ２２Ｐ，２２Ｎによりレベルシフトされる。詳細は図４に関連して後述するが、レベルシフタ２２は、相補データＤＴ／ＤＣの振幅を内部電位ＶＰＥＲＩ〜ＶＳＳレベルから電源電位ＶＤＤ〜ＶＳＳレベルにシフトするための回路である。レベルシフタ２２から出力される相補データＤＴ／ＤＣは、バッファ２４Ｐ，２４Ｎを介して出力調整回路３０に伝送される。図示はしていないが、バッファ２４Ｐ，２４Ｎは、いずれも電源電位ＶＤＤ〜ＶＳＳにより駆動される。

出力調整回路３０は、出力調整回路２６Ｐ，２６Ｎを含む。出力調整回路２６Ｐは、第１出力制御回路Ｃ１Ｐと第２出力制御回路Ｃ２Ｐの並列回路として構成される。同様に、出力調整回路２６Ｎは、第１出力制御回路Ｃ１Ｎと第２出力制御回路Ｃ２Ｎの並列回路として構成される。詳細は後述するが、第１出力制御回路Ｃ１および第２出力制御回路Ｃ２は、第１出力バッファ３６および第２出力バッファ３８のインピーダンス調整とそのオン／オフのタイミングの制御（スルーレート調整）を行う。

データ信号ＤＴは第１出力制御回路Ｃ１Ｐ，第２出力制御回路Ｃ２Ｐの双方に入力され、第１出力制御回路Ｃ１Ｐおよび第２出力制御回路Ｃ２Ｐの出力はワイヤードオアされて第１出力バッファ３６に供給される。同様に、データ信号ＤＣは第２出力制御回路Ｃ１Ｎ，第２出力制御回路Ｃ２Ｎの双方に入力され、第１出力制御回路Ｃ１Ｎおよび第２出力制御回路Ｃ２Ｎの出力はワイヤードオアされて第２出力バッファ３８に供給される。出力調整回路２６Ｐおよび出力調整回路２６Ｎのそれぞれにおいて、第１出力制御回路Ｃ１と第２出力制御回路Ｃ２の並列回路構成としたところが本発明の重要なポイントである。

図４は、データ入出力回路７０と電源ラインの関係を示す回路図である。前段出力回路２０は、内部電位ＶＰＥＲＩ〜ＶＳＳにて動作する（第５および第６の電源ライン）。レベルシフタ２２Ｐ，２２Ｎは、電源電位ＶＤＤ〜ＶＳＳの電源ラインと接続され（第１および第２の電源ライン）、データ信号ＤＴ／ＤＣを内部電位ＶＰＥＲＩ〜ＶＳＳレベルから電源電位ＶＤＤ〜ＶＳＳレベルに電圧変換する。変換後のデータ信号ＤＴ／ＤＣは、第１出力制御回路Ｃ１および第２出力制御回路Ｃ２に入力される。

第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎと出力バッファ４０はいずれも電源電位ＶＤＤＱ〜ＶＳＳＱのレベルで動作する。従来、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎのみが使われているが、本実施形態においては更に、ＶＤＤ〜ＶＳＳのレベルで動作する第２出力制御回路Ｃ２Ｐ，Ｃ２Ｎを追加している。

ＶＤＤとＶＤＤＱ、ＶＳＳとＶＳＳＱは、別系統の電源ラインから供給されるが本来は同電位である。このため、第１出力制御回路Ｃ１と第２出力制御回路Ｃ２は、同電圧で動作する。しかし、各種トランジスタのスイッチングノイズ等、さまざまな要因により、一部の電源ラインに一時的な電源ノイズが発生することがあり、これによってＶＤＤとＶＤＤＱ、ＶＳＳとＶＳＳＱが瞬間的に不一致となることがある。

ここで、電源電位ＶＤＤＱが一時的にＶＤＤ−α、ＶＳＳＱがＶＳＳ−α（Ｖ）に変動したとする。すると、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎに含まれる初段のＰチャンネル型ＭＯＳトランジスタについてはオフからオンに変化するタイミングが設計値よりも遅くなってしまい、オンからオフに変化するタイミングが設計値よりも速くなってしまう。一方、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎに含まれる初段のＮチャンネル型ＭＯＳトランジスタについてはオフからオンに変化するタイミングが設計値よりも速くなってしまい、オンからオフに変化するタイミングが設計値よりも遅くなってしまう。

逆に、電源電位ＶＤＤＱが一時的にＶＤＤ＋α、ＶＳＳＱがＶＳＳ＋αに変動したとする。すると、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎに含まれる初段のＰチャンネル型ＭＯＳトランジスタについてはオフからオンに変化するタイミングが設計値よりも速くなってしまい、オンからオフに変化するタイミングが設計値よりも遅くなってしまう。一方、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎに含まれる初段のＮチャンネル型ＭＯＳトランジスタについてはオフからオンに変化するタイミングが設計値よりも遅くなってしまい、オンからオフに変化するタイミングが設計値よりも速くなってしまう。

ただし、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎは、出力バッファ４０と同じ電源電位ＶＤＤＱ，ＶＳＳＱを用いていることから、第１出力制御回路Ｃ１Ｐ，Ｃ１Ｎの出力信号ＤＰ，ＤＮに対応した出力バッファ４０の動作については、電源ノイズにかかわらずほぼ設計値通りのタイミングとなる。

これに対し、第２出力制御回路Ｃ２Ｐ，Ｃ２Ｎについては、動作電源としてレベルシフタ２２Ｐ，２２Ｎと同じ電源電位ＶＤＤ，ＶＳＳを用いていることから、電源ノイズにかかわらずほぼ設計値通りのタイミングで動作する。しかしながら、出力バッファ４０とは異なる電源を用いているため、第２出力制御回路Ｃ２Ｐ，Ｃ２Ｎの出力信号ＤＰ，ＤＮに対応した出力バッファ４０の動作については、電源ノイズの影響を受け、設計値とは異なるタイミングとなる可能性がある。

本実施形態においては第１出力制御回路Ｃ１と第２出力制御回路Ｃ２の両方を用い、これらの出力信号をワイヤードオアしていることから、第１出力制御回路Ｃ１によるタイミングズレの影響と、第２出力制御回路Ｃ２によるタイミングズレの影響がそれぞれ半減する。しかも、従来の第１出力制御回路Ｃ１を２分割することで第１出力制御回路Ｃ１と第２出力制御回路Ｃ２を形成すればよいので、実質的には回路面積も増大しない。

図５は、出力調整回路３０と第１出力バッファ３６の回路図である。第１出力バッファ３６は、電源電位ＶＤＤＱが供給される電源ラインとデータ端子１４との間に並列接続された複数のＰＭＯＳトランジスタ４４ａ，４４ｂ〜４４ｎを含む。第１出力制御回路Ｃ１Ｐおよび第２出力制御回路Ｃ２Ｐから、ＰＭＯＳトランジスタ４４のゲート電極に制御信号６６が供給される。制御信号６６を構成する各ビットＤＰのうち、ローレベルであるビットに対応するトランジスタがオンする。ＰＭＯＳトランジスタ４４ａ〜４４ｎのチャネル幅には２のべき乗の重み付がされている。

第１出力制御回路Ｃ１Ｐは、ＯＤＴ制御回路Ｄ１ＰとＺＱ制御回路Ｅ１Ｐを含む。第２出力制御回路Ｃ２Ｐは、ＯＤＴ制御回路Ｄ２ＰとＺＱ制御回路Ｅ２Ｐを含む。ＯＤＴ制御回路Ｄ１ＰとＯＤＴ制御回路Ｄ２Ｐの回路構成は同一であり、ＺＱ制御回路Ｅ１ＰとＺＱ制御回路Ｅ２Ｐも回路構成は同一である。ＯＤＴ制御回路Ｄ１Ｐ，Ｄ２Ｐにはデータ信号ＤＴとＯＤＴ信号が供給され、ＺＱ制御回路Ｅ１Ｐ，Ｅ２ＰにはＺＱＰ信号が供給される。

ＯＤＴ信号は、出力バッファ４０を所定のインピーダンスの終端抵抗器として機能させるための信号である（On Die Termination）。ＯＤＴ信号は、すべての第１出力制御回路Ｃ１，第２出力制御回路Ｃ２に共通に供給される。ＺＱＰ信号は、各ＰＭＯＳトランジスタ４４のイネーブル／ディスエーブルを設定するための信号であり、ＺＱＰ信号により第１出力バッファ３６のインピーダンスが調整される。ＺＱＰ信号は、図示しないキャリブレーション回路により生成される。なお、ＰＭＯＳトランジスタ４４ｎはＺＱＰ信号に関わらず常にイネーブルである。ＺＱＰ信号は、ＰＭＯＳトランジスタ４４ごとに個別に供給される複数ビットの信号である。

図６は、ＯＤＴ制御回路Ｄ１Ｐの回路図である。ＯＤＴ制御回路Ｄ１Ｐは、トライステートバッファ７２とＰＭＯＳトランジスタ７４を含む。トライステートバッファ７２にはデータ信号ＤＴとＯＤＴ信号が供給され、ＰＭＯＳトランジスタ７４にはＯＤＴ信号が供給される。ＯＤＴ信号はローアクティブである。

ＯＤＴ信号がローレベルのとき、いいかえれば、ＯＤＴ機能が有効となるとき、トライステートバッファ７２は無効化され、ＰＭＯＳトランジスタ７４はオンとなり、ハイレベルの制御信号ＤＸＴが出力される。ＯＤＴ信号がハイレベルのときには、データ信号ＤＴの反転信号が制御信号ＤＸＴとして出力される。

図７は、ＺＱ制御回路Ｅ１Ｐの回路図である。ＺＱ制御回路Ｅ１Ｐは、トライステートバッファ７６、ＮＭＯＳトランジスタ７８およびスルーレート調整回路８２を含む。トライステートバッファ７６には、制御信号ＤＸＴとＺＱＰ信号が供給され、ＮＭＯＳトランジスタ７８にはＺＱＰ信号が供給される。

ＺＱＰ信号がハイレベルのとき、ＮＭＯＳトランジスタ７８はオンとなり、スルーレート調整回路８２の入力信号はローレベルとなる。すなわち、ＺＱ制御回路Ｅ１Ｐからの出力信号ＤＰはハイレベルに固定され、第１出力バッファ３６の対応するＰＭＯＳトランジスタ４４は無効化される。ＺＱＰ信号がローレベルのときには、スルーレート調整回路８２には制御信号ＤＸＴが入力される。

スルーレート調整回路８２は、図示しないスルーレート設定信号により、データ信号ＤＰのスルーレートを調整する。スルーレート設定信号は、モードレジスタ５３の設定値に基づく。スルーレート調整は、特開２０１０−５０８５６号（ＵＳ７，９５２，３８３号）等に詳しい。

まとめると、データ信号ＤＴにより、第１出力バッファ３６に含まれる各ＰＭＯＳトランジスタ４４のオン／オフがまとめて制御される。また、ＯＤＴ機能を有効にするときには、ＯＤＴ信号により第１出力バッファ３６が制御される。各ＰＭＯＳトランジスタ４４は、ＺＱＰ信号により個別にイネーブル／ディスエーブルが設定される。

図８は、出力調整回路３０と第２出力バッファ３８の回路図である。第２出力バッファ３８は、電源電位ＶＳＳＱが供給される電源ラインとデータ端子１４との間に並列接続された複数のＮＭＯＳトランジスタ４６ａ，４６ｂ〜４６ｎを含む。第１出力制御回路Ｃ１Ｎおよび第２出力制御回路Ｃ２Ｎから、ＮＭＯＳトランジスタ４６のゲート電極に制御信号６６が供給される。制御信号６６を構成する各ビットＤＮのうち、ハイレベルであるビットに対応するトランジスタがオンする。ＮＭＯＳトランジスタ４６ａ〜４６ｎのチャネル幅にも２のべき乗の重み付がされている。

第１出力制御回路Ｃ１Ｎは、ＯＤＴ制御回路Ｄ１ＮとＺＱ制御回路Ｅ１Ｎを含む。第２出力制御回路Ｃ２Ｎは、ＯＤＴ制御回路Ｄ２ＮとＺＱ制御回路Ｅ２Ｎを含む。ＯＤＴ制御回路Ｄ１ＮとＯＤＴ制御回路Ｄ２Ｎの回路構成は同一であり、ＺＱ制御回路Ｅ１ＮとＺＱ制御回路Ｅ２Ｎも回路構成は同一である。ＯＤＴ制御回路Ｄ１Ｎ，Ｄ２Ｎにはデータ信号ＤＮとＯＤＴ信号が供給され、ＺＱ制御回路Ｅ１Ｎ，Ｅ２ＮにはＺＱＮ信号が供給される。ＺＱＰ信号とＺＱＮ信号は互いに相補である。

ＺＱＮ信号は、各ＮＭＯＳトランジスタ４６のイネーブル／ディスエーブルを設定するための信号であり、ＺＱＮ信号により第２出力バッファ３８のインピーダンスが調整される。ＺＱＮ信号も、図示しないキャリブレーション回路によって生成される。なお、ＮＭＯＳトランジスタ４６ｎはＺＱＮ信号に関わらず常にイネーブルである。ＺＱＮ信号は、ＮＭＯＳトランジスタ４６ごとに個別に供給される複数ビットの信号である。

図９は、ＯＤＴ制御回路Ｄ１Ｎの回路図である。ＯＤＴ制御回路Ｄ１Ｎは、トライステートバッファ７３とＮＭＯＳトランジスタ７５を含む。トライステートバッファ７３にはデータ信号ＤＣとＯＤＴ信号が供給され、ＮＭＯＳトランジスタ７５にはＯＤＴ信号が供給される。

ＯＤＴ信号がローレベルのとき、トライステートバッファ７３は無効化され、ＮＭＯＳトランジスタ７５はオンとなり、ローレベルの制御信号ＤＸＣが出力される。ＯＤＴ信号がハイレベルのときには、データ信号ＤＣの反転信号が制御信号ＤＸＣとして出力される。

図１０は、ＺＱ制御回路Ｅ１Ｎの回路図である。ＺＱ制御回路Ｅ１Ｎは、トライステートバッファ７７、ＰＭＯＳトランジスタ７９およびスルーレート調整回路８３を含む。トライステートバッファ７７には、制御信号ＤＸＣとＺＱＮ信号が供給され、ＰＭＯＳトランジスタ７９にはＺＱＮ信号が供給される。

ＺＱＮ信号がローレベルのとき、ＰＭＯＳトランジスタ７９はオンとなり、スルーレート調整回路８３の入力信号はハイレベルとなる。すなわち、ＺＱ制御回路Ｅ１Ｎからの出力信号ＤＮはローレベルに固定され、第２出力バッファ３８は無効化される。ＺＱＮ信号がハイレベルのときには、スルーレート調整回路８３には制御信号ＤＸＣが入力される。スルーレート調整回路８３も、図示しないスルーレート設定信号により、データ信号ＤＮのスルーレートを調整する。

図１１は、複数の単位バッファ８４とタイミング調整回路８６の関係を示す回路図である。単位バッファ８４ａ，８４ｂ〜８４ｎは、図３に示した出力調整回路３０および出力バッファ４０をまとめた回路である。１つの前段出力回路２０に複数の単位バッファ８４を接続してもよい。このとき、前段出力回路２０と各単位バッファ８４は、タイミング調整回路８６を介して接続される。各単位バッファ８４は同一のインピーダンスを有してもよい。タイミング調整回路８６は、同時に活性化させる単位バッファ８４の数を選択することにより、第１出力バッファ３６や第２出力バッファ３８のインピーダンスを選択する。たとえば、２つの単位バッファ８４を同時に活性化させれば、前段出力回路２０は、単位バッファ８４の並列回路を介してデータ入出力端子１４と接続されるため、データ入出力端子１４からみたインピーダンスは半分になる。

タイミング調整回路８６は、複数の単位バッファ８４を活性化させるとき、その活性化タイミングをずらしてもよい。複数の単位バッファ８４を活性化させると電源電圧に変動が生じやすいが、完全な同時活性化ではなく、僅かずつ活性化タイミングをずらすことにより、一度に大きな電源変動が生じるのを抑制できる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
２０ 前段出力回路
２１ クロック入力回路
２２ レベルシフタ
２４ バッファ
２６ 出力調整回路
３０ 出力調整回路
３１ コマンド入力回路
３２ コマンドデコーダ
３６ 第１出力バッファ
３８ 第２出力バッファ
４０ 出力バッファ
４１ アドレス入力回路
４２ アドレスラッチ回路
４４ ＰＭＯＳトランジスタ
４６ ＮＭＯＳトランジスタ
５０ シリアライザ
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
６６ 制御信号
７０ データ入出力回路
７２ トライステートバッファ
７３ トライステートバッファ
７４ ＰＭＯＳトランジスタ
７５ ＮＭＯＳトランジスタ
７６ トライステートバッファ
７７ トライステートバッファ
７８ ＮＭＯＳトランジスタ
７９ ＰＭＯＳトランジスタ
８０ ＤＬＬ回路
８２ スルーレート調整回路
８３ スルーレート調整回路
８４ 単位バッファ
８６ タイミング調整回路
９０ 内部電源発生回路
９２ 入力バッファ
１００ パッド群
２００ アレイ系回路
Ｃ１ 第１出力制御回路
Ｃ２ 第２出力制御回路
Ｄ１，Ｄ２ ＯＤＴ制御回路
Ｅ１，Ｅ２ ＺＱ制御回路

Claims (9)

1. データ端子と、
   第１および第２の電源ラインとの間に接続され、データを出力する前段出力回路と、
   第３および第４の電源ラインとの間に接続され、前記データ端子を駆動する出力バッファと、
   前記第１および第２の電源ラインとの間に接続される第１の出力調整回路と、
   前記第３および第４の電源ラインとの間に接続される第２の出力調整回路と、を備え、
   前記前段出力回路は、前記第１および第２の出力調整回路の双方に前記データを出力し、
   前記第１および第２の出力調整回路は前記データに基づく出力を前記出力バッファに供給し、
   前記出力バッファは前記第１および第２の出力調整回路の前記出力に基づいて前記データ端子を駆動することを特徴とする半導体装置。
2. メモリセルアレイ、を更に備え、
   前記前段出力回路は、前記メモリセルアレイから読み出されたデータを出力することを特徴とする請求項１に記載の半導体装置。
3. 前記前段出力回路は、
   第５および第６の電源ラインとの間に接続され、前記メモリセルアレイから読み出されたデータをシリアライズするシリアライザと、前記第１および第２の電源ラインとの間に接続されたレベルシフタを含み、
   前記レベルシフタは、前記シリアライズされたデータの電圧レベルを変換することを特徴とする請求項１または２に記載の半導体装置。
4. 前記出力バッファは、
   前記第３の電源ラインと前記データ端子との間に接続される第１の出力バッファと、
   前記データ端子と前記第４の電源ラインとの間に接続される第２の出力バッファを含むことを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第１および第２の出力調整回路は、前記第１および第２の出力バッファのインピーダンスを制御することを特徴とする請求項４に記載の半導体装置。
6. 前記第１および第２の出力調整回路は、前記出力バッファが前記データ端子からデータを出力するタイミングを調整することを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 第１の電源電位が供給される第１の電源端子と、
   前記第１の電源端子に接続された第１の電源ラインと、
   第２の電源電位が供給され、前記第１の電源端子とは独立して設けられた第２の電源端子と、
   前記第２の電源端子に接続され、前記第１の電源ラインとは独立して設けられた第２の電源ラインと、
   外部端子と、
   前記外部端子と第１の電源ラインとの間に接続された第１のトランジスタと、
   第１のノードと前記第１のトランジスタの制御端子との間に接続されると共に前記第１の電源ラインに接続され、前記第１のノードの電位及び前記第１の電源ラインの電位に基づいて前記第１のトランジスタを駆動する第１の出力調整回路と、
   前記第１のノードと前記第１のトランジスタの制御端子との間に接続されると共に前記第２の電源ラインに接続され、前記第１のノードの電位及び前記第２の電源ラインの電位に基づいて前記第１のトランジスタを駆動する第２の出力調整回路とを備えることを特徴とする半導体装置。
8. 前記第１及び第２の電源電位とは異なる前記第３の電源電位が供給された第３の電源端子と、
   前記第３の電源端子に接続された第３の電源ラインと、
   前記第１及び第の２の電源電位とは異なる前記第４の電源電位が供給され、前記第３の電源端子とは独立して設けられた第４の電源端子と、
   前記第４の電源端子に接続され、前記第３の電源ラインとは独立して設けられた第４の電源ラインと、
   前記第１の出力調整回路は、前記第３の電源ラインに接続され、前記第１のノードの電位及び前記第１及び第３の電源ラインの電位に基づいて前記第１のトランジスタを駆動し、
   前記第２の出力調整回路は、前記第４の電源ラインに接続され、前記第１のノードの電位及び前記第２及び第４の電源ラインの電位に基づいて前記第１のトランジスタを駆動することを特徴とする請求項７に記載の半導体装置。
9. 入力端が前記外部端子に接続された入力バッファを備えることを特徴とする請求項７に記載の半導体装置。

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