JP2014127894A - 半導体装置 - Google Patents

Abstract

【課題】信号のスルーレート調整を可能としつつ、スタンバイ時における消費電流を削減する。
【解決手段】入力信号に基づいて出力ノードを第１及び第２の電源ノードのいずれか一方に接続する論理ゲート回路２２０と、第１の電源ノードと第１の電源ラインとの間に並列接続されたトランジスタ２２３_Ｎ〜２２５_Ｎとを備える。論理ゲート回路２２０は、出力ノードと第１の電源ノードとの間に接続され、制御電極に入力信号が供給されるトランジスタ２２２_Ｌを含む。トランジスタ２２２_Ｌのしきい値電圧は、トランジスタ２２３_Ｎ〜２２５_Ｎのしきい値電圧よりも低い。本発明によれば、信号のスルーレート調整を可能としつつ、スタンバイ時における消費電流を削減することが可能となる。
【選択図】図５

Description

本発明は半導体装置に関し、特に、スルーレート調整機能を有する半導体装置に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置には高いデータ転送レートが求められている。高いデータ転送レートを実現するためには、出力データの波形の傾き、つまりスルーレートを設計値通りとする必要があるため、ＤＲＡＭなどの半導体装置においてはスルーレート調整機能が備えられていることがある（特許文献１参照）。

他方、データ転送レートが高くなると、求められるスルーレートも大きくなる。スルーレートを大きくするためには、出力データに関連するトランジスタとしてしきい値電圧の低いトランジスタを用いればよいが、しきい値電圧の低いトランジスタはオフリーク電流が大きいため、消費電流が増大するという問題があった。

しきい値電圧の低いトランジスタを用いながらオフリーク電流を削減する方法として、いわゆるパワーゲーティング技術が知られている（特許文献２参照）。

特開２０１０−５０８５６号公報 特開平６−３３４０１０号公報

しかしながら、パワーゲーティング技術はスタンバイ時における消費電流を削減するものであり、通常動作時における信号のスルーレートを調整することはできない。

本発明の第１の側面による半導体装置は、出力ノード、第１の電源ノード及び第２の電源ノードを有し、第１の入力信号に基づいて前記出力ノードを前記第１及び第２の電源ノードのいずれか一方に接続する第１の論理ゲート回路と、前記第１の電源ノードと第１の電源ラインとの間に並列接続された複数の第１のトランジスタと、前記複数の第１のトランジスタをそれぞれ独立に制御する制御回路と、を備え、前記第１の論理ゲート回路は、前記出力ノードと前記第１の電源ノードとの間に接続され、制御電極に前記第１の入力信号が供給される第２のトランジスタを含み、前記第２のトランジスタのしきい値電圧は、前記複数の第１のトランジスタのしきい値電圧よりも低いことを特徴とする。

本発明の第２の側面による半導体装置は、データ端子と、前記データ端子を第１の論理レベルに駆動する第１の出力ドライバと、前記第１の出力ドライバを活性状態に駆動する第１のトランジスタ及び前記出力ドライバを非活性化に駆動する第２のトランジスタを含む第１の論理ゲート回路と、前記第１のトランジスタに供給する動作電流量を制御する第３のトランジスタと、を備え、前記第１のトランジスタのしきい値電圧は、前記第３のトランジスタのしきい値電圧よりも低いことを特徴とする。

本発明によれば、信号のスルーレート調整を可能としつつ、スタンバイ時における消費電流を削減することが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 キャリブレーション回路４０の回路図である。 入出力回路１００の回路図である。 単位バッファ１０１の回路図である。 前段回路１４０の回路図である。 本発明者らが発明に至る過程で考えたプロトタイプによる前段回路１４０の回路図である。 スルーレート制御回路１８０の回路図である。 一般的な可変遅延回路の回路図である。 入力信号ＩＮと出力信号ＯＵＴＡ，ＯＵＴＢの波形図である。 本発明の好ましい実施形態による可変遅延回路の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路４０の基準インピーダンスとして用いられる。キャリブレーション回路４０の詳細については後述する。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。

図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。また、半導体装置１０には、外部端子としてコマンドアドレス端子２１、チップセレクト端子２２、クロック端子２３、データ端子２４、電源端子２５〜２７及びキャリブレーション端子ＺＱが設けられている。

クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。本明細書において、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号／ＣＫは、外部クロック信号ＣＫの反転信号である。外部クロック信号ＣＫ，／ＣＫは、いずれもクロック入力回路３６に供給される。クロック入力回路３６に供給された外部クロック信号ＣＫ，／ＣＫは、クロック発生回路３７に供給される。クロック発生回路３７は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２、コマンドデコード回路３４、キャリブレーション回路４０及びラッチ回路１５などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

コマンドアドレス端子２１には、コマンドアドレス信号ＣＡが入力される。コマンドアドレス信号は、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤを構成する。チップセレクト端子２２には、チップセレクト信号／ＣＳが入力される。これらの信号はコマンドアドレス（ＣＡ）入力回路３１に供給される。コマンドアドレス入力回路３１に供給されたこれらの信号のうち、アドレス信号ＡＤＤはアドレスラッチ回路３２に供給され、コマンド信号ＣＭＤは、コマンドデコード回路３４に供給される。

アドレスラッチ回路３２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする。ラッチされたアドレス信号ＡＤＤのうち、ロウアドレスはロウデコーダ１２に供給され、カラムアドレスはカラムデコーダ１３に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモード設定信号としてモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータを設定される。図１には、モードレジスタが示す動作モードのパラメータのうち、インピーダンス選択信号ＳＥＬ及びスルーレート選択信号ＳＲ１〜ＳＲ４については、後述する入出力回路１００に供給される。インピーダンス選択信号ＳＥＬは、入出力回路１００に含まれる出力バッファ１００ａのインピーダンスを選択するための信号である。また、スルーレート選択信号ＳＲ１〜ＳＲ４は、出力バッファ１００ａによって出力されるリードデータＤＱのスルーレートを選択するための信号である。これら信号の機能については追って詳述する。

コマンドデコード回路３４は、内部クロックＩＣＬＫに同期して、コマンド信号ＣＭＤの保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣＯＭ、オンダイターミネーション信号ＯＤＴ、スタンバイ信号ＳＴＢなどがある。

アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。

カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ラッチ回路１５及び入出力回路１００を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１００及びラッチ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ラッチ回路１５及び入出力回路１００の動作は、内部クロック信号ＩＣＬＫに同期して行われる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。

キャリブレーション信号ＺＱＣＯＭは、コマンド信号ＣＭＤがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーションコマンドは、半導体装置１０の初期化時に発行される他、通常動作時においても定期的に発行される。キャリブレーション信号ＺＱＣＯＭは、キャリブレーション回路４０を活性化させる信号である。キャリブレーション回路４０は、キャリブレーション信号ＺＱＣＯＭに応答してキャリブレーション動作を実行し、これにより入出力回路１００に含まれる出力バッファ１００ａのインピーダンスを調整する。キャリブレーション回路４０及び出力バッファ１００ａの詳細については後述する。

オンダイターミネーション信号ＯＤＴは、コマンド信号ＣＭＤがオンダイターミネーションコマンドを示している場合に活性化される信号である。オンダイターミネーション信号ＯＤＴは入出力回路１００に供給され、これが活性化すると入出力回路１００に含まれる出力バッファ１００ａが終端抵抗器として機能する。

スタンバイ信号ＳＴＢは、コマンド信号ＣＭＤがスタンバイコマンドを示している場合に活性化される信号である。スタンバイ信号ＳＴＢは、入出力回路１００を含む各種回路ブロックに供給され、これが活性化するとこれら回路ブロックがスタンバイ状態となり、通常動作時と比べて消費電流が大幅に削減される。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３９に供給される。内部電源発生回路３９は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。基準電位ＺＱＶＲＥＦは、キャリブレーション回路４０にて使用される基準電位である。

電源端子２６，２７は、出力バッファ１００ａにて用いられる電源電位ＶＤＤＱ，ＶＳＳＱがそれぞれ供給される端子である。上述した電源端子２５とは別に出力バッファ１００ａ用の電源端子２６，２７を設けているのは、出力バッファ１００ａにて生じる電源ノイズが他の回路に伝搬するのを防止するためである。

さらに、本実施形態による半導体装置１０は、ヒューズ回路３８を備えている。ヒューズ回路３８は、光学ヒューズ素子又は電気ヒューズ素子を含む不揮発性の記憶回路であり、半導体装置１０の動作モードを示すパラメータが設定される。ヒューズ回路３８に設定されたパラメータのうち、スルーレート制御信号ＦＵ１〜ＦＵ４は入出力回路１００に供給される。ヒューズ回路３８へのプログラミングは、製造段階で行われる。

図２は、キャリブレーション回路４０の回路図である。

図２に示すように、キャリブレーション回路４０は、プルアップレプリカ回路４１，４２と、プルダウンレプリカ回路４３と、プルアップレプリカ回路４１，４２の動作を制御するカウンタ回路４４と、プルダウンレプリカ回路４３の動作を制御するカウンタ回路４５と、カウンタ回路４４を制御するコンパレータ４６と、カウンタ回路４５を制御するコンパレータ４７とを備えている。

具体的には、カウンタ回路４４は、自身のカウント値を変化させてプルアップレプリカ回路４１，４２のインピーダンスを変化させる。コンパレータ４６は、キャリブレーション端子ＺＱの電位が基準電位ＺＱＶＲＥＦと等しくなったとき、即ち、プルアップレプリカ回路４１のインピーダンスが外部抵抗Ｒｅのインピーダンスと等しくなったときに、カウンタ回路４４のカウント動作を停止する。基準電位ＺＱＶＲＥＦは、図１に示した内部電源発生回路３９により生成される。

カウンタ回路４４のカウント値はインピーダンス調整コードＰＣＯＤＥとして用いられ、プルアップレプリカ回路４１，４２にフィードバックされるとともに、図１に示した入出力回路１００に供給される。同様に、プルダウンレプリカ回路４３のインピーダンスもカウンタ回路４５及びコンパレータ４７により調整される。カウンタ回路４５のカウント値はインピーダンス調整コードＮＣＯＤＥとして用いられ、プルダウンレプリカ回路４３にフィードバックされるとともに、図１に示した入出力回路１００に供給される。インピーダンス調整コードＰＣＯＤＥ，ＮＣＯＤＥは、それぞれ複数ビットの信号である。

上述の通り、キャリブレーション回路４０はキャリブレーション信号ＺＱＣＯＭに基づいて活性化される。したがって、キャリブレーション信号ＺＱＣＯＭが活性化する度に、カウンタ回路４４，４５のカウント値、すなわちインピーダンス調整コードＰＣＯＤＥ，ＮＣＯＤＥが更新される。

図３は、入出力回路１００の回路図である。

図３に示すように、入出力回路１００はデータ端子２４に接続された７個の単位バッファ１０１〜１０７及び入力バッファ１９０を備えている。図３には１つのデータ端子２４に対応する単位バッファ１０１〜１０７及び入力バッファ１９０が示されており、実際にはデータ端子２４の数分だけこれらバッファ１０１〜１０７，１９０が設けられる。

単位バッファ１０１〜１０７は図１に示した出力バッファ１００ａに対応する回路ブロックである。単位バッファ１０１〜１０７は３つの出力バッファ１１０，１２０，１３０にグループ化されている。１つ目の出力バッファ１１０は４つの単位バッファ１０１〜１０４からなり、前段回路１４０によって共通に制御される。２つ目の出力バッファ１２０は２つの単位バッファ１０５，１０６からなり、前段回路１５０によって共通に制御される。３つ目の出力バッファ１３０は１つの単位バッファ１０７からなり、前段回路１６０によって制御される。

図４は、単位バッファ１０１の回路図である。

図４に示すように、単位バッファ１０１は、並列接続された５つのＰチャンネルＭＯＳトランジスタ１８１〜１８５と、並列接続された５つのＮチャンネルＭＯＳトランジスタ１９１〜１９５とを備えている。ＰチャンネルＭＯＳトランジスタ１８１〜１８５のソースは電源電位ＶＤＤＱが供給される電源端子２６に接続され、ＮチャンネルＭＯＳトランジスタ１９１〜１９５のソースは接地電位ＶＳＳＱが供給される電源端子２７に接続される。これらトランジスタ１８１〜１８５とトランジスタ１９１〜１９５との間には、抵抗１８６，１９６が直列に接続されており、抵抗１８６と抵抗１９６の接続点がデータ端子２４に接続されている。

トランジスタ１８１〜１８５のゲート電極には、プルアップデータＤＰＢ１１〜ＤＰＢ１５がそれぞれ供給されている。また、トランジスタ１９１〜１９５のゲート電極には、プルダウンデータＤＮＢ１１〜ＤＮＢ１５がそれぞれ供給されている。これにより、単位バッファ１０１に含まれる１０個のトランジスタは、１０本のデータＤＰＢ１１〜ＤＰＢ１５，ＤＮＢ１１〜ＤＮＢ１５によって、個別にオン／オフ制御がされる。これらデータＤＰＢ１１〜ＤＰＢ１５，ＤＮＢ１１〜ＤＮＢ１５は、図３に示す前段回路１４０によって生成される出力データＤ１に相当する。

単位バッファ１０１に含まれるトランジスタ１８１〜１８５及び抵抗１８６は、プルアップ回路ＰＵを構成する。また、単位バッファ１０１に含まれるトランジスタ１９１〜１９５及び抵抗１９６は、プルダウン回路ＰＤを構成する。プルアップ回路ＰＵ及びプルダウン回路ＰＤは、導通時に所望のインピーダンス（例えば２４０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１８１のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ１８２〜１８５のＷ／Ｌ比をそれぞれ２ＷＬｐ、４ＷＬｐ、８ＷＬｐ、１６ＷＬｐに設計している。これにより、インピーダンス調整コードＰＣＯＤＥによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルアップ回路ＰＵのオン抵抗を所望のインピーダンスに固定させることができる。

同様に、トランジスタ１９１〜１９５についても、トランジスタ１８１〜１８５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１９１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタ１９２〜１９５のＷ／Ｌ比をそれぞれ２ＷＬｎ、４ＷＬｎ、８ＷＬｎ、１６ＷＬｎに設計すればよい。これにより、インピーダンス調整コードＮＣＯＤＥによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、プルダウン回路ＰＤのオン抵抗を所望のインピーダンスに固定させることができる。

他の単位バッファ１０２〜１０７についても、図４に示した単位バッファ１０１と基本的に同じ回路構成を有している。但し、出力バッファ１２０を構成する単位バッファ１０５，１０６については、出力データＤ１の代わりに、前段回路１５０によって生成される出力データＤ２によって制御される。また、出力バッファ１３０を構成する単位バッファ１０７については、出力データＤ１の代わりに、前段回路１６０によって生成される出力データＤ３によって制御される。

図３に戻って、前段回路１４０，１５０，１６０は、出力制御回路１７０及びスルーレート制御回路１８０によって制御される。出力制御回路１７０は、前段回路１４０に内部データＰＤＡＴＡ１，ＮＤＡＴＡ１を供給し、前段回路１５０に内部データＰＤＡＴＡ２，ＮＤＡＴＡ２を供給し、前段回路１６０に内部データＰＤＡＴＡ３，ＮＤＡＴＡ３を供給する。また、スルーレート制御回路１８０は、前段回路１４０，１５０，１６０にスルーレート制御信号ＳＲＡ〜ＳＲＦを共通に供給する。

出力制御回路１７０は、リードライトバスＲＷＢＳを介してラッチ回路１５から供給されるリードデータの論理レベル、インピーダンス選択信号ＳＥＬ及びオンダイターミネーション信号ＯＤＴに基づいて、上述した内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３，ＮＤＡＴＡ１〜ＮＤＡＴＡ３を生成する回路である。内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３はローアクティブな信号であり、これがローレベルになると図４に示したプルアップ回路ＰＵがオンし、データ端子２４がハイレベルに駆動される。一方、内部データＮＤＡＴＡ１〜ＮＤＡＴＡ３はハイアクティブな信号であり、これがハイレベルになると図４に示したプルダウン回路ＰＤがオンし、データ端子２４がローレベルに駆動される。

より具体的に説明すると、インピーダンス選択信号ＳＥＬは、使用する出力バッファ１１０，１２０，１３０を指定する信号であり、インピーダンス選択信号ＳＥＬにより使用状態とされた出力バッファ１１０，１２０，１３０に対応する内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３はローレベルへの遷移が許可され、内部データＮＤＡＴＡ１〜ＮＤＡＴＡ３はハイレベルへの遷移が許可される。これにより、使用状態とされた出力バッファ１１０，１２０，１３０については、プルアップ回路ＰＵ及びプルダウン回路ＰＤがオンできる状態となる。これに対し、インピーダンス選択信号ＳＥＬにより不使用状態とされた出力バッファ１１０，１２０，１３０に対応する内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３はハイレベルに固定され、内部データＮＤＡＴＡ１〜ＮＤＡＴＡ３はローレベルに固定される。これにより、不使用状態とされた出力バッファ１１０，１２０，１３０はハイインピーダンス状態に固定される。

内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３，ＮＤＡＴＡ１〜ＮＤＡＴＡ３の論理レベルは、リードライトバスＲＷＢＳ上のリードデータの論理レベルによって決まる。したがって、リードライトバスＲＷＢＳ上のリードデータがハイレベルであれば、使用状態とされた出力バッファ１１０，１２０，１３０のプルアップ回路ＰＵがオンし、逆に、リードライトバスＲＷＢＳ上のリードデータがローレベルであれば、使用状態とされた出力バッファ１１０，１２０，１３０のプルダウン回路ＰＤがオンする。もちろん、不使用状態とされた出力バッファ１１０，１２０，１３０については、リードライトバスＲＷＢＳ上のリードデータの論理レベルにかかわらずハイインピーダンス状態とされる。

また、オンダイターミネーション信号ＯＤＴは、出力バッファ１１０，１２０，１３０を終端抵抗器として機能させるための信号である。具体的には、オンダイターミネーション信号ＯＤＴが活性化すると、使用状態とされた出力バッファ１１０，１２０，１３０に対応する内部データＰＤＡＴＡ１〜ＰＤＡＴＡ３がローレベル、内部データＮＤＡＴＡ１〜ＮＤＡＴＡ３がハイレベルとなる。これにより、当該出力バッファ１１０，１２０，１３０に含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤの両方がオンすることから、当該出力バッファ１１０，１２０，１３０が終端抵抗器として機能することになる。

スルーレート制御回路１８０は、モードレジスタ１４から供給されるスルーレート選択信号ＳＲ１〜ＳＲ４、ヒューズ回路３８から供給されるスルーレート制御信号ＦＵ１〜ＦＵ４、コマンドデコード回路３４から供給されるスタンバイ信号ＳＴＢを受け、これらに基づいてスルーレート制御信号ＳＲＡ〜ＳＲＦを生成する。スルーレート制御信号ＳＲＡ〜ＳＲＦは、前段回路１４０，１５０，１６０に共通に供給される。スルーレート制御回路１８０の回路構成については後述する。

図５は、前段回路１４０の回路図である。

図５に示すように、前段回路１４０は、５つのＯＲゲート回路２００，２１０，２２０，２３０，２４０と、５つのＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０からなる。ＯＲゲート回路２００，２１０，２２０，２３０，２４０は図４に示したプルアップデータＤＰＢ１１〜ＤＰＢ１５をそれぞれ生成する回路であり、ＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０は図４に示したプルダウンデータＤＮＢ１１〜ＤＮＢ１５をそれぞれ生成する回路である。ＯＲゲート回路は、ＮＯＲゲート回路及びその後段に接続されたインバータ回路からなる。ＡＮＤゲート回路は、ＮＡＮＤゲート回路及びその後段に接続されたインバータ回路からなる。

ここで、ＯＲゲート回路２００，２１０，２２０，２３０，２４０の一方の入力ノードには内部データＰＤＡＴＡ１が共通に供給され、他方の入力ノードにはインピーダンス調整コードＰＣＯＤＥを構成する各ビットＰＣＯＤＥ０〜ＰＣＯＤＥ４がそれぞれ供給される。同様に、ＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０の一方の入力ノードには内部データＮＤＡＴＡ１が共通に供給され、他方の入力ノードにはインピーダンス調整コードＮＣＯＤＥを構成する各ビットＮＣＯＤＥ０〜ＮＣＯＤＥ４がそれぞれ供給される。

尚、前段回路１５０については、内部データＰＤＡＴＡ１，ＮＤＡＴＡ１の代わりに内部データＰＤＡＴＡ２，ＮＤＡＴＡ２が用いられる他は前段回路１４０と同じ回路構成を有している。また、前段回路１６０については、内部データＰＤＡＴＡ１，ＮＤＡＴＡ１の代わりに内部データＰＤＡＴＡ３，ＮＤＡＴＡ３が用いられる他は前段回路１４０と同じ回路構成を有している。

かかる構成により、内部データＰＤＡＴＡ１がローレベルに活性化すると、インピーダンス調整コードＰＣＯＤＥによって指定されたプルアップデータＤＰＢ１１〜ＤＰＢ１５がローレベルに活性化する。これにより、プルアップ回路ＰＵを構成するトランジスタ１８１〜１８５のいくつかがオンし、キャリブレーション回路４０によって調整されたインピーダンス（例えば２４０Ω）にてデータ端子２４がハイレベルに駆動される。一方、内部データＮＤＡＴＡ１がハイレベルに活性化すると、インピーダンス調整コードＮＣＯＤＥによって指定されたプルダウンデータＤＮＢ１１〜ＤＮＢ１５がハイレベルに活性化する。これにより、プルダウン回路ＰＤを構成するトランジスタ１９１〜１９５のいくつかがオンし、キャリブレーション回路４０によって調整されたインピーダンス（例えば２４０Ω）にてデータ端子２４がローレベルに駆動される。

図５に示すように、ＯＲゲート回路２００に含まれるインバータ回路はＰチャンネル型ＭＯＳトランジスタ２０１_Ｌ及びＮチャンネル型ＭＯＳトランジスタ２０２_Ｌからなり、トランジスタ２０２_ＬのソースにはＮチャンネル型ＭＯＳトランジスタ２０３_Ｎを介して接地電位ＶＳＳが供給されている。トランジスタ２０１_Ｌ，２０２_Ｌのソースはそれぞれインバータ回路の電源ノードを構成し、共通接続されたドレインは出力ノードを構成する。トランジスタ２０１_Ｌ，２０２_Ｌのゲート電極に供給される信号は、該インバータ回路の入力信号である。

ここで、符号の末尾に「Ｌ」が付されたトランジスタは低しきい値型のトランジスタであり、符号の末尾に「Ｎ」が付されたトランジスタは通常しきい値型のトランジスタである。したがって、トランジスタ２０１_Ｌ，２０２_Ｌのしきい値をＶＬとし、トランジスタ２０３_Ｎのしきい値をＶＮとした場合、
ＶＬ＜ＶＮ
である。後述する他のトランジスタについても同様であるため、繰り返しの説明は省略する。トランジスタ２０３_Ｎのゲート電極にはスルーレート制御信号ＳＲＣが供給されている。

ＯＲゲート回路２１０の回路構成は、上述したＯＲゲート回路２００と基本的に同様であり、トランジスタ２１１_Ｌ，２１２_Ｌ，２１３_Ｎを含んでいる。

これに対し、ＯＲゲート回路２２０はトランジスタ２２１_Ｌ，２２２_Ｌ，２２３_Ｎ〜２２５_Ｎを含んでいる。トランジスタ２２３_Ｎ〜２２５_Ｎはトランジスタ２２２_Ｌのソースと接地電位ＶＳＳが供給される電源ノードとの間に並列接続されており、各ゲート電極にはスルーレート制御信号ＳＲＡ〜ＳＲＣがそれぞれ供給される。したがって、ＯＲゲート回路２２０の出力信号であるプルアップデータＤＰＢ１３がハイレベルからローレベルに遷移する際のスルーレートは、スルーレート制御信号ＳＲＡ〜ＳＲＣによって選択することが可能となる。

ＯＲゲート回路２３０の回路構成は、上述したＯＲゲート回路２２０と基本的に同様であり、トランジスタ２３１_Ｌ，２３２_Ｌ，２３３_Ｎ〜２３５_Ｎを含んでいる。また、ＯＲゲート回路２４０の回路構成も上述したＯＲゲート回路２２０と基本的に同様であり、トランジスタ２４１_Ｌ，２４２_Ｌ，２４３_Ｎ〜２４５_Ｎを含んでいる。したがって、プルアップデータＤＰＢ１４，ＤＰＢ１５がハイレベルからローレベルに遷移する際のスルーレートについても、スルーレート制御信号ＳＲＡ〜ＳＲＣによって選択することが可能となる。

かかる回路構成により、内部データＰＤＡＴＡ１がローレベルに活性化すると、インピーダンス調整コードＰＣＯＤＥ０〜ＰＣＯＤＥ４によって選択されたＯＲゲート回路２００，２１０，２２０，２３０，２４０は、対応するプルアップデータＤＰＢ１１〜ＤＰＢ１５をスルーレート制御信号ＳＲＡ〜ＳＲＣによって指定されたスルーレートにてハイレベルからローレベルに遷移させる。スルーレート制御信号ＳＲＡ〜ＳＲＣには重み付がされていることが好ましく、例えば、トランジスタ２２３_Ｎ，２３３_Ｎ，２４３_Ｎの電流駆動能力を決めるＷ／Ｌ比を１ＷＬｎ'とした場合、トランジスタ２２４_Ｎ，２３４_Ｎ，２４４_ＮのＷ／Ｌ比を２ＷＬｎ'に設計し、トランジスタ２２５_Ｎ，２３５_Ｎ，２４５_ＮのＷ／Ｌ比を４ＷＬｎ'に設計すればよい。プルアップデータＤＰＢ１１〜ＤＰＢ１５のスルーレートは、データ端子２４から出力されるリードデータＤＱがローレベルからハイレベルに遷移する際のスルーレートに反映される。

ＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０についても同様の回路構成を有している。つまり、ＡＮＤゲート回路２５０に含まれるインバータ回路はＰチャンネル型ＭＯＳトランジスタ２５１_Ｌ及びＮチャンネル型ＭＯＳトランジスタ２５２_Ｌからなり、トランジスタ２５１_ＬのソースにはＰチャンネル型ＭＯＳトランジスタ２５３_Ｎを介して電源電位ＶＤＤが供給されている。トランジスタ２５３_Ｎのゲート電極にはスルーレート制御信号ＳＲＦが供給されている。ＡＮＤゲート回路２６０の回路構成はＡＮＤゲート回路２５０と基本的に同様であり、トランジスタ２６１_Ｌ，２６２_Ｌ，２６３_Ｎを含んでいる。

これに対し、ＡＮＤゲート回路２７０はトランジスタ２７１_Ｌ，２７２_Ｌ，２７３_Ｎ〜２７５_Ｎを含んでいる。トランジスタ２７３_Ｎ〜２７５_Ｎはトランジスタ２７１_Ｌのソースと電源電位ＶＤＤが供給される電源ノードとの間に並列接続されており、各ゲート電極にはスルーレート制御信号ＳＲＤ〜ＳＲＦがそれぞれ供給される。したがって、ＡＮＤゲート回路２７０の出力信号であるプルダウンデータＤＮＢ１３がローレベルからハイレベルに遷移する際のスルーレートは、スルーレート制御信号ＳＲＤ〜ＳＲＦによって選択することが可能となる。

ＡＮＤゲート回路２８０の回路構成は、ＡＮＤゲート回路２７０と基本的に同様であり、トランジスタ２８１_Ｌ，２８２_Ｌ，２８３_Ｎ〜２８５_Ｎを含んでいる。また、ＡＮＤゲート回路２９０の回路構成も上述したＡＮＤゲート回路２７０と基本的に同様であり、トランジスタ２９１_Ｌ，２９２_Ｌ，２９３_Ｎ〜２９５_Ｎを含んでいる。したがって、プルダウンデータＤＮＢ１４，ＤＮＢ１５がローレベルからハイレベルに遷移する際のスルーレートについても、スルーレート制御信号ＳＲＤ〜ＳＲＦによって選択することが可能となる。

かかる回路構成により、内部データＮＤＡＴＡ１がハイレベルに活性化すると、インピーダンス調整コードＮＣＯＤＥ０〜ＮＣＯＤＥ４によって選択されたＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０は、対応するプルダウンデータＤＮＢ１１〜ＤＮＢ１５をスルーレート制御信号ＳＲＤ〜ＳＲＦによって指定されたスルーレートにてローレベルからハイレベルに遷移させる。スルーレート制御信号ＳＲＤ〜ＳＲＦには重み付がされていることが好ましく、例えば、トランジスタ２７３_Ｎ，２８３_Ｎ，２９３_Ｎの電流駆動能力を決めるＷ／Ｌ比を１ＷＬｐ'とした場合、トランジスタ２７４_Ｎ，２８４_Ｎ，２９４_ＮのＷ／Ｌ比を２ＷＬｐ'に設計し、トランジスタ２７５_Ｎ，２８５_Ｎ，２９５_ＮのＷ／Ｌ比を４ＷＬｐ'に設計すればよい。プルダウンデータＤＮＢ１１〜ＤＮＢ１５のスルーレートは、データ端子２４から出力されるリードデータＤＱがハイレベルからローレベルに遷移する際のスルーレートに反映される。

上述したように、本実施形態においてはＯＲゲート回路２００，２１０，２２０，２３０，２４０又はＡＮＤゲート回路２５０，２６０，２７０，２８０，２９０に含まれるインバータ回路が低しきい値型のトランジスタによって構成され、そのスルーレートを制御するトランジスタ（例えばトランジスタ２２３_Ｎ〜２２５_Ｎ）が通常しきい値型のトランジスタによって構成されている。低しきい値型のトランジスタは、通常しきい値型のトランジスタに比べてスイッチング速度が速く、電流供給能力も大きいため、データ転送レートの高い高速ＤＲＡＭに求められる、高いスルーレートを実現することが可能となる。しかも、スルーレートを制御するトランジスタ（例えばトランジスタ２２３_Ｎ〜２２５_Ｎ）については通常しきい値型のトランジスタによって構成されているため、これらトランジスタを全てオフさせれば、オフリーク電流の量は、通常しきい値型のトランジスタのオフリーク電流で決まる。通常しきい値型のトランジスタのオフリーク電流は、低しきい値型のトランジスタのオフリーク電流よりも大幅に小さいため、消費電流を削減することが可能となる。

なお、リードデータＤＱのスルーレートを高める方法としては、図６に示すように、スルーレートを制御するトランジスタ（例えばトランジスタ２２３_Ｌ〜２２５_Ｌ）として低しきい値型のトランジスタを用いる方法も考えられる。しかしながら、この場合には、プルアップデータＤＰＢ１１〜ＤＰＢ１５又はプルダウンデータＤＮＢ１１〜ＤＮＢ１５を非活性化させる際にオフ状態となるトランジスタ（例えばトランジスタ２２２_Ｎやトランジスタ２７１_Ｎ）として通常しきい値型のトランジスタを使用しなければ、オフリーク電流が大幅に増大してしまう。ここで、該トランジスタの特性はリードデータＤＱのスルーレートを決める主要因であるため、通常しきい値型のトランジスタを用いるとスルーレートを十分に高めることができない。これに対し、本実施形態においては、リードデータＤＱのスルーレートを決めるトランジスタ（例えばトランジスタ２２２_Ｌ）として低しきい値型のトランジスタを用いていることから、リードデータＤＱのスルーレートを十分に高めることが可能となる。

尚、本実施形態においては、ＯＲゲート回路２００，２１０やＡＮＤゲート回路２５０，２６０については、インバータ回路のソースに接続されたトランジスタ（例えばトランジスタ２０３_Ｎ）が１個のみである。このため、プルアップデータＤＰＢ１１，ＤＰＢ１２やプルダウンデータＤＮＢ１１，ＤＮＢ１２についてはスルーレート調整を行うことができない。このような構成を採用しているのは、プルアップデータＤＰＢ１１，ＤＰＢ１２やプルダウンデータＤＮＢ１１，ＤＮＢ１２は、インピーダンス調整に関する重み付けが小さいため、リードデータＤＱのスルーレート制御にほとんど寄与しないからである。このため、プルアップデータＤＰＢ１１，ＤＰＢ１２やプルダウンデータＤＮＢ１１，ＤＮＢ１２についてはスルーレート調整できない回路構成とすることにより、チップ上における占有面積を削減している。

ここで、重み付けの小さいプルアップデータＤＰＢ１１，ＤＰＢ１２やプルダウンデータＤＮＢ１１，ＤＮＢ１２のスルーレートがリードデータＤＱのスルーレートにほとんど影響しないならば、ＯＲゲート回路２００，２１０やＡＮＤゲート回路２５０，２６０に低しきい値型のトランジスタを用いる必要性が無いとも言える。しかしながら、ＯＲゲート回路２００，２１０やＡＮＤゲート回路２５０，２６０のインバータ回路部分に通常しきい値型のトランジスタを用いると、プルアップデータＤＰＢ１１，ＤＰＢ１２及びプルダウンデータＤＮＢ１１，ＤＮＢ１２と、プルアップデータＤＰＢ１３〜ＤＰＢ１５及びプルダウンデータＤＮＢ１３〜ＤＮＢ１５の変化タイミングにずれが生じるおそれがあり、この場合、リードデータＤＱの信号品質が低下してしまう。

この点を考慮し、本実施形態においては、これらＯＲゲート回路２００，２１０やＡＮＤゲート回路２５０，２６０についても他のＯＲゲート回路２２０，２３０，２４０やＡＮＤゲート回路２７０，２８０，２９０と同様の構成、つまり、インバータ回路部分に低しきい値型のトランジスタを用い、且つ、そのソースに通常しきい値型のトランジスタを接続する構成を採用している。これにより、プルアップデータＤＰＢ１１〜ＤＰＢ１５及びプルダウンデータＤＮＢ１１〜ＤＮＢ１５の変化タイミングを一致させることが可能となる。尚、好ましくは、ＯＲゲート回路２００，２１０のソースに接続される通常しきい値型のトランジスタ２０３Ｎ、２１３Ｎのそれぞれの電流駆動能力は、ＯＲゲート回路２２０，２３０，２４０のそれぞれのソースに共通に接続された３つの通常しきい値型のトランジスタ（例えばトランジスタ２２３Ｎ〜２２５Ｎ）が全てオンしたときの電流駆動能力と実質的に等しくする。同様に、ＡＮＤゲート回路２５０，２６０のソースに接続される通常しきい値型のトランジスタ２５３Ｎ、２６３Ｎのそれぞれの電流駆動能力は、ＡＮＤゲート回路２７０，２８０，２９０のそれぞれのソースに共通に接続された３つの通常しきい値型のトランジスタ（例えばトランジスタ２７３Ｎ〜２７５Ｎ）が全てオンしたときの電流駆動能力と実質的に等しくする。

一方、本実施形態においても、オフリーク電流を削減するためには、スルーレートを制御するトランジスタ（例えばトランジスタ２２３_Ｎ〜２２５_Ｎ）をスタンバイ時において全てオフさせる必要がある。これを実現すべく、本実施形態においては図３に示すスルーレート制御回路１８０にスタンバイ信号ＳＴＢを入力し、スタンバイ信号ＳＴＢに応じてスルーレート制御信号ＳＲＡ〜ＳＲＦの制御を行っている。

図７は、スルーレート制御回路１８０の回路図である。

図７に示すように、スルーレート制御回路１８０は、スルーレート制御信号ＳＲ１〜ＳＲ４及びスルーレート制御信号ＦＵ１〜ＦＵ４のいずれか一方を選択するセレクタ４０１〜４０４を備えている。スルーレート制御信号ＳＲ１〜ＳＲ４はモードレジスタ１４から供給される信号であり、スルーレート制御信号ＦＵ１〜ＦＵ４はヒューズ回路３８から供給される信号である。

セレクタ４０１〜４０４には選択信号ＴＳが供給されており、これが非活性状態である場合にはスルーレート制御信号ＦＵ１〜ＦＵ４が選択され、選択されたスルーレート制御信号ＦＵ１〜ＦＵ４が出力される。したがって、この場合、リードデータＤＱのスルーレートはヒューズ回路３８に設定されたパラメータによって決まる。

これに対し、選択信号ＴＳが活性状態である場合、セレクタ４０１〜４０４はスルーレート制御信号ＳＲ１〜ＳＲ４を選択し、選択したスルーレート制御信号ＳＲ１〜ＳＲ４を出力する。したがって、この場合、リードデータＤＱのスルーレートはモードレジスタ１４に設定されたパラメータによって決まる。このように、本実施形態においては、スルーレートの設定を製造段階においてヒューズ回路３８に書き込むことにより行うことができるとともに、ユーザ側においてモードレジスタ１４に書き込むことにより行うこともできる。

セレクタ４０１，４０２の出力はＡＮＤゲート回路２１１，２１２の一方の入力ノードに供給され、セレクタ４０３，４０４の出力はＯＲゲート回路２１３，２１４の一方の入力ノードに供給される。ＡＮＤゲート回路２１１，２１２の他方の入力ノードにはスタンバイ信号ＳＴＢの反転信号が供給され、ＯＲゲート回路２１３，２１４の他方の入力ノードにはスタンバイ信号ＳＴＢが供給される。そして、ＡＮＤゲート回路２１１，２１２の出力信号はスルーレート制御信号ＳＲＡ，ＳＲＢとして用いられ、ＯＲゲート回路２１３，２１４の出力信号はスルーレート制御信号ＳＲＤ，ＳＲＥとして用いられる。これに対し、スルーレート制御信号ＳＲＣにはスタンバイ信号ＳＴＢの反転信号がそのまま用いられ、スルーレート制御信号ＳＲＦにはスタンバイ信号ＳＴＢがそのまま用いられる。

これにより、スタンバイ信号ＳＴＢがローレベルに非活性化している場合、つまり通常動作時においては、スルーレート制御信号ＳＲＡ，ＳＲＢ，ＳＲＤ，ＳＲＥはセレクタ４０１〜４０４の出力によって決まり、且つ、スルーレート制御信号ＳＲＣ，ＳＲＦはいずれも活性状態となる。これにより、前段回路１４０，１５０，１６０は、ヒューズ回路３８又はモードレジスタ１４によって指定されたスルーレートでリードデータＤＱが出力されるよう、出力バッファ１１０，１２０，１３０をそれぞれ制御する。逆に、スタンバイ信号ＳＴＢがハイレベルに活性化している場合、つまりスタンバイ状態においては、スルーレート制御信号ＳＲＡ〜ＳＲＦは全て非活性状態となる。これにより、前段回路１４０，１５０，１６０は非活性化され、オフリーク電流も削減された状態となる。

このように、本実施形態においてはスタンバイ信号ＳＴＢが活性化するとスルーレート制御信号ＳＲＡ〜ＳＲＦは全て非活性状態となることから、スルーレートを制御するトランジスタ（例えばトランジスタ２２３_Ｎ〜２２５_Ｎ）が全てオフ状態となる。これにより、インバータ回路を構成するトランジスタ（例えばトランジスタ２２１_Ｌ，２２２_Ｌ）として低しきい値型のトランジスタを用いているにもかかわらず、スタンバイ時における消費電流を削減することが可能となる。

以上説明したように、本実施形態による半導体装置１０によれば、リードデータＤＱのスルーレートを可変且つ高レートとしつつ、消費電流を削減することが可能となる。

上記の実施形態では、本発明をリードデータＤＱのスルーレート制御に適用した例について説明したが、本発明の適用対象がこれに限定されるものではなく、次に説明する遅延回路に適用することも可能である。

図８は、一般的な可変遅延回路の回路図である。

図８に示す可変遅延回路は、入力信号ＩＮを受けて出力信号ＯＵＴＡ，ＯＵＴＢをそれぞれ生成する遅延回路３００，４００からなる。遅延回路３００，４００はいずれも２段のインバータ回路からなる。ここで、遅延回路３００，４００に含まれる４つのインバータ回路の遅延時間が互いに等しいとすると、遅延回路３００に含まれる初段のインバータ回路にはスルーレート調整用のトランジスタ３３１_Ｌ〜３３６_Ｌが接続されており、これにより遅延回路３００の遅延時間は遅延回路４００よりも大きく、且つ、遅延時間の調整が可能である。図９は、入力信号ＩＮと出力信号ＯＵＴＡ，ＯＵＴＢの波形図である。トランジスタ３３１_Ｌ〜３３６_Ｌには、上述したスルーレート制御信号ＳＲＡ〜ＳＲＦが供給される。

遅延回路３００のインバータ回路部分を構成するトランジスタ３１１_Ｎ，３１２_Ｎ，３２１_Ｎ，３２２_Ｎや、遅延回路４００構成するトランジスタ４１１_Ｎ，４１２_Ｎ，４２１_Ｎ，４２２_Ｎは、通常しきい値型のトランジスタである。一方、スルーレート調整用のトランジスタ３３１_Ｌ〜３３６_Ｌには低しきい値型のトランジスタが用いられている。これは、スルーレート調整用のトランジスタとして駆動能力の高いトランジスタを用いることにより、遅延時間の微調整を可能とするためである。

かかる構成によれば遅延時間の微調整が可能となるが、近年においては、各回路の動作タイミングをより高精度に調整する必要性が高まっているため、可変遅延回路に対しては遅延時間をよりいっそう細かく調整可能であることが求められている。これを実現するためには、インバータ回路１段当たりの遅延時間をより小さくする必要があるが、図８に示す可変遅延回路では、インバータ回路を構成する各トランジスタが全て通常しきい値型のトランジスタであることから、インバータ回路１段当たりの遅延時間を十分に短縮することができない。

図１０は、本発明の好ましい実施形態による可変遅延回路の回路図である。

図１０に示す可変遅延回路は、図８に示した可変遅延回路とは異なり、遅延回路３００に含まれる初段のインバータ回路には低しきい値型のトランジスタ３１１_Ｌ，３１２_Ｌが用いられる一方、スルーレート調整用のトランジスタ３３１_Ｎ〜３３６_Ｎには通常しきい値型のトランジスタが用いられている。また、遅延回路４００を構成するトランジスタ４１１_Ｌ，４１２_Ｌ，４２１_Ｌ，４２２_Ｌとして低しきい値型のトランジスタが用いられるとともに、これらトランジスタのソースにそれぞれトランジスタ４３１_Ｎ〜４３４_Ｎが接続されている。

かかる構成により、遅延回路３００，４００ともにより小さな遅延時間を得ることが可能となる。しかも、スタンバイ時においてスルーレート制御信号ＳＲＡ〜ＳＲＦを全て非活性化させれば、スタンバイ時における遅延回路３００の消費電流を削減することが可能となる。また、遅延回路４００に含まれるトランジスタ４３２_Ｎのゲート電極にはスタンバイ信号ＳＴＢの反転信号が供給され、トランジスタ４３３_Ｎのゲート電極にはスタンバイ信号ＳＴＢが供給されている。トランジスタ４３１_Ｎ，４３４_Ｎのゲート電極はそれぞれローレベル及びハイレベルに固定されており、オン状態に固定されている。これにより、スタンバイ時における遅延回路４００の消費電流についても削減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

２ 外部基板
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
１５ ラッチ回路
２１ アドレスコマンド端子
２２ チップセレクト端子
２３ クロック端子
２４ データ端子
２５〜２７ 電源端子
３１ アドレス入力回路
３２ アドレスラッチ回路
３３ コマンド入力回路
３４ コマンドデコード回路
３６ クロック入力回路
３７ クロック発生回路
３８ ヒューズ回路
３９ 内部電源発生回路
４０ キャリブレーション回路
４１，４２ プルアップレプリカ回路
４３ プルダウンレプリカ回路
４４，４５ カウンタ回路
４６，４７ コンパレータ
１００ 入出力回路
１０１〜１０７ 単位バッファ
１００ａ，１１０，１２０，１３０ 出力バッファ
１４０，１５０，１６０ 前段回路
１７０ 出力制御回路
１８０ スルーレート制御回路
１８６，１９６ 抵抗
１９０ 入力バッファ
２００，２１０，２２０，２３０，２４０ ＯＲゲート回路
２５０，２６０，２７０，２８０，２９０ ＡＮＤゲート回路
３００，４００ 遅延回路
４０１〜４０４ セレクタ
ＰＤ プルダウン回路
ＰＵ プルアップ回路
Ｒｅ 外部抵抗
ＲＷＢＳ リードライトバス
ＺＱ キャリブレーション端子
１８１〜１８５，１９１〜１９５，２２１_Ｌ，２２２_Ｌ，２２３_Ｎ〜２２５_Ｎ，２２３_Ｌ〜２２５_Ｌ，２３１_Ｌ，２３２_Ｌ，２３３_Ｎ〜２３５_Ｎ，２４１_Ｌ，２４２_Ｌ，２４３_Ｎ〜２４５_Ｎ，２７１_Ｌ，２７２_Ｌ，２７３_Ｎ〜２７５_Ｎ，２８１_Ｌ，２８２_Ｌ，２８３_Ｎ〜２８５_Ｎ，２９１_Ｌ，２９２_Ｌ，２９３_Ｎ〜２９５_Ｎ，３３１_Ｌ〜３３６_Ｌ，３３１_Ｎ〜３３６_Ｎ，４１１_Ｌ，４１２_Ｌ，４２１_Ｌ，４２２_Ｌ，４３１_Ｎ〜４３４_Ｎ，４１１_Ｎ，４１２_Ｎ，４２１_Ｎ，４２２_Ｎ，４３１_Ｎ，４３４_Ｎ，４３２_Ｎ，４３３_Ｎ トランジスタ

Claims (16)

1. 出力ノード、第１の電源ノード及び第２の電源ノードを有し、第１の入力信号に基づいて前記出力ノードを前記第１及び第２の電源ノードのいずれか一方に接続する第１の論理ゲート回路と、
   前記第１の電源ノードと第１の電源ラインとの間に並列接続された複数の第１のトランジスタと、
   前記複数の第１のトランジスタをそれぞれ独立に制御する制御回路と、を備え、
   前記第１の論理ゲート回路は、前記出力ノードと前記第１の電源ノードとの間に接続され、制御電極に前記第１の入力信号が供給される第２のトランジスタを含み、
   前記第２のトランジスタのしきい値電圧は、前記複数の第１のトランジスタのしきい値電圧よりも低いことを特徴とする半導体装置。
2. 前記制御回路は、スタンバイ信号が活性化している場合、前記複数の第１のトランジスタを全てオフさせることを特徴とする請求項１に記載の半導体装置。
3. 前記制御回路は、前記スタンバイ信号が非活性化している場合、前記複数の第１のトランジスタの少なくとも一つをオンさせることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の論理ゲート回路は、前記出力ノードと前記第２の電源ノードとの間に接続され、制御電極に前記第１の入力信号が供給される第３のトランジスタをさらに含み、
   前記第２のトランジスタと前記第３のトランジスタは互いに導電型が逆であり、
   前記第２及び第３のトランジスタのしきい値電圧は、前記複数の第１のトランジスタのしきい値電圧よりも低いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１の論理ゲート回路の前記第２の電源ノードと第２の電源ラインとの間に並列接続された複数の第４のトランジスタをさらに備え、
   前記制御回路は、前記複数の第４のトランジスタをそれぞれ独立に制御し、
   前記第３のトランジスタのしきい値電圧は、前記複数の第４のトランジスタのしきい値電圧よりも低いことを特徴とする請求項４に記載の半導体装置。
6. データ端子と、
   前記データ端子と第３の電源ラインとの間に接続された第１の出力ドライバと、をさらに備え、
   前記第１の論理ゲート回路の前記出力ノードは、前記第１の出力ドライバの制御電極に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 出力ノード、第１の電源ノード及び第２の電源ノードを有し、第２の入力信号に基づいて前記出力ノードを前記第１及び第２の電源ノードのいずれか一方に接続する第２の論理ゲート回路と、
   前記第２の論理ゲート回路の前記第１の電源ノードと前記第１の電源ラインとの間に接続された第５のトランジスタと、
   前記データ端子と前記第２の電源ラインとの間に接続された第２の出力ドライバと、をさらに備え、
   前記第２の論理ゲート回路の前記出力ノードは、前記第２の出力ドライバの制御電極に接続され、
   前記第２の論理ゲート回路は、前記出力ノードと前記第１の電源ノードとの間に接続され、制御電極に前記第２の入力信号が供給される第６のトランジスタを含み、
   前記第６のトランジスタのしきい値電圧は、前記第５のトランジスタのしきい値電圧よりも低いことを特徴とする請求項６に記載の半導体装置。
8. 前記第１の出力ドライバは、前記第２の出力ドライバよりも電流駆動能力が大きいことを特徴とする請求項７に記載の半導体装置。
9. 前記制御回路は、スタンバイ信号が活性化している場合には前記第５のトランジスタをオフさせ、前記スタンバイ信号が非活性化している場合には前記第５のトランジスタをオンさせることを特徴とする請求項７又は８に記載の半導体装置。
10. データ端子と、
    前記データ端子を第１の論理レベルに駆動する第１の出力ドライバと、
    前記第１の出力ドライバを活性状態に駆動する第１のトランジスタ及び前記出力ドライバを非活性化に駆動する第２のトランジスタを含む第１の論理ゲート回路と、
    前記第１のトランジスタに供給する動作電流量を制御する第３のトランジスタと、を備え、
    前記第１のトランジスタのしきい値電圧は、前記第３のトランジスタのしきい値電圧よりも低いことを特徴とする半導体装置。
11. 前記データ端子を第２の論理レベルに駆動する第２の出力ドライバと、
    前記第２の出力ドライバを活性状態に駆動する第４のトランジスタ及び前記出力ドライバを非活性化に駆動する第５のトランジスタを含む第２の論理ゲート回路と、
    前記第４のトランジスタに供給する動作電流量を制御する第６のトランジスタと、をさらに備え、
    前記第４のトランジスタのしきい値電圧は、前記第６のトランジスタのしきい値電圧よりも低いことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１及び第５のトランジスタのしきい値電圧は互いに等しく、前記第２及び第４のトランジスタのしきい値電圧は互いに等しいことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１、第３及び第５のトランジスタは第１導電型のＭＯＳトランジスタであり、前記第２、第４及び第６のトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする請求項１１又は１２に記載の半導体装置。
14. 前記第１の出力ドライバは前記第２導電型のＭＯＳトランジスタであり、前記第２の出力ドライバは前記第１導電型のＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体装置。
15. 前記第３のトランジスタは、並列接続されそれぞれ独立に制御可能な複数のトランジスタからなり、
    前記第６のトランジスタは、並列接続されそれぞれ独立に制御可能な複数のトランジスタからなることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
16. 前記第３のトランジスタを構成する前記複数のトランジスタの電流駆動能力は互いに異なり、
    前記第６のトランジスタを構成する前記複数のトランジスタの電流駆動能力は互いに異なることを特徴とする請求項１５に記載の半導体装置。

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