CN112422272B - 一种防功耗攻击的aes加密方法及电路 - Google Patents
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Abstract
本发明提出一种防功耗攻击的AES加密方法及电路，该方法在正常的轮变换计算过程中随机引入M位扰码轮密钥替换原本的轮密钥对列混合后的加密数据进行密钥加运算，以保证扰码轮运算时电路产生的功耗和正常轮运算时电路产生的功耗特性相似，使攻击者无法通过监测到的功耗区分出哪一次是进行的正常AES轮运算，哪一次是进行的扰码AES轮运算，解决了现有AES加密技术通过电路实现后容易被攻击者在芯片进行AES运算时监测到整个芯片的功耗变化，然后对功耗结果进行统计，最后破解出秘钥和明文数据的技术问题。
Description
技术领域
本发明涉及AES加密技术领域，尤其是一种防功耗攻击的AES加密方法及电路。
背景技术
AES算法是一种公开的对称加密算法，可以支持128位、192位或者256位秘钥。芯片内部存储的或者芯片之间通信传输的敏感数据常常会使用AES加密来保证这些数据的安全性。AES算法采用轮运算的方式完成加密或解密，运算的轮数由秘钥的长度决定。每轮运算包括节替换、行位移、列混合和密钥加运算4个子步骤。如果由软件实现AES算法，则AES加解密数据的吞吐率会比较慢。为了加快AES加解密数据的吞吐率，一般在芯片中由一个独立的硬件电路来实现AES算法。
AES算法本身的安全性非常高，到目前为止，还没有报告发现AES算法本身的安全问题。但是算法被电路实现之后，使用相同的秘钥加密不同的明文时电路消耗的功耗不一样。因此攻击者可以在芯片进行AES运算时监测整个芯片的功耗变化，然后对功耗结果进行统计，就可能破解出秘钥和明文数据。
发明内容
发明目的：为了克服现有技术的不足，本发明提出一种防功耗攻击的AES加密方法及电路。
技术方案：本发明提出的技术方案为：
一种防功耗攻击的AES加密方法，该方法包括步骤：
（1）设置两个独立的寄存器组T和R，寄存器组T用于存储正常AES轮运算结果，R寄存器组用于存储扰码轮运算结果；
（2）初始化寄存器组T和R：将待加密的明文与M位初始密钥异或后输入寄存器组T；随机生成一组M位的初始扰码轮密钥，并存储在寄存器组R；
（3）通过密钥扩展将初始密钥扩展为N轮轮变换的轮密钥；随机生成N轮轮变换的扰码轮密钥；
（4）在第一至第N-1轮轮变换过程中，每次轮变换随机读取寄存器组T或R中存储的数据作为该轮轮变换的输入数据，然后依次对输入数据进行字节替换、行位移、列混合和密钥加运算；在执行密钥加运算时，若读取的输入数据为寄存器组T中所存储的数据，则通过本轮的轮密钥进行密钥加运算，将得到的正常轮运算结果存储至寄存器组T；若读取的输入数据为寄存器组R中所存储的数据，则通过本轮的扰码轮密钥进行密钥加运算，然后将通过扰码轮密钥进行密钥加运算后的结果存储至寄存器组R；
（5）执行第N轮轮变换时，随机读取寄存器组T或R存储的数据为当前轮变换输入数据；当读取寄存器组T内存储的数据作为输入数据时，对输入数据依次进行字节替换、行位移，然后通过本轮轮密钥进行密钥加运算后把结果存储在寄存器组T，此时寄存器组T的输出数据即为最终的加密密文；当读取寄存器组R内存储的数据作为输入数据时，对输入数据依次进行字节替换、行位移，然后通过本轮扰码轮密钥进行密钥加运算后把结果存储在寄存器组R，此时寄存器组R的输出数据即为最终的加密密文。
具体的，当M取值128时，N取值为10；当M取值192时，N取值为12；当M取值256时，N取值为14。
本发明还提出一种用于实现所述方法的电路，包括：N轮轮运算单元、密钥扩展单元、真随机数发生器、真随机数移位寄存器、寄存器组T和R；其中，
密钥扩展单元对输入的初始密钥进行密钥扩展，生成N轮轮密钥；
真随机数发生器随机产生真随机数0和1；
真随机数移位寄存器输入真随机数的输出结果并串行移位，真随机数移位寄存器的输出即为轮变换的扰码轮密钥；
第一轮至第N-1轮轮变换单元结构相同，包括两个二选一选择器和依次级联的字节替换单元、行位移单元、列混合单元、密钥加单元；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端连接寄存器组T的输出端，0输入端连接寄存器组R的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；密钥加单元的输出端分别连接寄存器组T和寄存器组R的输入端，而寄存器组T和寄存器组R的使能端连接真随机数发生器输出端；
第N轮轮变换单元包括字节替换单元、行位移单元、密钥加单元、第一二选一选择器和第二二选一选择器；其中，字节替换单元、行位移单元、密钥加单元依次级联；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制端与真随机数发生器的输出端连接，1输入端连接寄存器组T的输出端，0输入端连接寄存器组R的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；密钥加单元的输出端分别连接寄存器组T和寄存器组R的输入端。
有益效果：与现有技术相比，本发明具有以下优势：
1、本发明通过真随机数打乱AES运算的周期，并且AES运算电路在对随机数处理和真实数据处理之间不断切换，旁路攻击者无法通过芯片外的功耗判断时钟周期与真实数据AES运算的对应关系，无法分析出秘钥和明文；
2、本发明通过真随机数发生器产生真随机数扰乱AES运算的连续性；同时加入扰码轮运算结果寄存器，保证功耗的连续性；在进行第一次扰码轮运算时，轮运算输入的数据是由真随机数发生器输出的数据拼接而成，并且这个数据的位宽和正常轮运算的数据位宽相同；在进行以后的扰码轮运算时，把上一次扰码轮运算的结果反馈到轮运算的输入数据；以保证扰码轮运算时电路产生的功耗和正常数据轮运算电路产生的功耗特性相似，使攻击者无法通过监测到的功耗区分出哪一次是进行的正常AES轮运算，哪一次是进行的扰码AES轮运算。
附图说明
图1为现有技术中普通AES加密轮运算的流程图；
图2为现有技术中普通AES解密轮运算的流程图；
图3为本发明所述防功耗攻击AES加密轮运算的流程图；
图4为本发明所述防功耗攻击AES解密轮运算的流程图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
图1所示为现有的AES加密轮运算的流程图，现有的AES加密轮运算的流程如下：
在进行第一轮轮运算之前，先通过初始密钥将待加密的明文进行一次加密，然后将加密数据输入第一轮轮变换，同时通过密钥扩展生成每一轮轮变换的轮密钥；除了最后一轮轮变换，其他轮的轮变换过程均包括4个操作：字节代换、行位移、列混合和轮密钥加。而最后一轮迭代不执行列混合，字节代换、行位移后直接进行密钥加操作，最后输出密文。
AES解密轮运算的每一轮的操作是加密操作的逆操作。由于AES的4个轮操作都是可逆的，因此，解密操作的一轮就是顺序执行逆行移位、逆字节代换、轮密钥加和逆列混合。同加密操作类似，最后一轮不执行逆列混合，在第1轮解密之前，要执行1次密钥加操作。解密运算的流程如图2所示。
而上述算法被电路实现之后，使用相同的密钥加密不同的明文时电路消耗的功耗不一样。因此攻击者可以在芯片进行AES运算时监测整个芯片的功耗变化，然后对功耗结果进行统计，就可能破解出秘钥和明文数据。
为了解决这个问题，本发明提出一种防功耗攻击的AES加密方法。轮变换的轮数由密钥位数决定，一般当M取值128时，N取值为10；当M取值192时，N取值为12；当M取值256时，N取值为14。下面以128位密钥为例，对其具体流程做详细说明，其流程如图1所示，包括步骤：
（1）把AES轮运算的结果存储在一组寄存器中完成流水线设计，这组寄存器包含了两个128位独立寄存器组，把这两个寄存器组分别命名为T和R，T寄存器组用于存储正常AES轮运算结果，R寄存器组用于存储扰码的轮运算结果；
（2）设置一个128位的移位寄存器组S，用于移位输入真随机数位，在AES运算期间，移位寄存器组S一直处于移位工作态；
（3）在进行轮运算前，对T寄存器组和R寄存器组分别赋初值，T寄存器组的初值为128位密文和128位初始轮密钥异或的结果，R寄存器组的初值等于128位真随机移位寄存器组S当前时刻的输出值；
（4）正常轮密钥通过密钥扩展生成，扰码轮密钥为真随机数移位寄存器组S当前时刻的输出值；
（5）在第一至第N-1轮轮变换的过程中，若当前输入的真随机数位为0，则读取R寄存器组存储的扰码轮运算结果作为本轮轮变换的输入数据，依次进行字节替换、行位移、列混合后采用本轮的扰码轮密钥进行密钥加运算，然后将扰码轮运算结果存储在扰码轮运算结果寄存器组R；若当前输入的真随机数位为1，则读取寄存器组T存储的正常轮运算结果作为本轮轮变换的输入数据，依次进行字节替换、行位移、列混合后采用本轮的轮密钥进行密钥加运算，然后将轮运算结果存储在正常轮运算结果寄存器组T；
（6）执行第N轮轮变换时，若当前输入的真随机数位为0，则读取寄存器组R存储的扰码轮运算结果作为本轮轮变换的输入数据，扰码轮密钥作为本轮轮密钥，然后依次进行字节替换、行位移、密钥加运算后把寄存器存储到扰码轮运算结果寄存器组R；若当前输入的真随机数位为1，则读取寄存器组T存储的正常轮运算结果作为本轮轮变换的输入数据，然后对输入的数据依次进行字节替换、行位移、密钥加运算后把结果存储到正常轮运算结果寄存器组T，寄存器组T的输出即为最终的加密密文。
本发明还提出了一种用于实现上述方法的电路，该电路包括：N轮轮运算单元、密钥扩展单元、真随机数发生器、正常轮运算结果寄存器T、扰码轮运算结果寄存器R；其中，
密钥扩展单元对输入的初始密钥进行密钥扩展，生成N轮轮密钥；
真随机数发生器随机产生真随机数0和1；
真随机数移位寄存器输入真随机数的结果并串行移位，真随机数移位寄存器的输出即为轮变换的扰码轮密钥；
第一轮至第N-1轮轮变换单元结构相同，包括两个二选一选择器和依次级联的字节替换单元、行位移单元、列混合单元、密钥加单元；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端连接正常轮运算结果寄存器的输出端，0输入端连接扰码轮运算结果寄存器的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；密钥加单元的输出端分别连接正常轮运算结果寄存器和扰码轮运算结果寄存器的输入端，而正常轮运算结果寄存器和扰码轮运算结果寄存器的使能端连接与真随机数发生器输出端连接；
第N轮轮变换单元包括字节替换单元、行位移单元、密钥加单元、第一二选一选择器和第二二选一选择器；其中，替换单元、行位移单元、密钥加单元依次级联；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制端与真随机数发生器的输出端连接，1输入端连接正常轮运算结果寄存器的输出端，0输入端连接扰码轮运算结果寄存器的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；第N轮运算的正常轮运算结果寄存器组T的输出为整个运算的输出值。
在上述方案中，我们用到了真随机数发生器（TRNG），真随机数发生器即硬件随机数发生器，在计算过程中是从物理过程而不是计算机程序生成随机数的设备。硬件随机数发生器通常包括将物理现象的某些方面转换为电信号的转换器，放大器和其他电子电路，以将随机波动的幅度增加到可测量的水平，以及某种类型的模数转换器将输出转换为数字，通过重复采样随机变化的信号获得一系列随机数。
真随机数发生器在AES运算期间持续工作，产生真随机数，并将产生的真随机数输入真随机数移位寄存器组S；
当输入轮变换单元的真随机数为1时，轮变换单元对目标数据使用正常轮密钥进行密钥加运算，轮运算完成后，将中间结果存储到正常轮运算结果寄存器；
当输入轮变换单元的真随机数为0时，轮变换单元对目标数据使用扰码轮密钥进行密钥加运算，将计算结果存储到扰码轮运算结果寄存器中，并在下一次扰码轮运算时将此次运算结果作为轮运算的输入数据；
真随机数发生器一直在产生随机数据输出，扰码运算的轮秘钥随着真随机数的产生不断更新，即保证下一次扰码轮运算的秘钥和这一次扰码轮运算的秘钥不等并且完全随机。然后根据下一个时刻真随机数的输入值选择普通轮密钥或扰码轮密钥进行密钥加运算。
本发明所述防功耗攻击的AES加密方法的解密过程如图4所示，包括步骤：
真随机数发生器在解密运算期间持续工作，产生真随机数，并将产生的真随机数输入真随机数移位寄存器组S；
当输入解密轮运算电路的真随机数为1时，解密轮运算电路对目标数据使用正常轮密钥进行轮密钥加运算，轮运算完成后，将中间结果存储到正常轮运算结果寄存器；
当输入解密轮运算电路的真随机数为0时，解密轮运算电路进行扰码轮密钥进行轮密钥加运算，将计算结果存储到扰码轮运算结果寄存器，并在下一次扰码轮运算时将此次运算结果反馈到轮运算的输入数据；然后根据下一个时刻真随机数的输入值选择进行正常轮密钥进行密钥加运算或采用扰码轮密钥进行密钥加运算。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (3)
1.一种防功耗攻击的AES加密方法，其特征在于，包括步骤：
（1）设置两个独立的寄存器组T和R，寄存器组T用于存储正常AES轮运算结果，R寄存器组用于存储扰码轮运算结果；
（2）初始化寄存器组T和R：将待加密的明文与M位初始密钥异或后输入寄存器组T；随机生成一组M位的初始扰码轮密钥，并存储在寄存器组R；
（3）通过密钥扩展将初始密钥扩展为N轮轮变换的轮密钥；随机生成N轮轮变换的扰码轮密钥；
（4）在第一至第N-1轮轮变换过程中，每次轮变换随机读取寄存器组T或R中存储的数据作为该轮轮变换的输入数据，然后依次对输入数据进行字节替换、行位移、列混合和密钥加运算；在执行密钥加运算时，若读取的输入数据为寄存器组T中所存储的数据，则通过本轮的轮密钥进行密钥加运算，将得到的正常轮运算结果存储至寄存器组T；若读取的输入数据为寄存器组R中所存储的数据，则通过本轮的扰码轮密钥进行密钥加运算，然后将通过扰码轮密钥进行密钥加运算后的结果存储至寄存器组R；
（5）执行第N轮轮变换时，随机读取寄存器组T或R存储的数据为当前轮变换输入数据；当读取寄存器组T内存储的数据作为输入数据时，对输入数据依次进行字节替换、行位移，然后通过本轮轮密钥进行密钥加运算后把结果存储在寄存器组T，此时寄存器组T的输出数据即为最终的加密密文；当读取寄存器组R内存储的数据作为输入数据时，对输入数据依次进行字节替换、行位移，然后通过本轮扰码轮密钥进行密钥加运算后把结果存储在寄存器组R，此时寄存器组R的输出数据即为最终的加密密文。
2.根据权利要求1所述的一种防功耗攻击的AES加密方法，其特征在于，当M取值128时，N取值为10；当M取值192时，N取值为12；当M取值256时，N取值为14。
3.一种用于实现权利要求1至2任意一项所述方法的电路，其特征在于，包括：
N轮轮运算单元、密钥扩展单元、真随机数发生器、真随机数移位寄存器、寄存器组T和R；其中，
密钥扩展单元对输入的初始密钥进行密钥扩展，生成N轮轮密钥；
真随机数发生器随机产生真随机数0和1；
真随机数移位寄存器输入真随机数的输出结果并串行移位，真随机数移位寄存器的输出即为轮变换的扰码轮密钥；
第一轮至第N-1轮轮变换单元结构相同，包括两个二选一选择器和依次级联的字节替换单元、行位移单元、列混合单元、密钥加单元；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端连接寄存器组T的输出端，0输入端连接寄存器组R的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；密钥加单元的输出端分别连接寄存器组T和寄存器组R的输入端，而寄存器组T和寄存器组R的使能端连接真随机数发生器输出端；
第N轮轮变换单元包括字节替换单元、行位移单元、密钥加单元、第一二选一选择器和第二二选一选择器；其中，字节替换单元、行位移单元、密钥加单元依次级联；第一二选一选择器的选择控制输入端与真随机数发生器的输出端相连，1输入端输入当前轮的轮密钥，0输入端输入当前轮的扰码轮密钥，输出端连接密钥加单元的输入端；第二二选一选择器的选择控制端与真随机数发生器的输出端连接，1输入端连接寄存器组T的输出端，0输入端连接寄存器组R的输出端，输出端与本轮轮变换单元的字节替换单元输入端相连；密钥加单元的输出端分别连接寄存器组T和寄存器组R的输入端：
（1）把AES轮运算的结果存储在一组寄存器中完成流水线设计，这组寄存器包含了两个128位独立寄存器组，把这两个寄存器组分别命名为T和R，T寄存器组用于存储正常AES轮运算结果，R寄存器组用于存储扰码的轮运算结果；
（2）包含一个128位的移位寄存器组S，用于移位输入真随机数位，在AES运算期间，移位寄存器组S一直处于移位工作态；
（3）在进行轮运算前，对T寄存器组和R寄存器组分别赋初值，T寄存器组的初值为128位密文和128位初始轮密钥异或的结果，R寄存器组的初值等于128位真随机移位寄存器组S当前时刻的输出值；
（4）在第一至第N-1轮轮变换的过程中，若当前输入的真随机数位为0，则读取R寄存器组存储的扰码轮运算结果作为本轮轮变换的输入数据，依次进行字节替换、行位移、列混合后采用本轮的扰码轮密钥进行密钥加运算，然后将扰码轮运算结果存储在扰码轮运算结果寄存器组R；若当前输入的真随机数位为1，则读取寄存器组T存储的正常轮运算结果作为本轮轮变换的输入数据，依次进行字节替换、行位移、列混合后采用本轮的轮密钥进行密钥加运算，然后将轮运算结果存储在正常轮运算结果寄存器组T；
执行第N轮轮变换时，随机若当前输入的真随机数位为0，则读取寄存器组R存储的扰码轮运算结果作为本轮轮变换的输入数据，扰码轮密钥作为本轮轮密钥，然后依次进行字节替换、行位移、密钥加运算后把寄存器存储到扰码轮运算结果寄存器组R；若当前输入的真随机数位为1，则读取寄存器组T存储的正常轮运算结果作为本轮轮变换的输入数据，然后对输入的数据依次进行字节替换、行位移、密钥加运算后把结果存储到正常轮运算结果寄存器组T，寄存器组T的输出即为最终的加密密文。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107967414B (zh) * | 2017-11-03 | 2023-07-28 | 深圳市航顺芯片技术研发有限公司 | 微控制芯片指令加密方法、解密方法及加/解密系统 |
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| CN114866217A (zh) * | 2022-04-07 | 2022-08-05 | 南京航空航天大学 | 基于数字真随机数生成器的抗功耗攻击sm4加密电路 |
| CN115426004B (zh) * | 2022-11-04 | 2023-10-24 | 摩尔线程智能科技(北京)有限责任公司 | 用于抑制信号线中电磁辐射的装置、方法和电子设备 |
| CN116431217B (zh) * | 2023-04-06 | 2023-10-17 | 中伏能源嘉兴股份有限公司 | 一种基于51系列单片机特殊寄存器的高速3des算法 |
| CN118013595A (zh) * | 2024-02-01 | 2024-05-10 | 广东全芯半导体有限公司 | 一种主控芯片随机缓存保密方法及系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106452725A (zh) * | 2016-06-14 | 2017-02-22 | 东南大学 | 一种基于寄存器掩码的面向aes算法的抗功耗攻击方法 |
| CN106788974A (zh) * | 2016-12-22 | 2017-05-31 | 深圳国微技术有限公司 | 掩码s盒、分组密钥计算单元、装置及对应的构造方法 |
| CN107872317A (zh) * | 2016-09-28 | 2018-04-03 | 北京同方微电子有限公司 | 一种用于aes密钥扩展的随机掩码方法及其装置 |
| CN109165531A (zh) * | 2018-09-11 | 2019-01-08 | 网御安全技术（深圳）有限公司 | 一种aes掩码方法、电子设备及存储介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8065532B2 (en) * | 2004-06-08 | 2011-11-22 | Hrl Laboratories, Llc | Cryptographic architecture with random instruction masking to thwart differential power analysis |
| US9485088B2 (en) * | 2014-10-31 | 2016-11-01 | Combined Conditional Access Development And Support, Llc | Systems and methods for dynamic data masking |
-
2019
- 2019-08-20 CN CN201910767061.3A patent/CN112422272B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106452725A (zh) * | 2016-06-14 | 2017-02-22 | 东南大学 | 一种基于寄存器掩码的面向aes算法的抗功耗攻击方法 |
| CN107872317A (zh) * | 2016-09-28 | 2018-04-03 | 北京同方微电子有限公司 | 一种用于aes密钥扩展的随机掩码方法及其装置 |
| CN106788974A (zh) * | 2016-12-22 | 2017-05-31 | 深圳国微技术有限公司 | 掩码s盒、分组密钥计算单元、装置及对应的构造方法 |
| CN109165531A (zh) * | 2018-09-11 | 2019-01-08 | 网御安全技术（深圳）有限公司 | 一种aes掩码方法、电子设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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