JP4849140B2 - データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム - Google Patents
データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム Download PDFInfo
- Publication number
- JP4849140B2 JP4849140B2 JP2009038633A JP2009038633A JP4849140B2 JP 4849140 B2 JP4849140 B2 JP 4849140B2 JP 2009038633 A JP2009038633 A JP 2009038633A JP 2009038633 A JP2009038633 A JP 2009038633A JP 4849140 B2 JP4849140 B2 JP 4849140B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- selector
- output
- signal
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
入力データを第1下層セレクタ及び第2下層セレクタからの出力信号に応じて変換するデータ変換装置であって、
前記データ変換装置は、
前記入力データがセレクタ信号として入力されるセレクタ信号入力部、
前記入力データが反転され、反転セレクタ信号として入力される反転セレクタ信号入力部、
前記第1下層セレクタから出力される第1下層セレクタ出力信号が入力される第1下層セレクタ出力信号入力部、
前記第2下層セレクタから出力される第2下層セレクタ出力信号が入力される第2下層セレクタ出力信号入力部を有する上層セレクタを備え、
前記上層セレクタは、
前記セレクタ信号と、前記第1下層セレクタ出力信号とのアンド演算を行う第1アンド回路、
前記反転セレクタ信号と、前記第2下層セレクタ出力信号とのアンド演算を行う第2アンド回路、
前記第2アンド回路からの出力信号と、前記第1アンド回路からの出力信号とのオア演算を行うオア回路、
前記セレクタ信号の伝播を制限することにより、前記第1アンド回路から、前記セレクタ信号及び前記第1下層セレクタ出力信号の出力が制限される第1出力制限素子、
前記反転セレクタ信号の伝播を制限することにより、前記第2アンド回路から、前記セレクタ信号及び前記第2下層セレクタ出力信号の出力が制限される第2出力制限素子、
を有するデータ変換装置にある。
入力ビットのデータ変換処理を実行する演算処理装置であり、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、
定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路と、
前記論理回路を適用したデータ変換処理の制御を行う制御部とを備え、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を有し、
前記論理回路を構成する最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記制御部は、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させる制御を行うことを特徴とする演算処理装置にある。
演算処理装置において入力ビットのデータ変換処理を実行する演算処理制御方法であり、
前記演算処理装置は、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路を有し、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を備え、
最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記論理回路を適用したデータ変換処理の制御を行なう制御部が、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させる制御を行うことを特徴とする演算処理制御方法にある。
演算処理装置において入力ビットのデータ変換処理を実行させるコンピュータ・プログラムであり、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路を有し、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を備え、
最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記コンピュータ・プログラムは、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させることを特徴とするコンピュータ・プログラムにある。
1.共通鍵暗号方式の暗号処理を実行する基本構成について
2.BDDを用いた非線形変換部(S−Box)の一般的構成について
3.本発明に従った非線形変換部の構成例1
4.本発明に従った非線形変換部の構成例2(セレクタの共有構成例)
5.本発明に従った非線形変換部の構成例3(反転出力セレクタおよび反転入力セレクタ利用構成)
6.本発明に従った非線形変換部の構成例4(乱数の入力構成)
7.本発明に従った非線形変換部の構成例5(ORゲート利用構成)
8.暗号処理装置の構成例
図1にAESやDESなどの共通鍵暗号方式の暗号処理を実行する基本構成を示す。図1に示すように、共通鍵暗号の基本的な暗号処理構成は、鍵スケジュール部101と、データ変換部110からなる。鍵スケジュール部101は、秘密鍵100を入力して、秘密鍵100に基づいて各ラウンドにおいて適用するラウンド鍵を生成して各ラウンド演算部151−1〜151-nに出力する。
このような非線形変換テーブル(S−Boxテーブル)による変換処理を実行するハードウェアの回路構成例として、二分決定グラフ(BDD: Binary Decision Diagram)を用いた構成がある。図5に非線形変換テーブル(S−Boxテーブル)に基づく変換結果中の出力の下位1ビットを出力する論理回路としての二分決定グラフ(BDD)を示す。
第2層のセレクタ入力は第3層のセレクタ出力が供給され、
第3層のセレクタ入力は第4層のセレクタ出力が供給され、
第4層のセレクタ入力は第5層のセレクタ出力が供給され、
第5層のセレクタ入力は第6層のセレクタ出力が供給され、
第6層のセレクタ入力は第7層のセレクタ出力が供給され、
第7層のセレクタ入力は第8層のセレクタ出力が供給され、
第8層のセレクタ入力は0もしくは1の定数項が供給される。
図5に示す論理回路は、非線形変換結果としての出力8ビットの最下位ビットを出力する選択回路である。この場合、図5の最下段に示される第8層のセレクタ入力値としての256ビット[10110111・・・11110010]は、図4に示すテーブルに示される256個の出力値(63,7C,77・・・54,BB,16)の最下位ビットに対応するビット値として設定される。
本発明は、不要な過渡遷移を生じさせることなく、また遅延差も少なくした論理回路による演算処理構成を実現するものである。以下、本発明に従った非線形変換部(S−Box)の実施例について説明する。
第8層のセレクタ入力部の前段に演算回路(アンドゲート)、
各セレクタに対するセレクト信号入力部の前段に演算回路(アンドゲート)、
各セレクタに対する反転セレクト信号入力部の前段に演算回路(アンドゲート)、
これらの演算回路(アンドゲート)を設けている。
定数項の入力部である第8層のセレクタ入力部の前段に演算回路(アンドゲート)、
各セレクタに対するセレクト信号入力部の前段に演算回路(アンドゲート)、
各セレクタに対する反転セレクト信号入力部の前段に演算回路(アンドゲート)、
これらの演算回路(アンドゲート)を設けており、
第8層のセレクタの入力値をアンドゲート回路の出力値、
各セレクタに対するセレクト信号入力値をアンドゲート回路の出力値、
各セレクタに対する反転セレクト信号入力値をアンドゲート回路の出力値、
としている。これらの演算回路の処理によってプリチャージ・フェーズ(Pre−Charge Phase)とエバリュエーション・フェーズ(Evaluation Phase)状態を設定可能としている。なお、これらのフェーズの移行制御や入力情報の設定、遷移制御は図示しない制御部によって実行される。
8階層のセレクタを適用した出力ビットの算出処理を実行するエバリュエーション・フェーズ(Evaluation Phase)と、
セレクタ入力のすべてを0とするプリチャージ・フェーズ(Pre−Charge Phase)と、
これらの2つのフェーズを交互に繰り返す。
定数項(a)の入力、
定数項(b)の入力、
セレクト信号の入力、
反転セレクト信号の入力、
これらの入力値の時間的遷移を示している。これらの入力は、すべて一方の入力をプリチャージ信号としたアンドゲートを介して入力されており、プリチャージ信号は、プリチャージ・フェーズでは[0]、エバリュエーション・フェーズでは[1]となる。
例えば図11に示す二分決定グラフ(BDD: Binary Decision Diagram)を用いた論理回路構成は、出力8ビット中の1ビットを出力するために適用される論理回路であり、入力8ビットから非線形変換結果としての出力8ビットを、並列に得るためには、図11に示す二分決定グラフ(BDD: Binary Decision Diagram)を用いた論理回路を8個、組み合わせて動作させることが必要である。
次に、本発明の実施例3として、反転出力セレクタおよび反転入力セレクタを利用した構成例について説明する。図15を参照して本発明の実施例3の構成および処理について説明する。
(a)エバリュエーション・フェーズにおいては、セレクタ入力は、真の出力値(非線形変換結果)を得るための入力値として、8ビット単位の非線形変換処理対象としてのデータであるセレクト信号および反転セレクト信号が各セレクタに入力され、第8層のセレクタには、非線形変換テーブル(S−Boxテーブル)に基づいて設定される定数項(例えば図4、図6に示すテーブル参照)が入力される。
(b)プリチャージ・フェーズにおいては、すべてのセレクタ入力は[0]、すなわち、セレクト信号、反転セレクト信号、および定数項入力がなされる最下層のセレクタ入力も[0]に設定される。
次に、本発明の実施例4として、乱数入力を利用した構成例について説明する。図16を参照して本発明の実施例4の構成および処理について説明する。
(a1)実施例1と同様の非線形変換テーブル(S−Boxテーブル)の出力値対応のビット値からなる定数項、
(a2)上記定数項の反転値、
(a3)乱数
これら(a1)〜(a3)のデータを入力値として適用する。(a1)〜(a3)のすべてを利用する構成やいずれか2つを組み合わせて利用する構成などが可能である。
(a)エバリュエーション・フェーズにおいて。
(a1)実施例1と同様の非線形変換テーブル(S−Boxテーブル)の出力値対応のビット値からなる定数項、
(a2)上記定数項の反転値、
(a3)乱数、
これら(a1)〜(a3)のデータを入力値として適用する。なお(a1)〜(a3)のすべてを利用する構成やいずれか2つを組み合わせて利用する構成などが可能である。適用する乱数は、論理関数8組のそれぞれにおいて同一のものを適用してもよいし異なるものを適用してもよい。さらに、
(b)プリチャージ・フェーズにおいては、すべてのセレクタ入力は[0]、すなわち、セレクト信号、反転セレクト信号、および定数項入力がなされる最下層のセレクタ入力も[0]に設定される。
セレクト信号、反転セレクト信号は、真の設定値が入力され、最下層のセレクタ入力として、
(a1)実施例1と同様の非線形変換テーブル(S−Boxテーブル)の出力値対応のビット値からなる定数項、
(a2)上記定数項の反転値、
(a3)乱数、
これらのいずれかの信号が入力されるエバリュエーション・フェーズ(Evaluation Phase)とが交互に繰り返される。ただし、この構成の場合には、どのタイミングで(a1)〜(a3)のいずれのデータが入力されたかを示す管理情報を保持し、管理情報に従って、正しい出力値を取得する。
上述した各実施例においては、各層のセレクト信号の遷移処理を実行するタイミングにおいて、プリチャージ信号[prch]=[0]として、セレクタ入力をオール[0]に維持するリセット処理(初期化処理)を実行する構成として説明したが、このリセット処理(初期化処理)タイミングにおいて、各層のセレクタ入力をオール[0]とするのではなくオール[1]とする構成としても、過渡遷移によるDPA攻撃を困難化することが可能である。
定数項を入力する最下層のセレクタの前段、
セレクタに対するセレクト信号入力部、
セレクタに対する反転セレクト信号入力部、
これらの各構成部にORゲートを設けた構成としている。
各オアゲートの1つの入力をプリチャージ信号の入力部として設定したものである。
オール1、または、
オール0、または、
定数項あるいは乱数、
これらの3種類の出力を選択して出力可能なゲート回路を構成し、プリチャージ・フェーズ(Pre−Charge Phase)において、オール1またはオール0の出力をランダムに選択するスイッチを設けてスイッチをランダムに切り替えて第8層のセレクタにオール0またはオール1を入力する構成とする。
最後に、暗号文の生成、あるいは暗号文の復号処理等の暗号処理を実行する暗号処理装置としてのICモジュール500の構成例について図18を参照して説明する。上述の処理は、例えばPC、ICカード、リーダライタ、その他、様々な情報処理装置において実行可能であり、図18に示すICモジュール500は、これら様々な機器に構成することが可能である。
110 データ変換部
115 ラウンド演算部
200 秘密鍵
201 鍵スケジュール部
210 ラウンド演算部
211 排他的論理和演算部
212 S−Box
213 Mix−Colum
214 排他的論理和演算部
215 S−Box
250 AES暗号演算実行部
251 排他的論理和演算部
252 セレクタ
253 レジスタ
254 S−Box
255 Mix−Colum
256 セレクタ
270 セレクタ
271,272 アンドゲート
273 オアゲート
300 セレクタ
301,302 アンドゲート
303 オアゲート
500 ICモジュール
501 CPU(Central processing Unit)
502 メモリ
503 暗号処理部
504 乱数発生器
505 送受信部
Claims (18)
- 入力データを第1下層セレクタ及び第2下層セレクタからの出力信号に応じて変換するデータ変換装置であって、
前記データ変換装置は、
前記入力データがセレクタ信号として入力されるセレクタ信号入力部、
前記入力データが反転され、反転セレクタ信号として入力される反転セレクタ信号入力部、
前記第1下層セレクタから出力される第1下層セレクタ出力信号が入力される第1下層セレクタ出力信号入力部、
前記第2下層セレクタから出力される第2下層セレクタ出力信号が入力される第2下層セレクタ出力信号入力部を有する上層セレクタを備え、
前記上層セレクタは、
前記セレクタ信号と、前記第1下層セレクタ出力信号とのアンド演算を行う第1アンド回路、
前記反転セレクタ信号と、前記第2下層セレクタ出力信号とのアンド演算を行う第2アンド回路、
前記第2アンド回路からの出力信号と、前記第1アンド回路からの出力信号とのオア演算を行うオア回路、
前記セレクタ信号の伝播を制限することにより、前記第1アンド回路から、前記セレクタ信号及び前記第1下層セレクタ出力信号の出力が制限される第1出力制限素子、
前記反転セレクタ信号の伝播を制限することにより、前記第2アンド回路から、前記セレクタ信号及び前記第2下層セレクタ出力信号の出力が制限される第2出力制限素子、
を有するデータ変換装置。 - 入力ビットのデータ変換処理を実行する演算処理装置であり、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、
定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路と、
前記論理回路を適用したデータ変換処理の制御を行う制御部とを備え、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を有し、
前記論理回路を構成する最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記制御部は、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させる制御を行うことを特徴とする演算処理装置。 - 前記論理回路は、さらに前記定数項を入力する複数の最下層セレクタの前段にプリチャージ信号入力部を備えた定数項入力部対応演算回路を有し、
前記制御部は、
前記定数項入力部対応演算回路に対するプリチャージ信号の切り替え制御により、前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行う構成であることを特徴とする請求項2に記載の演算処理装置。 - 前記演算回路は、一方の入力をプリチャージ信号としたアンドゲートによって構成され、
前記制御部は、
前記アンドゲートの一方の入力であるプリチャージ信号の切り替えを実行して前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行う構成であることを特徴とする請求項2に記載の演算処理装置。 - 前記演算回路は、一方の入力をプリチャージ信号としたオアゲートによって構成され、
前記制御部は、
前記オアゲートの一方の入力であるプリチャージ信号の切り替えを実行して前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行う構成であることを特徴とする請求項2に記載の演算処理装置。 - 前記論理回路を構成するセレクタは、同一値を入力値とする複数のセレクタを1つのセレクタとした共有セレクタを有する構成であることを特徴とする請求項2に記載の演算処理装置。
- 前記論理回路を構成するセレクタは、反転出力を行なうセレクタおよび反転入力を行なうセレクタであることを特徴とする請求項2に記載の演算処理装置。
- 前記制御部は、前記プリチャージ・フェーズにおいて、前記最下層セレクタの入力を固定値とし、前記エバリュエーション・フェーズにおいて、前記定数項または乱数を前記最下層セレクタの入力として設定する構成であることを特徴とする請求項2記載の演算処理装置。
- 前記制御部は、前記プリチャージ・フェーズにおいて、前記最下層セレクタの入力をランダムに0または1とするように前記ゲート回路の出力制御を行う構成であることを特徴とする請求項2に記載の演算処理装置。
- 前記論理回路は、
二分決定グラフ(BDD: Binary Decision Diagram)を用いた構成を有することを特徴とする請求項2に記載の演算処理装置。 - 前記論理回路は、
入力ビットのデータ変換処理として、
入力ビットの非線形変換処理を実行する構成であることを特徴とする請求項2に記載の演算処理装置。 - 演算処理装置において入力ビットのデータ変換処理を実行する演算処理制御方法であり、
前記演算処理装置は、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路を有し、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を備え、
最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記論理回路を適用したデータ変換処理の制御を行なう制御部が、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させる制御を行うことを特徴とする演算処理制御方法。 - 前記論理回路は、さらに前記定数項を入力する複数の最下層セレクタの前段にプリチャージ信号入力部を備えた定数項入力部対応演算回路を有し、
前記制御部は、
前記定数項入力部対応演算回路に対するプリチャージ信号の切り替えにより、前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行うことを特徴とする請求項12に記載の演算処理制御方法。 - 前記演算回路は、一方の入力をプリチャージ信号としたアンドゲートによって構成され、
前記制御部は、
前記アンドゲートの一方の入力であるプリチャージ信号の切り替えを実行して前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行うことを特徴とする請求項12に記載の演算処理制御方法。 - 前記演算回路は、一方の入力をプリチャージ信号としたオアゲートによって構成され、
前記制御部は、
前記オアゲートの一方の入力であるプリチャージ信号の切り替えを実行して前記プリチャージ・フェーズと、前記エバリュエーション・フェーズとの切り替え制御を行うことを特徴とする請求項12に記載の演算処理制御方法。 - 前記制御部は、前記プリチャージ・フェーズにおいて、前記最下層セレクタの入力を固定値とし、前記エバリュエーション・フェーズにおいて、前記定数項または乱数を前記最下層セレクタの入力として設定することを特徴とする請求項12記載の演算処理制御方法。
- 前記制御部は、前記プリチャージ・フェーズにおいて、前記最下層セレクタの入力をランダムに0または1とする制御を行うことを特徴とする請求項12に記載の演算処理制御方法。
- 演算処理装置において入力ビットのデータ変換処理を実行させるコンピュータ・プログラムであり、
入力ビットをセレクト信号として設定した複数のセレクタによる階層構成を有し、定数項を複数の最下層セレクタから入力して、前記セレクト信号に従って下層セレクタから上層セレクタへ前記定数項を転送して最上層セレクタから選択された定数項を出力する論理回路を有し、
前記論理回路は、
前記セレクト信号を入力し、第2演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力したセレクト信号値を出力するエバリュエーション処理を実行する第1演算回路と、
前記セレクト信号の反転値である反転セレクト信号を入力し、前記第1演算回路の出力値と同一値を出力するプリチャージ処理、又は、入力した反転セレクト信号値を出力するエバリュエーション処理を実行する第2演算回路を備え、
最下層以外のセレクタは、
前記下層セレクタの一つである第1下層セレクタの出力及び前記第1演算回路の出力が入力される第1アンドゲートと、
前記第1下層セレクタとは異なる第2下層セレクタの出力及び前記第2演算回路の出力が入力される第2アンドゲートと、
前記第1アンドゲートの出力及び前記第2アンドゲートの出力が入力されるオアゲートによって構成され、
前記コンピュータ・プログラムは、
前記第1下層セレクタ及び第2下層セレクタの出力に対するプリチャージ処理を行うことなく、前記プリチャージ処理及び前記エバリュエーション処理を交互に実行させることを特徴とするコンピュータ・プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009038633A JP4849140B2 (ja) | 2009-02-20 | 2009-02-20 | データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009038633A JP4849140B2 (ja) | 2009-02-20 | 2009-02-20 | データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006337828A Division JP4453697B2 (ja) | 2006-12-15 | 2006-12-15 | 演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009151327A JP2009151327A (ja) | 2009-07-09 |
JP4849140B2 true JP4849140B2 (ja) | 2012-01-11 |
Family
ID=40920458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009038633A Expired - Fee Related JP4849140B2 (ja) | 2009-02-20 | 2009-02-20 | データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4849140B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4935229B2 (ja) * | 2006-08-02 | 2012-05-23 | ソニー株式会社 | 演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2804524B1 (fr) * | 2000-01-31 | 2002-04-19 | Oberthur Card Systems Sas | Procede d'execution d'un protocole cryptographique entre deux entites electroniques |
JP4328487B2 (ja) * | 2002-01-28 | 2009-09-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 組合せ回路、暗号回路、その生成方法及びプログラム |
JP3819872B2 (ja) * | 2003-05-23 | 2006-09-13 | 株式会社東芝 | 論理演算装置 |
JP4594665B2 (ja) * | 2004-07-09 | 2010-12-08 | 三菱電機株式会社 | 耐タンパ対策回路の評価装置、耐タンパ対策回路の評価方法、信号生成回路、信号生成方法、耐タンパ性評価装置及び耐タンパ性評価方法 |
JP4935229B2 (ja) * | 2006-08-02 | 2012-05-23 | ソニー株式会社 | 演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム |
JP2008067349A (ja) * | 2006-08-07 | 2008-03-21 | Renesas Technology Corp | 半導体集積回路 |
-
2009
- 2009-02-20 JP JP2009038633A patent/JP4849140B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009151327A (ja) | 2009-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4453697B2 (ja) | 演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム | |
JP4687775B2 (ja) | 暗号処理装置 | |
Nandi et al. | Theory and applications of cellular automata in cryptography | |
US9325494B2 (en) | Method for generating a bit vector | |
EP2228941B1 (en) | Encryption processing apparatus | |
JP5700128B2 (ja) | 暗号化処理装置および認証方法 | |
JP4960044B2 (ja) | 暗号処理回路及びicカード | |
CN112422272B (zh) | 一种防功耗攻击的aes加密方法及电路 | |
JP5198526B2 (ja) | 暗号化装置および復号装置 | |
JP5273294B2 (ja) | 乱数生成器、暗号化装置、及び認証装置 | |
JP2002366029A (ja) | Dpaに対して安全な暗号化 | |
US20120093308A1 (en) | Apparatus and method for generating random data | |
US20120005466A1 (en) | Data processing device and method for operating such data processing device | |
US11258579B2 (en) | Method and circuit for implementing a substitution table | |
US10530567B2 (en) | Encryption device and memory device | |
JP4935229B2 (ja) | 演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム | |
KR100735953B1 (ko) | 일련 번호 생성 장치, 그 방법 및 컴퓨터 판독가능 저장매체 | |
JP4849140B2 (ja) | データ変換装置、演算処理装置、および演算処理制御方法、並びにコンピュータ・プログラム | |
JP2005031471A (ja) | 暗号処理装置、および暗号処理方法 | |
JP2006025366A (ja) | 暗号化装置及び半導体集積回路 | |
Savitha et al. | Implementation of AES algorithm to overt fake keys against counter attacks | |
JPWO2008117804A1 (ja) | ストリーム暗号向け擬似乱数生成装置とプログラムと方法 | |
Samra et al. | PUF Based Cryptographic Key Generation | |
Yu et al. | On designing PUF-based TRNGs with known answer tests | |
JP2006081059A (ja) | 暗号回路および集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110920 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111003 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4849140 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |