JPH01206718A - 乱数発生器 - Google Patents
乱数発生器Info
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- JPH01206718A JPH01206718A JP63031334A JP3133488A JPH01206718A JP H01206718 A JPH01206718 A JP H01206718A JP 63031334 A JP63031334 A JP 63031334A JP 3133488 A JP3133488 A JP 3133488A JP H01206718 A JPH01206718 A JP H01206718A
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- JP
- Japan
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- number sequence
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Links
- 238000000605 extraction Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
乱数発生器の改良に関し、
周期性を極力排除した出力符号を発生する乱数発生器を
実現することを目的とし、 それぞれ独立の周期で歩進する複数の擬似乱数列を発生
する擬似乱数発生手段と、擬似乱数発生手段が発生する
複数の擬似乱数列を時系列的に不規則に切替えた後、各
擬似乱数列の最長周期より長い間隔で抽出して出力する
抽出手段とを設ける様に構成する。
実現することを目的とし、 それぞれ独立の周期で歩進する複数の擬似乱数列を発生
する擬似乱数発生手段と、擬似乱数発生手段が発生する
複数の擬似乱数列を時系列的に不規則に切替えた後、各
擬似乱数列の最長周期より長い間隔で抽出して出力する
抽出手段とを設ける様に構成する。
本発明は乱数発生器の改良に関する。
通信システム等の統計的な特性を試験或いはシミュレー
ションを行う為に、擬似乱数列（Ｐ ５ｅｕｄｏ Ｒａ
ｎｄｏｍ Ｎｕｍｂｅｒ ５ｅｑｕｅｎｃｅ ）が広く
採用されている。
ションを行う為に、擬似乱数列（Ｐ ５ｅｕｄｏ Ｒａ
ｎｄｏｍ Ｎｕｍｂｅｒ ５ｅｑｕｅｎｃｅ ）が広く
採用されている。
この種の擬似乱数列は、極力真の乱数に近似しているこ
とが、試験或いはシミュレーションの信頼性を向上する
為に望ましい。
とが、試験或いはシミュレーションの信頼性を向上する
為に望ましい。
第４図は従来ある乱数発生器の一例を示す図である。
第４図において、書込読出メモリ （ＲＡＭ）１には、
何等かの初期設定を行わない限り、不規則なデータが格
納されている。
何等かの初期設定を行わない限り、不規則なデータが格
納されている。
かかる書込読出メモリ１に、一定周期で歩進し、計数値
ａ。乃至ａ８を循環的に出力するカウンタ（ＣＴＲ）２
の出力を、読出アドレスとして入力すると、書込読出メ
七り１の各アドレスａ。乃至ａ８に格納されているデー
タが循環的に読出され、不規則な出力符号Ｓｔが出力さ
れる。
ａ。乃至ａ８を循環的に出力するカウンタ（ＣＴＲ）２
の出力を、読出アドレスとして入力すると、書込読出メ
七り１の各アドレスａ。乃至ａ８に格納されているデー
タが循環的に読出され、不規則な出力符号Ｓｔが出力さ
れる。
然し各各アドレス２〕。乃至ａＸに格納されているデー
タは、一定順序で繰返し読出される為、出力符号Ｓ、も
周期性を有することとなり、真の乱数からは程遠い。
タは、一定順序で繰返し読出される為、出力符号Ｓ、も
周期性を有することとなり、真の乱数からは程遠い。
次に、第５図は従来ある乱数発生器の他の一例を示す図
である。
である。
第５図において、９段のシフトレジスタ３は、クロック
信号源４から供給されるクロック信号０１ｋにより歩進
し、最終段から出力符号Ｓ２を出力すると共に、第５段
の出力と出力符号Ｓ２とを′ 論理和回路５により
論理加算した後、第１段に帰還することにより、初期状
態において全段が論理゛０”に設定されていない限り、
出力符号Ｓ２は擬似乱数列となる。
信号源４から供給されるクロック信号０１ｋにより歩進
し、最終段から出力符号Ｓ２を出力すると共に、第５段
の出力と出力符号Ｓ２とを′ 論理和回路５により
論理加算した後、第１段に帰還することにより、初期状
態において全段が論理゛０”に設定されていない限り、
出力符号Ｓ２は擬似乱数列となる。
然し、第５図に示される乱数発生器から出力される出力
符号Ｓ２は、クロック信号ｃｌｋの周期の（２’−１，
）倍の周期性を有することが判明しており、真の乱数と
しては汲えない。
符号Ｓ２は、クロック信号ｃｌｋの周期の（２’−１，
）倍の周期性を有することが判明しており、真の乱数と
しては汲えない。
〔発明が解決しようとする課題］
以」−の説明から明らかな如く、従来ある乱数発生器に
おいては、出力符号Ｓ１およびＳ２は何れも周期性を有
しており、目的によっては必ずしも適当な乱数とは言い
難い。
おいては、出力符号Ｓ１およびＳ２は何れも周期性を有
しており、目的によっては必ずしも適当な乱数とは言い
難い。
本発明は、周１…性を極力排除した出力符号を発生ずる
乱数発生器を実現することを目的とする。
乱数発生器を実現することを目的とする。
第１図は本発明の原理を示す図である。
第１Ｈ６こおいて、１００は、本発明により設ｉノられ
た擬似乱数発生手段である。
た擬似乱数発生手段である。
２ Ｆ） Ｏｈ；＋、本発明により設けられた抽出手段
である。
である。
擬似乱数発生手段１００は、それぞれ独立の周期で歩進
する複数の擬似乱数列ｐｎを発生ずる。
する複数の擬似乱数列ｐｎを発生ずる。
抽出手段２００は、擬似乱数発生手段１００が切替え出
力する擬似乱数列ｐｎを時系列的に不規則に切替えた後
、各擬似乱数列ｐｎの最長周期より長い間隔て抽出し゛
ζ出力する。
力する擬似乱数列ｐｎを時系列的に不規則に切替えた後
、各擬似乱数列ｐｎの最長周期より長い間隔て抽出し゛
ζ出力する。
従って、擬似乱数発生手段が出力する各擬似乱数列に比
し、周期性が遥かに少ない出力符号が得られることとな
る。
し、周期性が遥かに少ない出力符号が得られることとな
る。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による乱数発生器を示す図で
ある。なお、全図を通じて同一符号は同一対象物を示す
。
ある。なお、全図を通じて同一符号は同一対象物を示す
。
第２図においては、第１図におりる擬似乱数発生手段１
００として、擬似乱数発生回路（ＰＮＧ）１０および１
１、並びにクロック信号＃１３および１４が設けられ、
また第１図における抽出手段２００として、擬似乱数発
生回路（ＰＮＧ）１２、クロック信号ｔＡ１５、セレク
タ（ＳＥＬ）１Ｇおよびフリップフロップ（ＦＦ）１７
が設けられている。
００として、擬似乱数発生回路（ＰＮＧ）１０および１
１、並びにクロック信号＃１３および１４が設けられ、
また第１図における抽出手段２００として、擬似乱数発
生回路（ＰＮＧ）１２、クロック信号ｔＡ１５、セレク
タ（ＳＥＬ）１Ｇおよびフリップフロップ（ＦＦ）１７
が設けられている。
クロック信号源１３乃至１５は、それぞれ異なる周波数
［１、ｆ２およびｒ、（但しｒｌ、ｒ２〉ｆ５）を有す
るクロック信号ｃｌｋｌ 、ｃｌｋ、およびｃｌｋ、を
発生し、それぞれ擬似乱数発生回路１０．１１および１
２に供給する。
［１、ｆ２およびｒ、（但しｒｌ、ｒ２〉ｆ５）を有す
るクロック信号ｃｌｋｌ 、ｃｌｋ、およびｃｌｋ、を
発生し、それぞれ擬似乱数発生回路１０．１１および１
２に供給する。
各擬似乱数発生回路１０．１１および１２は、それぞれ
クロック信号ｃ Ｉ ｋｌ、ｃ ｌｋｚおよびｅｌｋ、
に同期した擬似乱数列ｐｎ＋ 、ｐｎ２およびＩ）ｎｓ
を発生し、それぞれセレクタ１６の入力端子Ａ、Ｂおよ
び切替端子Ｓに伝達する。
クロック信号ｃ Ｉ ｋｌ、ｃ ｌｋｚおよびｅｌｋ、
に同期した擬似乱数列ｐｎ＋ 、ｐｎ２およびＩ）ｎｓ
を発生し、それぞれセレクタ１６の入力端子Ａ、Ｂおよ
び切替端子Ｓに伝達する。
セレクタ１６は、切替端子Ｓに入力される擬似乱数列ｐ
ｎｓが論理“０”に設定される場合には、入力端子へに
入力される擬似乱数列ｐｎ＋を選択して出力符号Ｓ３と
して出力し、また擬偵乱数列ｐｎ、が論理“１′に設定
される場合には、入力端子Ｂに入力される擬似乱数列ｐ
ｎ２を選択して出力符号ｓ３として出力し、フリップフ
ロップ１７の端子りに伝達する。
ｎｓが論理“０”に設定される場合には、入力端子へに
入力される擬似乱数列ｐｎ＋を選択して出力符号Ｓ３と
して出力し、また擬偵乱数列ｐｎ、が論理“１′に設定
される場合には、入力端子Ｂに入力される擬似乱数列ｐ
ｎ２を選択して出力符号ｓ３として出力し、フリップフ
ロップ１７の端子りに伝達する。
従って、クロック信号ｃｌｋ、、ｃｌｋ２およびｃｌｋ
Ｓが非同期の為、擬似乱数列Ｔ）ｎ＋、Ｔ）ｎ２および
ｐｎＳがそれぞれ有する周期性が僅かに影響するものの
、出力符号列としては殆どランダムなものを得ることが
出来る。
Ｓが非同期の為、擬似乱数列Ｔ）ｎ＋、Ｔ）ｎ２および
ｐｎＳがそれぞれ有する周期性が僅かに影響するものの
、出力符号列としては殆どランダムなものを得ることが
出来る。
一方、フリップフロップ１７は、端子りに入力される出
力符号Ｓ３を、クロック信号源１５から端子ＣＫに入力
されるクロック信号ｃｌｋｓに同期して抽出し、端子Ｑ
から出力符号Ｓ４として出力する。
力符号Ｓ３を、クロック信号源１５から端子ＣＫに入力
されるクロック信号ｃｌｋｓに同期して抽出し、端子Ｑ
から出力符号Ｓ４として出力する。
次に第３図は本発明の他の実施例による乱数発生器を示
す図である。
す図である。
第３図においては、第１図における擬似乱数発生回路１
００として、擬似乱数発生回路（ＰＮＧ）２０−１乃至
２０−２１′およびクロック信号源４０−１乃至４０−
２’が設けられ、また第１図におりる抽出手段２００と
して、擬似乱数発生回路（ＰＮＧ）３０−１乃至３０−
ｈ、クロック信号源５０−１乃至５０−ｈ、セレクタ（
ＳＥＬ）６０、フリップフロップ（ＦＦ）７０およびク
ロック信号源８０が設けられている。
００として、擬似乱数発生回路（ＰＮＧ）２０−１乃至
２０−２１′およびクロック信号源４０−１乃至４０−
２’が設けられ、また第１図におりる抽出手段２００と
して、擬似乱数発生回路（ＰＮＧ）３０−１乃至３０−
ｈ、クロック信号源５０−１乃至５０−ｈ、セレクタ（
ＳＥＬ）６０、フリップフロップ（ＦＦ）７０およびク
ロック信号源８０が設けられている。
クロ・ツク信号源４０−１乃至４ｔ）−２’および５０
−１乃至５０−ｈは、それぞれ異なる周波数ｒ−ｌ乃至
ｆ−２におよびｆ−３，乃至丁−５ｈ（但しｒ−１乃至
ｆ−２’ ＞ｆ−３，乃至ｆ−ｓ、）を有するクロック
信号ｃｌｋ−１乃至ｅｌｋ２ｈおよびｃｌｋ Ｓｌ乃
至ｃｌｋ Ｓｈを発生し、それぞれ擬似乱数発生回路
２０−１乃至２Ｏ−２ｈおよび３０−１乃至３０−ｈに
供給する。
−１乃至５０−ｈは、それぞれ異なる周波数ｒ−ｌ乃至
ｆ−２におよびｆ−３，乃至丁−５ｈ（但しｒ−１乃至
ｆ−２’ ＞ｆ−３，乃至ｆ−ｓ、）を有するクロック
信号ｃｌｋ−１乃至ｅｌｋ２ｈおよびｃｌｋ Ｓｌ乃
至ｃｌｋ Ｓｈを発生し、それぞれ擬似乱数発生回路
２０−１乃至２Ｏ−２ｈおよび３０−１乃至３０−ｈに
供給する。
各擬似乱数発生回路２０−１乃至２０−２’および３０
−１乃至３０−ｈば、それぞれクロック信号ｃｌｋ−１
乃至ｃＩｋ−２＋″およびｃｌｋ−３，乃至ｃｌｋ−５
ｈに同期した擬像乱数列ｐｎ−１乃至ｐｒ１−２′″お
よびｐｎ−５ｌ乃至ｐｎ−Ｓｈを発生し、それぞれセレ
クタ６０の入力端子Ａ−ｌ乃至Ａ−２ｈおよび切替端子
Ｓ１乃至Ｓｈに伝達する。
−１乃至３０−ｈば、それぞれクロック信号ｃｌｋ−１
乃至ｃＩｋ−２＋″およびｃｌｋ−３，乃至ｃｌｋ−５
ｈに同期した擬像乱数列ｐｎ−１乃至ｐｒ１−２′″お
よびｐｎ−５ｌ乃至ｐｎ−Ｓｈを発生し、それぞれセレ
クタ６０の入力端子Ａ−ｌ乃至Ａ−２ｈおよび切替端子
Ｓ１乃至Ｓｈに伝達する。
セレクタ６０は、切替端子ＳＩ乃至Ｓ、に入力される擬
似乱数列ｐｎ−ｓ＋乃至ｐｎ−３１により構成される二
進り桁の符号に対応する入力端子Ａ−ｌ乃至Ａ−２′′
に入力される擬像乱数列ｐｎ−１乃至ｐｎ〜２′′を選
択し、出力符号Ｓ５として出力し、フ、リップフロップ
７０の端子りに伝達する。
似乱数列ｐｎ−ｓ＋乃至ｐｎ−３１により構成される二
進り桁の符号に対応する入力端子Ａ−ｌ乃至Ａ−２′′
に入力される擬像乱数列ｐｎ−１乃至ｐｎ〜２′′を選
択し、出力符号Ｓ５として出力し、フ、リップフロップ
７０の端子りに伝達する。
フリップフロップ７０は、端子りに入力される出力符号
Ｓ５を、クロック信号源８０から端子ＣＫに入力される
周波数ｒｔ （但しｆ−１乃至ｆ−”ｌｈ、ｆ−３，
乃至ｒ−ｓ、＞ｆｔ）を有するクロック信号ｃｌｋ、に
同期して抽出し、端子Ｑから出力符号Ｓ６として出力す
る。
Ｓ５を、クロック信号源８０から端子ＣＫに入力される
周波数ｒｔ （但しｆ−１乃至ｆ−”ｌｈ、ｆ−３，
乃至ｒ−ｓ、＞ｆｔ）を有するクロック信号ｃｌｋ、に
同期して抽出し、端子Ｑから出力符号Ｓ６として出力す
る。
出力符号Ｓ６は、周波数ｆｔを存し、第２図における出
力符号Ｓ４と同様に、擬似乱数列ｐｎ−１乃至ｐ ｎ
２ ｈの何れよりも長い周期性を有すると推定される
。
力符号Ｓ４と同様に、擬似乱数列ｐｎ−１乃至ｐ ｎ
２ ｈの何れよりも長い周期性を有すると推定される
。
以上の説明から明らかな如く、本実施例によれ１、複数
の擬似乱数列ｐｎ、およびｐｎｚ（第２図）またはｐｎ
−１乃至ｐｎＪｈ （第３図）の何れよりも長い周期
性を有する出力符号ｓ４またはｓ６が得られることとな
る。
の擬似乱数列ｐｎ、およびｐｎｚ（第２図）またはｐｎ
−１乃至ｐｎＪｈ （第３図）の何れよりも長い周期
性を有する出力符号ｓ４またはｓ６が得られることとな
る。
なお、第２図および第３図は何れも本発明の一実施例に
過ぎず、例えば擬似乱数発生手段１００の構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。
過ぎず、例えば擬似乱数発生手段１００の構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらない
。
以上、本発明によれば、擬似乱数発生手段が出力する各
擬似乱数列に比し、周期性が温かに少ない出力符号が得
られることとなり、本出力符号を使用した試験或いはシ
ミュレーション等の信頼性が向上する。
擬似乱数列に比し、周期性が温かに少ない出力符号が得
られることとなり、本出力符号を使用した試験或いはシ
ミュレーション等の信頼性が向上する。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による乱数発生器を示す図、第３図は本発明の他の
実施例による乱数発生器を示す図、第４図は従来ある乱
数発生器の一例を示す図、第５図は従来ある乱数発生器
の他の一例を示す図である。 図において、１は書込読出メモリ （ＲＡＭ）、２はカ
ウンタ（ＣＴＲ） 、３はシフトレジスタ、４．１３乃
至１５．４０−１乃至４．０−２１′、５０−１乃至５
０−ｈおよび８０ばクロック信号源、５は論理和回路、
１０乃至１２．２０−１乃至２０−２１′および３０−
１乃至３０−ｈは擬似乱数発生回路（ＰＮＧ） 、１６
および６０はセレクタ（ＳＥＬ）、１７および７０はフ
リップフロップ（ＦＦ）、１００は擬似乱数発生手段、
２００は冊
施例による乱数発生器を示す図、第３図は本発明の他の
実施例による乱数発生器を示す図、第４図は従来ある乱
数発生器の一例を示す図、第５図は従来ある乱数発生器
の他の一例を示す図である。 図において、１は書込読出メモリ （ＲＡＭ）、２はカ
ウンタ（ＣＴＲ） 、３はシフトレジスタ、４．１３乃
至１５．４０−１乃至４．０−２１′、５０−１乃至５
０−ｈおよび８０ばクロック信号源、５は論理和回路、
１０乃至１２．２０−１乃至２０−２１′および３０−
１乃至３０−ｈは擬似乱数発生回路（ＰＮＧ） 、１６
および６０はセレクタ（ＳＥＬ）、１７および７０はフ
リップフロップ（ＦＦ）、１００は擬似乱数発生手段、
２００は冊
Claims (1)
- 【特許請求の範囲】 それぞれ独立の周期で歩進する複数の擬似乱数列（ｐｎ
）を発生する擬似乱数発生手段（１００）と、 該擬似乱数発生手段（１００）が発生する複数の擬似乱
数列（ｐｎ）を時系列的に不規則に切替えた後、前記各
擬似乱数列（ｐｎ）の最長周期より長い間隔で抽出して
出力する抽出手段（２００）とを設けることを特徴とす
る乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031334A JPH01206718A (ja) | 1988-02-12 | 1988-02-12 | 乱数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031334A JPH01206718A (ja) | 1988-02-12 | 1988-02-12 | 乱数発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206718A true JPH01206718A (ja) | 1989-08-18 |
Family
ID=12328354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031334A Pending JPH01206718A (ja) | 1988-02-12 | 1988-02-12 | 乱数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905611A2 (en) * | 1997-09-24 | 1999-03-31 | Nec Corporation | Pseudorandom number generating method and pseudorandom number generator |
| JP2002268875A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 乱数生成装置 |
| WO2003090185A1 (en) * | 2002-04-19 | 2003-10-30 | Sony Corporation | Key generation device, encoding/decoding device, and key generation method |
| CN106201434A (zh) * | 2016-07-05 | 2016-12-07 | 南通理工学院 | 可逆随机数生成器 |
-
1988
- 1988-02-12 JP JP63031334A patent/JPH01206718A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0905611A2 (en) * | 1997-09-24 | 1999-03-31 | Nec Corporation | Pseudorandom number generating method and pseudorandom number generator |
| EP0905611A3 (en) * | 1997-09-24 | 2001-07-04 | Nec Corporation | Pseudorandom number generating method and pseudorandom number generator |
| JP2002268875A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 乱数生成装置 |
| WO2003090185A1 (en) * | 2002-04-19 | 2003-10-30 | Sony Corporation | Key generation device, encoding/decoding device, and key generation method |
| US7406175B2 (en) | 2002-04-19 | 2008-07-29 | Sony Corporation | Key generator device, encoding/decoding device, and key generation method |
| CN106201434A (zh) * | 2016-07-05 | 2016-12-07 | 南通理工学院 | 可逆随机数生成器 |
| CN106201434B (zh) * | 2016-07-05 | 2018-07-10 | 南通理工学院 | 可逆随机数生成器 |
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