KR100421852B1 - 다중 피엔 칩 발생 장치 - Google Patents

Abstract

본 발명은 이동 통신 시스템에 관한 것으로, 특히 병렬 구조로 된 쉬프트 레지스터를 이용하여 의사 잡음(Pseudo-random Noise ; 이하, PN 이라 약칭함) 시퀀스의 여러 비트(=칩,chip)를 동시에 발생시키는 다중 PN 칩 발생 장치에 관한 것이다.

이를 위해 본 발명에서는 클럭 속도를 높이지 않고도 병렬 구조로 그룹화된 쉬프트 레지스터들을 이용하여 각 클럭마다 N개의 PN 칩을 동시에 발생시킴으로써, M번 클럭 주기 동안 N×M개의 데이터를 처리할 수 있도록 다수 PN 칩이 동시에 생성되는 다중 PN 칩 발생 장치를 제공한다.

Description

다중 피엔 칩 발생 장치{apparatus for generating multiple PN chips}

본 발명은 이동 통신 시스템에 관한 것으로, 특히 병렬 구조로 된 쉬프트 레지스터를 이용하여 PN 시퀀스의 여러 비트(=칩,chip)를 동시에 발생시키는 다중 PN 칩 발생 장치에 관한 것이다.

일반적으로 직접 확산 스펙트럼 시스템(Direct Spreading Spectrum System)에서는 신호의 주파수가 존재하는 주파수 대역을 확산시키기 위해 PN 시퀀스가 사용된다.

PN 시퀀스는 PN 발생기(PN generator)에 의해 생성되며, PN 시퀀스를 생성시키는 PN 발생기에는 K단 쉬프트 레지스터(K-stage shift register)와 여러 배타적 논리합 게이트(Exclusive OR gate)들이 포함된다.

도 1은 종래 기술에 따른 PN 시퀀스 발생 장치의 일 예를 나타낸 블록구성도이다.

PN 시퀀스를 생성시키기 위해서는 특히 선형 시퀀스 쉬프트 레지스터(Linear Sequence shift register)가 사용된다.

이 선형 시퀀스 쉬프트 레지스터는 앞에서도 언급한 K단 쉬프트 레지스터(K-stage shift register)와 여러 배타적 논리합 게이트(Exclusive OR gate)들로 구성된다. 여기서 배타적 논리합 게이트는 각 단계의 쉬프트 레지스터에 저장된 상태(state)를 천이 시키기 위한 것으로, 이 게이트들은 PN 시퀀스 발생 장치에 적용되는 생성 다항식(generating polynomial)에 의해 그 놓이는 위치가 결정된다.

도 1에는 다음 식 1을 생성 다항식으로 사용하는 PN 시퀀스 발생 장치의 일 예를 든 것이다.

상기한 생성 다항식에 의해 배타적 논리합 게이트 중 하나는 13번째단 쉬프트 레지스터(13th-stage shift register)의 출력측에 위치하며, 나머지들은 9번째단 쉬프트 레지스터(9th-stage shift register)의 출력측, 8번째단 쉬프트 레지스터(8th-stage shift register)의 출력측, 7번째단 쉬프트 레지스터(7th-stage shift register)의 출력측 및 5번째단 쉬프트 레지스터(5th-stage shift register)의 출력측에 각각 위치한다.

또한, 상기 생성 다항식은 15번째단 쉬프트 레지스터(15th-stage shift register)의 출력이 피이드백(feedback)되어 다시 1번째단 쉬프트 레지스터(1st-stage shift register)로 입력됨을 나타낸다.

여기서, 15번째단 쉬프트 레지스터(15th-stage shift register)로부터 피이드백(feedback)된 출력은 상기 각 배타적 논리합 게이트로 입력되는데, 각 배타적 논리합 게이트는 자신에게 입력되는 해당 쉬프트 레지스터의 출력과 피이드백(Feedback)된 15번째단 쉬프트 레지스터(15th-stage shift register)의 출력에 대해 배타적 논리합 연산(exclusive OR operation)을 수행한다.

또한 도 1의 PN 시퀀스 발생 장치에 구비된 K단 쉬프트 레지스터로는 15비트의 초기값이 저장된다. 이후 저장된 각 비트값들은 주어진 클럭에 맞추어 쉬프팅(shifting)되어 다음단(next-stage)의 쉬프트 레지스터에 다시 저장된다. 이와 같은 동작은 클럭에 맞춰 계속 반복된다.

상기한 쉬프팅 동작이 계속되는 동안 PN 시퀀스 발생 장치로부터 최종 생성되는 PN 시퀀스는 상기한 생성 다항식에 따라 그 위치가 결정되는 배타적 논리합 게이트의 연산에 의해 의사적(random)으로 출력된다. 이 때는 각 클럭마다 하나의PN 칩이 발생되며 총 2¹⁵-1개의 칩을 한 주기로 하는 PN 시퀀스가 발생된다.

이렇게 발생된 PN 칩은 일정 단위 시간마다 데이터를 역확산할 때 사용된다.

만약 지금까지 설명한 종래의 PN 시퀀스 발생 장치가 M개의 데이터를 동시에 역확산할 때 사용된다면, M개의 PN 칩이 필요하게 된다. 이에 따라 M개의 PN 칩을 발생시키기 위해서는 M번의 클럭 주기(Clock cycle)가 필요하다.

그런데 상기에서 M개의 데이터를 역확산하는 단위 시간과 동일한 시간 동안 N×M개의 데이터를 동시에 역확산시키고자 한다면, N×M개의 PN 칩이 사용되므로 클럭 속도를 N배 빠르게 하여 각 클럭마다 N개의 PN 칩을 발생해야 한다. 그러나 PN 시퀀스 발생 장치의 클럭 속도를 높이기 위해서는 하드웨어 구현상 여러 제약이 따른다.

본 발명의 목적은 상기한 문제점을 해결하기 위해 안출한 것으로, 클럭 속도를 높이지 않고도 병렬 구조로 그룹화된 쉬프트 레지스터들을 이용하여 각 클럭마다 N개의 PN 칩을 동시에 발생시킴으로써, M번 클럭 주기 동안 N×M개의 데이터를 처리할 수 있도록 다수 PN 칩이 동시에 생성되는 다중 PN 칩 발생 장치를 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 다중 PN 칩 발생 장치의 특징은, 각 클럭 주기마다 동시 발생될 PN 칩의 개수만큼 그룹화되며, 각 그룹별로 병렬 분리되는 K단 쉬프트 레지스터와, 상기 클럭 주기마다 자신에게 입력되는 쉬프트 레지스터의 출력 비트와 자신의 그룹에서 마지막 쉬프트 레지스터로부터 피이드백된 출력 비트에 대해 배타적 논리합 연산을 수행하는 다수의 배타적 논리합 게이트가 포함되어 구성된다는 것이다.

바람직하게는, 상기 배타적 논리합 게이트가 상기 PN 칩 발생을 위한 생성 다항식에 의해 해당 쉬프트 레지스터의 출력측에 위치한다.

또한 상기 K단 쉬프트 레지스터가 M개의 그룹으로 병렬 분리되는 경우, 각 그룹의 마지막단 쉬프트 레지스터로부터 피이드백 경로(Feedback path)가 형성되며, 임의의 그룹의 마지막단 쉬프트 레지스터의 출력 비트는 임의의 다른 그룹의 첫 번째단 쉬프트 레지스터에 피이드백된다.

도 1은 종래 기술에 따른 PN 시퀀스 발생 장치의 일 예를 나타낸 블록구성도.

도 2는 본 발명에 따른 다중 PN 칩 발생 원리를 설명하기 위한 장치 구성을 나타낸 블록구성도.

도 3은 본 발명에 따라 다중 PN 칩 발생 장치의 구성을 나타낸 블록구성도.

도 4 는 본 발명에 따른 다중 PN 칩 발생 장치의 일 예를 나타낸 블록구성도.

도 5는 기존의 PN 시퀀스 발생과 본 발명의 다중 PN 칩 발생을 비교한 타이밍도.

이하, 본 발명에 따른 다중 PN 칩 발생 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.

본 발명의 다중 PN 칩 발생 장치는 쉬프트 레지스터(shift register)와 다중 출력되는 배타적 논리합 게이트(Multiple output Exclusive OR gate)들로 구성된다. 여기서 다중 출력 배타적 논리합 게이트는 쉬프트 레지스터에 저장된 상태를 천이 시키기 위한 것이다.

또한 기존의 PN 시퀀스 발생 장치가 M개의 PN 칩을 동시에 발생시키기 위해 K단 쉬프트 레지스터를 M개 사용한다면, 이와 비교되는 본 발명의 다중 PN 칩 발생 장치는 N개의 PN 칩을 동시에 발생시킬 때 K단 쉬프트 레지스터를 나누어 병렬로 분리함으로써, 각 N개의 피이드백 경로(Feedback path)를 형성한다.

도 2는 본 발명에 따른 다중 PN 칩 발생 원리를 설명하기 위한 장치 구성을 나타낸 블록구성도이다.

도 2에는 한 클럭 주기동안에 두 개의 PN 칩이 동시에 발생되는 원리를 설명하기 위한 것으로, 두 개의 PN 칩을 동시에 발생시키기 위해 본 발명에서는 도 1에 도시된 기존의 K단 쉬프트 레지스터를 그룹화하여 두 개의 그룹으로 분리함으로써, 두 개의 피이드백 경로를 형성한다.

따라서 도 2에서와 같이 K단 쉬프트 레지스터가 사용된다면 홀수 번째단 쉬프트 레지스터들을 그룹화하여 한 그룹을 형성하고, 짝수 번째단 쉬프트 레지스터들을 그룹화하여 다른 한 그룹을 형성한다. 이 때 각 그룹에서 마지막 쉬프트 레지스터들은 매 클럭 주기마다 한 비트의 PN 칩을 출력하며, 이 출력 비트는 피이드백(feedback)되어 특정 위치에 놓인 조합 논리 회로(combination logic)로 입력된다.

여기서 조합 논리 회로는 생성 다항식에 따라 배타적 논리합 게이트가 사용되며, 배타적 논리합 연산이 필요 없는 조합 논리 회로는 배타적 논리합 게이트를 사용하지 않고 쉬프트 레지스터들간을 바로 연결시킨다.

도 3은 본 발명에 따른 다중 PN 칩 발생 장치의 구성을 나타낸 블록구성도이다.

도 3에는 N개의 PN 칩을 동시에 발생시킬 때, 다음 식 2를 생성 다항식으로 사용하는 다중 PN 칩 발생 장치의 구성을 나타낸 것이다.

D식 1에서 쉬프트 레지스터의 개수를 나타내는 K는 N보다 항상 큰 수이며, 이는 식 2가 성립하기 위한 필수 조건이다.

도 3에서 N개의 PN 칩을 동시에 발생시켜야 하므로, K개의 쉬프트 레지스터를 N개의 그룹으로 나누어 병렬로 분리함으로써, 각 N개의 피이드백 경로(Feedback path)를 형성한다.

보다 상세히 설명하자면, 첫 번째 그룹의 마지막단 쉬프트 레지스터인 (K-N+1)번째단 쉬프트 레지스터의 출력 비트0은 다음 그룹의 첫 번째단 쉬프트 레지스터인 2번째단 쉬프트 레지스터로 피이드백되며, 두 번째 그룹의 마지막단 쉬프트 레지스터인 (K-N+2)번째단 쉬프트 레지스터의 출력 비트1은 다음 그룹의 첫 번째단 쉬프트 레지스터인 3번째단 쉬프트 레지스터로 피이드백된다. 또한 마지막 그룹의 마지막단 쉬프트 레지스터인 K번째단 쉬프트 레지스터의 출력 비트(N-1)는 첫 번째 그룹의 첫 번째단 쉬프트 레지스터인 1번째단 쉬프트 레지스터로 피이드백된다.

이와 같이 피이드백된 각 그룹의 출력 비트들은 상기와 같이 다른 그룹의 각 첫 번째단 쉬프트 레지스터에 영향을 주기도 하지만, 각 그룹의 출력 비트들은 자신의 그룹에 속한 각 단 쉬프트 레지스터의 출력과 배타적 논리합 연산을 수행하도록 피이드백된다. 이 배타적 논리합 연산을 수행하기 위한 배타적 논리합 게이트는 PN 시퀀스 발생을 위한 생성 다항식에 의해 그 놓이는 위치가 결정된다.

결국 도 3의 장치 구성에 의해 한 클럭 주기 동안 각 그룹의 쉬프트 레지스터로부터 N개의 서로 다른 PN 칩을 동시에 발생시킬 수 있다.

이렇게 N개의 서로 다른 PN 칩을 동시에 발생시키기 위해서는 15비트의 초기값을 각 쉬프트 레지스터에 저장해야 하며, 이후 저장된 각 비트값들은 주어진 클럭에 맞추어 쉬프팅(shifting)시켜 다음단(next-stage)의 쉬프트 레지스터에 다시 저장한다. 이와 같은 동작은 클럭에 맞춰 계속 반복된다.

도 4는 본 발명에 따른 다중 PN 칩 발생 장치의 일 예를 나타낸 블록구성도이다.

도 4에는 식 1을 생성 다항식으로 사용하는 다중 PN 칩 발생 장치의 일 예를 든 것으로, 두 개의 PN 칩을 동시에 발생시킬 때 K단 쉬프트 레지스터를 나누어 병렬로 분리함으로써, 각 두 개의 피이드백 경로(Feedback path)를 형성한다.

보다 상세히 설명하자면, 도 4에는 도 1에서와 15단 쉬프트 레지스터가 사용되는 경우를 나타낸 것으로, 홀수 번째단 쉬프트 레지스터들을 그룹화하여 한 그룹을 형성하고, 짝수 번째단 쉬프트 레지스터들을 그룹화하여 다른 한 그룹을 형성한다. 이 때 각 그룹에서 마지막 쉬프트 레지스터들은 매 클럭 주기마다 한 비트의 PN 칩을 출력하며, 이 출력 비트는 피이드백(feedback)된다.

형성된 피이드백 경로를 보면, 첫 번째 그룹의 마지막단 쉬프트 레지스터인 15번째단 쉬프트 레지스터의 출력 비트0은 다음 그룹의 2번째단 쉬프트 레지스터로 피이드백되며, 두 번째 그룹의 마지막단 쉬프트 레지스터인 14번째단 쉬프트 레지스터의 출력 비트1은 첫 번째 그룹의 1번째단 쉬프트 레지스터로 피이드백된다.

이와 같이 피이드백된 각 그룹의 출력 비트들은 상기와 같이 다른 그룹의 각 첫 번째단 쉬프트 레지스터에 영향을 주기도 하지만, 각 그룹의 출력 비트들은 자신의 그룹에 속한 각 단 쉬프트 레지스터의 출력과 배타적 논리합 연산을 수행하도록 피이드백된다. 이 배타적 논리합 연산을 수행하기 위한 배타적 논리합 게이트는 PN 시퀀스 발생을 위한 생성 다항식 식 1에 의해 그 놓이는 위치가 결정된다.

그런데 도 4를 보면, 두 번째 그룹의 출력 비트1이 7번째단 쉬프트 레지스터의 출력측과 9번째단 쉬프트 레지스터의 출력측에 놓인 각각의 배타적 논리합 게이트로 피이드백됨을 볼 수 있다. 이는 7번째단 쉬프트 레지스터의 출력과 8번째단 쉬프트 레지스터의 출력 모두가 9번째단 쉬프트 레지스터의 입력에 영향을 줘야하기 때문이며, 따라서 7번째단 쉬프트 레지스터의 출력에 대한 배타적 논리합 연산과 8번째단 쉬프트 레지스터의 출력에 대한 배타적 논리합 연산의 결과를 9번째단 쉬프트 레지스터의 입력으로 사용한다.

결국 도 4의 장치 구성에 의해 한 클럭 주기 동안 각 그룹의 쉬프트 레지스터로부터 두 개의 서로 다른 PN 칩을 동시에 발생시킬 수 있다.

이렇게 두 개의 서로 다른 PN 칩을 동시에 발생시키기 위해서는 15비트의 초기값을 각 쉬프트 레지스터에 저장해야 하며, 이후 저장된 각 비트값들은 주어진 클럭에 맞추어 쉬프팅(shifting)시켜 다음단(next-stage)의 쉬프트 레지스터에 다시 저장한다. 이와 같은 동작은 클럭에 맞춰 계속 반복된다.

도 5는 기존의 PN 시퀀스 발생과 본 발명의 다중 PN 칩 발생을 비교한 타이밍도이다.

도 5에서 알 수 있듯이, 기존의 PN 시퀀스 발생 장치에서는 M개의 PN 칩을 발생시키는데 최소한 M번 클럭 주기가 필요하지만, 도 4에 도시된 본 발명의 다중 PN 칩 발생 장치에서는 M/2번 클럭 주기만에 M개의 PN 시퀀스를 발생시킬 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 다중 PN 칩 발생 장치를 사용함으로써, 일정 단위 시간마다 여러 데이터를 동시에 역확산할 때 PN 시퀀스 발생을 위한 클럭 속도를 높이지 않으면서도 데이터 처리에 필요한 PN 칩을 동시에 발생시킬 수 있으므로, 일정 단위 시간에 여러 데이터를 처리할 수 있는 시간이 단축된다는 효과가 있다. 즉 입력신호로 여러 데이터 예를 들어 여러 사용자 데이터가 입력되더라도 PN 시퀀스를 종래에 비해 짧은 시간에 발생시킴으로써 동일한 시간에 보다 많은 여러 데이터를 처리할 수 있는 효과가 있다.

또한, 일정 시간 동안 여러 PN 칩을 발생시키기 위해 클럭 속도를 높일 필요가 없으므로, 하드웨어로 구현하기가 용이하다.

Claims (5)

1. 각 클럭 주기마다 N개의 PN 칩들을 동시에 병렬 출력하도록, K/N개의 쉬프트 레지스터들로 구성되는 N개의 쉬프트 레지스터 그룹을 상기 각 쉬프트 레지스터 그룹의 출력이 순차적으로 피드백되도록 구성하고, 제 N 번째 선형 시퀀스 쉬프트 레지스터 그룹의 출력을 제1번째 선형 시퀀스 쉬프트 레지스터 그룹의 입력단으로 피드백 입력되도록 구성되는 복수의 쉬프트 레지스터 그룹과;

   정해진 생성 다항식을 만족하는 출력을 발생하도록 상기 각 쉬프트 레지스터 그룹에서 출력되는 피드백 입력과 각 쉬프트 레지스터 출력을 논리조합하는 복수의 배타적 논리회로를 포함하는 것을 특징으로 하는 다중 PN 칩 발생 장치.
2. 제 1 항에 있어서, 상기 생성 다항식은(여기서, K는 쉬프트 레지스터 개수이고, 상기 N 보다 큰 수)로 구성됨을 특징으로 하는 다중 PN 칩 발생 장치.
3. 제 1 항에 있어서, 상기 쉬프트 레지스터 초기값은 15비트인 것을 특징으로 하는 다중 PN 칩 발생 장치.
4. 삭제
5. 정해진 클럭 주기에 N개의 데이터 신호를 출력하는 단계와;

   동시에 병렬로 출력되는 PN 칩들을 이용하여 상기 클럭 주기에 N개의 PN 시퀀스를 발생하는 단계와;

   상기 N개의 데이터 신호를 상기 PN 시퀀스를 이용하여 역확산하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 PN 칩 발생장치를 이용한 역확산 방법.