KR102077401B1 - 인버터 셀의 강도를 이용한 실난수 발생기 - Google Patents

Abstract

실난수 발생기는, 입력을 반전 출력하는 제 1 인버터 회로 내지 제 N 인버터 회로가 순차적으로 연결된 인버터부; 및 상기 제 1 인버터 회로의 출력 내지 상기 제 N 인버터 회로의 출력 중 다수의 출력을 이용하여, 상기 제 1 인버터 회로의 입력으로 궤환하는 제 1 궤환 회로부;를 포함하되, 상기 제 1 인버터 회로 내지 상기 제 N 인버터 회로 각각은, 입력을 반전하여 출력하는 제 1 인버터; 입력을 반전하여 출력하는 제 2 인버터; 및 상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하기 위한 선택 신호를 입력받아, 상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하여 출력하는 멀티플렉서;를 포함하는 것을 특징으로 한다.

Description

인버터 셀의 강도를 이용한 실난수 발생기{TRUE RANDOM NUMBER GENERATOR USING INVERTER CELL STRENGTH}

본 발명의 인버터 셀의 강도를 이용한 실난수 발생기에 관한 것이다.

난수열을 생성하는 실난수 발생기(TRUE RANDOM NUMBER GENERATOR, TRNG)는 통계적인 랜덤성(Randomness)를 제공하는 것이 핵심이며, 일반적으로 자연현상으로부터 추출 가능한 비예측적이고 모조할 수 없는 비결정적인 잡음원을 사용한다. 의사 난수 발생기(Pseudo Random Number Generator, PRNG)의 경우, 그 시드(Seed)값이 완전한 랜덤성(Randomness)을 제공하는 소스를 필요로 하나, 결정적인 시스템(Derterministic System)이라는 특성 때문에 완전한 랜덤성(Randomness)을 제공하는 소스를 생성시키는 것이 현실적으로 불가능하다. 그렇기 때문에 실난수 발생기를 통하여 비예측적이고 비결정적인 잡음원을 생성하는 것은 난수열을 생성하는데에 가장 중요하다. 반도체 공정의 표준 라이브러리 셀(Standard Library Cell)을 이용한 실난수 발생기의 설계는 일반적으로 불안정한 발진기의 특성을 이용한다. 불안정한 발진기는 일반적으로 인버터 링 오실레이터(Inverter Ring Oscillator) 구조로 설계된다.

실난수 발생기의 전체 지터(Total Jitter)는 결정적 지터(Derterministic Jitter)와 랜덤 지터(Random Jitter)의 컨벌루션(Convolution)이며, 일반적으로는 랜덤 지터로 인해 전체 지터도 제한되지 않는다.

다만, 결정적 지터를 변경할 수 있다면, 기존의 랜덤 지터에 의한 예측하기 어려운 실난수 발생기의 결과값을 더욱 예측하지 못하도록 설계할 수 있을 것이다.

본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 결정적 지터를 변경하는 것에 의해 기존의 랜덤 지터에 의한 예측하기 어려운 실난수 발생기의 결과값을 더욱 예측하지 못하도록 하는 인버터 셀의 강도를 이용한 실난수 발생기를 제공하는 것에 그 목적이 있다.

본 발명의 실난수 발생기는, 입력을 반전 출력하는 제 1 인버터 회로 내지 제 N 인버터 회로가 순차적으로 연결된 인버터부; 및 상기 제 1 인버터 회로의 출력 내지 상기 제 N 인버터 회로의 출력 중 다수의 출력을 이용하여, 상기 제 1 인버터 회로의 입력으로 궤환하는 제 1 궤환 회로부;를 포함한다.

구체적으로 상기 제 1 인버터 회로 내지 상기 제 N 인버터 회로 각각은, 입력을 반전하여 출력하는 제 1 인버터; 입력을 반전하여 출력하는 제 2 인버터; 및 상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하기 위한 선택 신호를 입력받아, 상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하여 출력하는 멀티플렉서;를 포함하되, 상기 제 1 인버터의 입력과 상기 제 2 인버터의 입력은 동일한 것을 특징으로 한다.

아울러, 상기 제 1 인버터의 출력 지연 시간과 상기 제 2 인버터의 출력 지연 시간은, 서로 상이한 것이 바람직하다.

바람직하게는, 상기 멀티 플렉서는, 상기 선택 신호를 반전하여 출력하는 제 3 인버터; 상기 제 1 인버터의 출력과 상기 제 3 인버터의 출력을 입력받는 제 1 앤드 게이트; 상기 제 2 인버터의 출력과 상기 선택 신호를 입력받는 제 2 앤드 게이트; 및 상기 제 1 앤드 게이트의 출력 및 상기 제 2 앤드 게이트의 출력을 입력받는 오아 게이트;를 포함하되, 상기 제 1 앤드 게이트를 구성하는 트랜지스터 셀의 지연 시간 및 상기 제 2 앤드 게이트를 구성하는 트랜지스터 셀의 지연 시간은 각각, 상기 제 1 인버터를 구성하는 트랜지스터 셀의 지연 시간 및 상기 제 2 인버터를 구성하는 트랜지스터 셀의 지연 시간 보다 빠른 것을 특징으로 한다.

아울러, 본 발명의 실난수 발생기는, 상기 제 1 인버터 회로 내지 상기 제 N 인버터 회로에 각각 포함된 상기 멀티플렉서를 위한 상기 선택 신호를 생성하는 선택 신호 생성부;를 더 포함하는 것이 바람직하다.

또한, 상기 선택 신호 생성부는, 선형 궤환 시프터 레지스터(Linear Feedback Shift Register)를 이용하는 것을 특징으로 한다.

아울러, 상기 선택 신호 생성부는, 제 1 레지스터 내지 제 N 레지스터가 순차적으로 연결된 시프트 레지스터부; 및 상기 제 1 레지스터의 출력 내지 상기 제 N 레지스터의 출력 중 다수의 출력을 이용하여, 상기 제 1 레지스터의 입력으로 궤환하는 제 2 궤환 회로부;를 포함하는 것을 특징으로 한다.

본 발명의 인버터 셀의 강도를 이용한 실난수 발생기에 따르면, 결정적 지터를 변경하는 것에 의해 기존의 랜덤 지터에 의한 예측하기 어려운 실난수 발생기의 결과값을 더욱 예측하지 못하도록 할 수 있다.

도 1은 본 발명의 바람직한 일실시예에 따른 인버터 셀의 강도를 이용한 실난수 발생기의 구성도.
도 2의 (a)는 일반적인 인버터의 회로도.
도 2의 (b)는 본 발명의 바람직한 일실시예에 따른 제 1 인버터 회로 내지 제 N 인버터 회로의 회로도.
도 3은 본 발명의 바람직한 일실시예에 따른 멀티플렉서의 회로도.
도 4의 (a)는 선택 신호로 '0'이 입력된 경우의 멀티플렉서의 입력 신호 및 출력 신호의 파형도.
도 4의 (b)는 선택 신호로 '1'이 입력된 경우의 멀티플렉서의 입력 신호 및 출력 신호의 파형도.
도 5는 본 발명의 바람직한 일실시예에 따른 선택 신호 생성부의 회로도.

이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 인버터 셀의 강도를 이용한 실난수 발생기에 대해 상세히 설명하기로 한다.

본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.

먼저, 도 1은 본 발명의 바람직한 일실시예에 따른 인버터 셀의 강도를 이용한 실난수 발생기(100)의 구성도를 나타낸다.

도 1로부터 알 수 있는 바와 같이 본 발명의 바람직한 일실시예에 따른 인버터 셀의 강도를 이용한 실난수 발생기(100)는, 인버터부(110), 제 1 궤환 회로부(120) 및 선택 신호 생성부(130)를 포함한다. 본 발명의 실난수 발생기(100)는, 피보나치 링 오실레이터의 구조로, 서로 다른 강도의 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 병렬 구조로 설계하였다.

인버터부(110)는, 입력을 반전 출력하는 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)가 순차적으로 체인 형태의 직렬로 연결된 것을 특징으로 한다. 즉, 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)는 이전 인버터 회로(111_1, 111_2, …, 111_N)의 출력이 다음 인버터 회로(111_1, 111_2, …, 111_N)의 입력이 되는 형태로, 연결된 것을 특징으로 한다.

제 1 궤환 회로부(120)는, 제 1 인버터 회로의 출력 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)의 출력 중 다수의 출력을 이용하여, 제 1 인버터 회로의 입력으로 궤환하는 역할을 한다.

아울러, 선택 신호 생성부(130)는 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)에 각각 포함된 멀티플렉서(M)를 위한 제 1 선택 신호 내지 제 N 선택 신호(S_1, S_2, …, S_N)를 생성하는 역할을 한다.

도 2의 (a)는 일반적인 인버터의 회로도를 나타낸다. 아울러, 도 2의 (b)는 본 발명의 바람직한 일실시예에 따른 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)의 회로도를 나타낸다.

도 2의 (b)로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)는 각각, 제 1 인버터(INV_1), 제 2 인버터(INV_2) 및 멀티플렉서(M)를 포함하여 구성된다.

제 1 인버터(INV_1) 및 제 2 인버터(INV_2)는 각각, 입력을 반전하여 출력한다. 또한, 제 1 인버터(INV_1)의 입력 및 제 2 인버터(INV_2)의 입력은 동일한 것을 특징으로 한다.

아울러, 멀티플렉서(M)는, 제 1 인버터(INV_1)의 출력 및 제 2 인버터(INV_2)의 출력 중 하나를 선택하기 위한 선택 신호(S_1, S_2, …, S_N)를 입력받아, 제 1 인버터(INV_1)의 출력 및 제 2 인버터(INV_2)의 출력 중 하나를 선택하여 출력하는 역할을 한다.

구체적으로 제 1 인버터(INV_1)의 출력 지연 시간과 제 2 인버터(INV_2)의 출력 지연 시간은, 서로 상이한 것을 특징으로 한다. 제 1 인버터(INV_1)의 출력 지연 시간 및 제 2 인버터(INV_2)의 출력 시간은 각각, 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 구성하는 트랜지스터 셀의 응답 속도에 따라 영향을 받는 데, 응답 속도가 빠른 트랜지스터 셀을 강도가 강하다고 표현하고, 응답 속도가 낮은 트랜지스터 셀을 강도(Strength)가 약하다고 표현하기도 한다. 이러한 트랜지스터 셀의 응답 속도는, 도핑 농도에 의해 조절될 수 있을 것이다. 예를 들면 제 1 인버터(INV_1)를 강도가 강하게 설계하고, 제 2 인버터(INV_2)를 강도가 약하게 설계할 수 있다.

즉, 본 발명의 도 2의 (a)의 일반적인 인버터 셀로만 이루어진 링 오실레이터(Ring Oscillaotr)가 아닌, 본 발명의 실난수 발생기(100)를 구성하는 제 1 인버터 회로 내지 제 N 인버터 회로(111_1, 111_2, …, 111_N)는 각각, 도 2의 (b)와 같이 서로 다른 강도의 인버터 셀인 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 병렬적으로 설계한 후, 출력을 멀티플렉서(M)를 사용하여 선택하는 구조이다. 이에 따라, 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)의 강도가 변경되어 지터(Jitter) 특성도 변화하게 된다.

도 3은 본 발명의 바람직한 일실시예에 따른 멀티플렉서(M)의 회로도를 나타낸다.

도 3으로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 멀티플렉서(M)는, 제 3 인버터(INV_3), 제 1 앤드 게이트(A1), 제 2 앤드 게이트(A2) 및 오아 게이트(O1)를 포함한다.

제 3 인버터(INV_3)는, 선택 신호(S_1, S_2, …, S_N)를 반전하여 출력한다.

제 1 앤드 게이트(A1)는, 제 1 인버터(INV_1)의 출력과 제 3 인버터(INV_3)의 출력을 입력받는다. 아울러, 제 2 앤드 게이트(A2)는, 제 2 인버터(INV_2)의 출력과 선택 신호(S_1, S_2, …, S_N)를 입력받는다. 또한, 오아 게이트(O1)는, 제 1 앤드 게이트(A1)의 출력 및 제 2 앤드 게이트(A2)의 출력을 입력받는다.

바람직하게는, 제 1 앤드 게이트(A1)를 구성하는 트랜지스터 셀의 지연 시간 및 제 2 앤드 게이트(A2)를 구성하는 트랜지스터 셀의 지연 시간은 각각, 제 1 인버터(INV_1)를 구성하는 트랜지스터 셀의 지연 시간 및 제 2 인버터(INV_2)를 구성하는 트랜지스터 셀의 지연 시간 보다 빠른 것을 특징으로 한다.

가능하다면, 제 1 앤드 게이트(A1)를 구성하는 트랜지스터 셀 및 제 2 앤드 게이트(A2)를 구성하는 트랜지스터 셀은 각각, 해당 반도체 공정에서 가장 빠른 응답 속도를 갖는 트랜지스터 셀을 이용하는 것이 바람직하다. 즉, 본 발명의 멀티플렉서(M)는 그 응답 지연 시간을 작게 하여, 빠르게 응답하는 것에 의해 제 1 인버터(INV_1)의 출력 및 제 2 인버터(INV_2)의 출력 중 하나의 출력을 빠르게 선택할 수 있도록 하여 지터 특성을 크게 변화시키고자 하는 것이다.

즉, 일반적으로 반도체 공정에서 제공하는 표준 셀 라이브러리의 멀티플렉서는 지연이 크기 때문에 빠른 주파수의 토글(Toggle)들은 적용되지 않고, 필터링 된다. 따라서 모든 토글들을 적용하기 위하여 표준 셀 라이브러리의 멀티플렉서(M)를 사용하지 않고, 본 발명에서는 별도로 멀티플렉서(M)를 설계하였다.

도 4의 (a)는 선택 신호(S_1, S_2, …, S_N)로 '0'이 입력된 경우의 멀티플렉서(M)의 입력 신호 및 출력 신호의 파형도를 나타낸다. 아울러, 도 4의 (b)는 선택 신호(S_1, S_2, …, S_N)로 '1'이 입력된 경우의 멀티플렉서(M)의 입력 신호 및 출력 신호의 파형도를 나타낸다.

도 4의 (a) 및 도 4의 (b)로부터 알 수 있는 바와 같이, 선택 신호(S_1, S_2, …, S_N)에 따라, 멀티플렉서(M)의 출력 신호의 라이징 타임(Riging Time)이 달라지는 것을 알 수 있다. 즉, 도 4의 (a)의 선택 신호(S_1, S_2, …, S_N)로 '0'이 입력된 경우, 멀티플렉서(M)의 입력 신호인 제 1 인버터(INV_1)의 출력(O(INV_1))으로부터 멀티플렉서(M)의 출력 신호(O(O1))까지의 시간은, 343ns 이다. 아울러, 도 4의 (b)의 선택 신호(S_1, S_2, …, S_N)로 '1'이 입력된 경우, 멀티플렉서(M)의 입력 신호인 제 2 인버터(INV_2)의 출력(O(INV_2))으로부터 멀티플렉서(M)의 출력 신호(O(O1))까지의 시간은, 352ns 이다.

본 발명의 제 1 궤환 회로부(120)는, 순차적으로 체인 형태의 직렬로 연결된 다수의 배타적 오아 게이트를 포함한다. 다수의 배타적 오아 게이트는 각각, 제 1 인버터 회로(111_1)의 출력 내지 제 N 인버터 회로(111_N)의 출력 중 하나 이상을 입력받게 된다. 제 1 인버터 회로(111_1)의 출력 내지 제 N 인버터 회로(111_N)의 출력 중 제 1 궤환 회로부(120)의 입력이 되는 출력을 "탭(Tap)"이라고도 부른다.

본 발명의 실난수 발생기(100)는, 제 1 궤환 회로부(120)에 의해, 피보나치 링 오실레이터(Fibonacci Ring Oscillator) 구조를 반영하였다. 피보나치 링 오실레이터 구조의 출력값은 긴 패턴(Pattern)이 발생한다. 일반적인 인버터 링 오실레이터(Inverter Ring Oscillator)는 출력이 '0'과 '1'의 단순 토글인 반면, 피보나치 링 오실레이터는 슈도랜덤한 출력을 갖기 때문에 보다 예측하기 어렵다.

[표 1]은 본 발명의 실난수 발생기(100)의 제 1 궤환 회로부(120)의 탭을 나타낸다.

	피보나치 링 오실레이터
인버터 회로 개수	37
탭	1, 7, 9, 12, 13, 16, 19, 20, 23, 25, 26, 30, 31, 33, 36

[표 1]의 탭을 특성 다항식(Polynomial)으로 표현하면 다음의 [수학식 1]과 같다.

도 5는 본 발명의 바람직한 일실시예에 따른 선택 신호 생성부(130)의 회로도를 나타낸다.

본 발명의 실난수 발생기(100)는, 서로 다른 강도를 갖는 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 변칙적으로 선택하여 변칙적인 아날로그 특성인 지터를 만드는데 목적을 둔 것으로, 변칙적인 제 1 인버터(INV_1) 및 제 2 인버터(INV_2)를 선택하기 위해 슈도랜덤인 선형 궤환 시프터 레지스터(Linear Feedback Shift Register, LFSR)를 선택 신호 생성부(130)로 사용하는 것이 바람직하다.

구체적으로, 선택 신호 생성부(130)는, 시프트 레지스터부(131) 및 제 2 궤환 회로부(132)를 포함한다.

시프트 레지스터부(131)는, 제 1 레지스터 내지 제 N 레지스터(D_1, D_2, …, D_N)가 순차적으로 체인 형태의 직렬로 연결된 것을 특징으로 한다. 시프트 레지스터부(131)의 제 1 레지스터(D_1)의 출력 내지 제 N 레지스터(D_N)의 출력은 멀티플렉서(M)의 제 1 선택 신호 내지 제 N 선택 신호(S_1, S_2, …, S_N)로서 입력되게 된다.

아울러, 제 2 궤환 회로부(132)는, 제 1 레지스터(D_1)의 출력 내지 제 N 레지스터(D_N)의 출력 중 다수의 출력을 이용하여, 제 1 레지스터(D_1)의 입력으로 궤환하는 것을 특징으로 한다. 제 1 레지스터(D_1)의 출력 내지 제 N 레지스터(D_N)의 출력 중, 제 2 궤환 회로부(132)의 입력이 되는 출력을 "탭(Tap)"이라고도 부른다.

다음의 [수학식 2]는 제 2 궤환 회로부(132)를 다항식으로 표현한 것이다.

아울러, 본 발명의 선택 신호 생성부(130)의 시드(Seed)는, 본 발명의 인버터 링 오실레이터(Inverter Ring Oscillator)인 실난수 발생기(100)를 이용하여 생성하는 것이 바람직하다.

상술한 바와 같이, 본 발명의 인버터 셀의 강도를 이용한 실난수 발생기(100)에 따르면, 결정적 지터를 변경하는 것에 의해 기존의 랜덤 지터에 의한 예측하기 어려운 실난수 발생기의 결과값을 더욱 예측하지 못하도록 할 수 있음을 알 수 있다.

100 : 실난수 발생기
110 : 인버터부
120 : 제 1 궤환 회로부
130 : 선택 신호 생성부
111_1, 111_2, 111_N : 인버터 회로
131 : 시프트 레지스터부
132 : 제 2 궤환 회로부
S_1, S_2, S_N : 선택 신호
INV_1 : 제 1 인버터
INV_2 : 제 2 인버터
M : 멀티플렉서
A1 : 제 1 앤드 게이트
A2 : 제 2 앤드 게이트
O1 : 오아 게이트
INV_3 : 제 3 인버터
D_1, D_2, D_N : 레지스터

Claims (7)

1. 실난수 발생기에 있어서,
   입력을 반전 출력하는 제 1 인버터 회로 내지 제 N 인버터 회로가 순차적으로 연결된 인버터부; 및
   상기 제 1 인버터 회로의 출력 내지 상기 제 N 인버터 회로의 출력 중 다수의 출력을 이용하여, 상기 제 1 인버터 회로의 입력으로 궤환하는 제 1 궤환 회로부;를 포함하고,
   상기 제 1 인버터 회로 내지 상기 제 N 인버터 회로 각각은,
   입력을 반전하여 출력하는 제 1 인버터;
   입력을 반전하여 출력하는 제 2 인버터; 및
   상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하기 위한 선택 신호를 입력받아, 상기 제 1 인버터의 출력 및 상기 제 2 인버터의 출력 중 하나를 선택하여 출력하는 멀티플렉서;를 포함하되,
   상기 제 1 인버터의 입력과 상기 제 2 인버터의 입력은 동일하고,
   상기 제 1 인버터의 출력 지연 시간과 상기 제 2 인버터의 출력 지연 시간은, 서로 상이한 것을 특징으로 하는 실난수 발생기.
2. 삭제
3. 삭제
4. 제1항에 있어서,
   상기 멀티 플렉서는,
   상기 선택 신호를 반전하여 출력하는 제 3 인버터;
   상기 제 1 인버터의 출력과 상기 제 3 인버터의 출력을 입력받는 제 1 앤드 게이트;
   상기 제 2 인버터의 출력과 상기 선택 신호를 입력받는 제 2 앤드 게이트; 및
   상기 제 1 앤드 게이트의 출력 및 상기 제 2 앤드 게이트의 출력을 입력받는 오아 게이트;를 포함하되,
   상기 제 1 앤드 게이트를 구성하는 트랜지스터 셀의 지연 시간 및 상기 제 2 앤드 게이트를 구성하는 트랜지스터 셀의 지연 시간은 각각,
   상기 제 1 인버터를 구성하는 트랜지스터 셀의 지연 시간 및 상기 제 2 인버터를 구성하는 트랜지스터 셀의 지연 시간 보다 빠른 것을 특징으로 하는 실난수 발생기.
5. 제1항에 있어서,
   상기 실난수 발생기는,
   상기 제 1 인버터 회로 내지 상기 제 N 인버터 회로에 각각 포함된 상기 멀티플렉서를 위한 상기 선택 신호를 생성하는 선택 신호 생성부;를 더 포함하는 것을 특징으로 하는 실난수 발생기.
6. 제5항에 있어서,
   상기 선택 신호 생성부는,
   선형 궤환 시프터 레지스터(Linear Feedback Shift Register)를 이용하는 것을 특징으로 하는 실난수 발생기.
7. 제5항에 있어서,
   상기 선택 신호 생성부는,
   제 1 레지스터 내지 제 N 레지스터가 순차적으로 연결된 시프트 레지스터부; 및
   상기 제 1 레지스터의 출력 내지 상기 제 N 레지스터의 출력 중 다수의 출력을 이용하여, 상기 제 1 레지스터의 입력으로 궤환하는 제 2 궤환 회로부;를 포함하는 것을 특징으로 하는 실난수 발생기.

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