JP2014102833A - 乱数生成モードを備える記憶回路 - Google Patents
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Abstract
【解決手段】マスタスレーブラッチの形式の記憶回路2は、ビット記憶回路として機能するスレーブステージ6を含む。スレーブステージ6は、通常モードで動作しているとき、偶数のインバータ10、12を含み、乱数生成モードで動作しているとき、奇数のインバータ10、12、14を含み、したがって自励リング発振器として機能する、インバータチェーンを含む。乱数生成モードから通常モードに戻ると、発振は消失し、安定擬似乱数ビット値がビット値記憶回路6から出力される。
【選択図】図1
Description
該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶回路を備え、
該ビット値記憶回路が、
(i)該記憶回路が該通常モードで動作しているとき、該ビット値記憶回路は、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定出力ビット値を生成し、
(ii)該記憶回路が該乱数生成モードで動作しているとき、該ビット値記憶回路は、該出力ノードで発振出力ビット値を生成し、該乱数生成モードから該通常モードへ変化しても、安定擬似乱数ビット値として該出力ビット値を残すように構成される。
ビット値記憶回路は、それが発振する乱数生成モードも提供するように構成される。記憶回路が乱数生成モードから通常モードに切り替えられるとき、出力ビット値は、安定擬似乱数ビット値として形成され、例えば、発振ビット値の最終ビット値が、その発振サイクル内で有効無作為に位置付けられた位相で捕獲される。
ビット値を記憶するため、および該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有するためのビット値記憶手段を備え、
該ビット値記憶手段が、
(i)該記憶回路が該通常モードで動作しているとき、該ビット値記憶手段は、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定した出力ビット値を生成し、
(ii)該記憶回路が該乱数生成モードで動作しているとき、該ビット値記憶手段は、該出力ノードで発振出力ビット値を生成し、該乱数生成モードから該通常モードへ変化しても、安定擬似乱数ビット値として該出力ビット値を残すように構成される。
該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶回路内にビット値を記憶するステップと、
該記憶回路が該通常モードで動作しているとき、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定出力ビット値を生成するステップと、
該記憶回路が該乱数生成モードで動作しているとき、該乱数生成モードから該通常モードへと変化は、安定擬似乱数ビット値として該出力ビット値を残すように、該出力ノードで、発振出力ビット値を生成するステップと、を含む。
スレーブステージ6の外部から入力ビット値を受信するための入力ノード20と、出力ビット値を出力するための出力ノード22とを有するスレーブステージ6内にビット値を記憶し、
該マスタスレーブラッチ2が通常モードで動作しているとき、出力ノード22で、出力ビットとして外部ビット値DINに対応する安定出力ビット値を生成し、
該マスタスレーブラッチ2が乱数生成モードで動作しているとき、出力ノード22で、乱数生成モードから通常モードへ変化しても、安定擬似乱数ビット値として出力ビット値を残すように、発振出力ビット値を生成する方法に従って動作する。
Claims (14)
- 外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する、データ値の記憶回路であって、前記記憶回路は、
ビット値記憶回路であって、該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、前記ビット値記憶回路を備え、
前記ビット値記憶回路が、
(i)前記記憶回路が前記通常モードで動作しているとき、前記ビット値記憶回路は、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定出力ビット値を生成し、
(ii)前記記憶回路が前記乱数生成モードで動作しているとき、前記ビット値記憶回路は、前記出力ノードで発振出力ビット値を生成し、前記乱数生成モードから前記通常モードへ変化しても、安定擬似乱数ビット値として前記出力ビット値を残すように構成される、前記記憶回路。 - 前記ビット値記憶回路が、複数のシリアル接続されたインバータのインバータチェーンを備え、前記入力ノードが前記チェーンに沿って第1の位置に位置し、前記出力ノードが前記チェーンに沿って第2の位置に位置する、請求項1に記載の記憶回路。
- 前記ビット値記憶回路が、前記インバータチェーンに配置され、
(i)前記記憶回路が前記通常モードで動作しているとき、偶数のインバータを含むことから、および
(ii)前記記憶回路が前記乱数生成モードで動作しているとき、奇数のインバータを含むことから、前記チェーンの周囲でフィードバック経路を切り替えるように構成される、マルチプレクサを備える、請求項2に記載の記憶回路。 - 前記奇数のインバータが、リング発振器として機能する3つのインバータを備える、請求項3に記載の記憶回路。
- 前記偶数のインバータが、2つのインバータを備え、該2つのインバータのうちの1つが前記第2の位置から前記第1の位置へのフィードバック経路を提供するように機能する、請求項3に記載の記憶回路。
- 前記記憶回路がマスタスレーブラッチであり、前記ビット値記憶回路がスレーブステージを備え、前記記憶回路が、伝送ゲートを介して、前記スレーブステージの前記入力ノードに連結されたマスタステージをさらに備える、請求項1に記載の記憶回路。
- 前記マスタスレーブから前記スレーブステージへの信号値の伝送が、前記伝送ゲートに印加されるクロック信号によって制御され、前記伝送ゲートが、前記乱数生成モードの間に前記マスタステージから前記スレーブステージへ信号値を伝送しないように、ブロック信号レベルを有する前記クロック信号によって制御される、請求項6に記載の記憶回路。
- 前記記憶回路がマスタスレーブラッチであり、前記ビット値記憶回路がスレーブステージを備え、前記記憶回路が、伝送ゲートを介して、前記スレーブステージの前記入力ノードに連結されたマスタステージをさらに備え、
前記マスタスレーブから前記スレーブステージへの信号値の伝送が、前記伝送ゲートに印加されるクロック信号によって制御され、前記伝送ゲートが、前記マスタステージから前記スレーブステージへ信号値を伝送しないように、ブロック信号レベルを有する前記クロック信号によって制御され、
前記マルチプレクサは、前記クロック信号が、前記インバータチェーンが偶数のインバータを含む通常モードと、前記インバータチェーンが奇数のインバータを含む乱数生成モードとの間で前記記憶回路を切り替える前記ブロック信号レベルを有するとき、モード制御信号によって制御される、
請求項3に記載の記憶回路。 - 請求項1に記載の記憶回路を備える、データを処理するための装置であって、
前記記憶回路から前記安定擬似乱数ビット値を受信し、前記擬似乱数信号値よりも、経時的に信号値のより均等な分布を有するホワイトニングされた擬似乱数信号を生成するために、前記擬似乱数ビット値に応じて処理を実施するように連結された信号ホワイトニング回路をさらに備える、前記装置。 - 前記記憶回路が、前記ホワイトニング回路のためのエントロピー源を提供するように、前記ホワイトニング回路内に埋め込まれる、請求項9に記載の装置。
- 請求項1に記載の複数の記憶回路が、前記ホワイトニング回路のための複数のエントロピー源を提供するように、前記ホワイトニング回路内に埋め込まれる、請求項10に記載の装置。
- 前記ホワイトニング回路が、線形フィードバックシフトレジスタ回路である、請求項9に記載の装置。
- 外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する、データ値の記憶回路であって、前記記憶回路は、
ビット値を記憶するため、および前記ビット値記憶回路の外側から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶手段を備え、
前記ビット値記憶手段が、
(i)前記記憶回路が前記通常モードで動作しているとき、前記ビット値記憶手段は、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定した出力ビット値を生成し、
(ii)前記記憶回路が前記乱数生成モードで動作しているとき、前記ビット値記憶手段は、前記出力ノードで発振出力ビット値を生成し、前記乱数生成モードから前記通常モードへ変化しても、安定擬似乱数ビット値として前記出力ビット値を残すように構成される、前記記憶回路。 - 外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を動作させる方法であって、
前記ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有するビット値記憶回路内にビット値を記憶するステップと、
前記記憶回路が前記通常モードで動作しているとき、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定出力ビット値を生成するステップと、
前記記憶回路が前記乱数生成モードで動作しているとき、前記乱数生成モードから前記通常モードへ変化が、安定擬似乱数ビット値として前記出力ビット値を残すように、前記出力ノードで、発振出力ビット値を生成するステップと、を含む、前記方法。
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