JP6886700B2 - 乱数生成回路 - Google Patents
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Description
<1>高速に乱数を生成できる。
<2>暗号用乱数として、生成される値に統計的に偏りがない無作為性と、すでに生成された値から将来生成される値が予測できない予測不可能性と、完全に同一の生成条件にしても異なる乱数が生成される再現不可能性とを有する。
<3>小規模で省電力である。
<4>設計容易である。
<5>半導体チップへの組み込みが容易で、半導体プロセスの移植が容易である。
1.熱雑音等の自然界の微小なノイズやカオス現象から乱数を取り出すアナログ方式(例えば、特許文献1、2参照)は、測定した瞬間に乱数が確定するので高速に乱数を生成できる。しかし、アナログ方式は、信号を増幅するアンプや信号をデジタル化するA/D変換回路が必要であり、動作電流が大きく、それらの半導体製造ばらつき・電源電圧・温度(PVT)の補償回路の設計と、回路外部や動作環境に存在するノイズの影響を受けない構造にする必要があり、半導体プロセス毎に専用の回路の設計が必要で、また小規模に回路を構成するのは容易ではない。また、半導体プロセスや工場を変更する際には、再設計や移植作業が必要であり汎用性に乏しい。
11、12 発振器
13 シフトレジスタ
14 排他的論理和演算回路(EXOR回路)
15 周波数制御部
41 周波数設定部
42 PWM処理部
43 ディザ生成部
44 演算部
Claims (7)
- 第1のクロック信号を出力する周波数が可変な第1の発振器と、
前記第1のクロック信号とは非同期の第2のクロック信号を出力する第2の発振器と、
前記第1のクロック信号及び前記第2のクロック信号の一方をデータ入力とし他方をクロック入力とし、各タップの出力を乱数データとしてパラレル出力するシフトレジスタ回路と、
前記シフトレジスタ回路が出力する乱数データに基づいて前記第1の発振器が出力する前記第1のクロック信号の周波数を制御する周波数制御部とを有し、
前記周波数制御部は、
前記シフトレジスタ回路が出力する乱数データに基づいて前記第1のクロック信号の周波数の設定値を出力する設定部と、
前記設定値をパルス幅変調して出力する変調処理部とを有することを特徴とする乱数生成回路。 - 前記シフトレジスタ回路が出力する乱数データと前記データ入力として入力されるクロック信号とが入力され、演算結果を前記シフトレジスタ回路のデータ入力として出力する排他的論理和演算回路を有することを特徴とする請求項1記載の乱数生成回路。
- 前記変調処理部は、前記設定値を示す各ビットについて、変化させる値の遷移が出力のパルス幅を時間の経過とともに長くなるように変調することを特徴とする請求項1又は2記載の乱数生成回路。
- 前記変調処理部は、前記設定値を示す各ビットについて、値が“0”から“1”に変化する場合、単位時間において出力が“1”である時間比率を時間の経過とともに大きくするように変調し、値が“1”から“0”に変化する場合、単位時間において出力が“0”である時間比率を時間の経過とともに大きくするように変調することを特徴とする請求項1又は2記載の乱数生成回路。
- 前記周波数制御部は、前記第1のクロック信号の周波数の設定値に対するディザ信号を生成するディザ生成部を有することを特徴とする請求項1〜4の何れか1項に記載の乱数生成回路。
- 前記第1のクロック信号を前記シフトレジスタ回路のデータ入力とし、前記第2のクロック信号を前記シフトレジスタ回路のクロック入力とすることを特徴とする請求項1〜5の何れか1項に記載の乱数生成回路。
- 前記第1のクロック信号を前記シフトレジスタ回路のクロック入力とし、前記第2のクロック信号を前記シフトレジスタ回路のデータ入力とすることを特徴とする請求項1〜5の何れか1項に記載の乱数生成回路。
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