JPH06164379A - デューティ比固定ｐｌｌ発振回路 - Google Patents
デューティ比固定ｐｌｌ発振回路Info
- Publication number
- JPH06164379A JPH06164379A JP41A JP19481392A JPH06164379A JP H06164379 A JPH06164379 A JP H06164379A JP 41 A JP41 A JP 41A JP 19481392 A JP19481392 A JP 19481392A JP H06164379 A JPH06164379 A JP H06164379A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- duty ratio
- output
- phase comparator
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周期の異なる入力に追従同期して発振するＰ
ＬＬ回路において、その出力デューティ比が指定した一
定値を保持すること。 【構成】 位相比較器と、該位相比較器の出力が印加さ
れる周波数制御電圧発生部と、該周波数制御電圧発生部
からの出力によりコントロールされる電圧制御可変周波
数発生部を有し、その可変周波数発生部はＣＲ型であ
り、充放電電流によって任意のデューティ比を設定する
と共に、発振出力のデューティ比をそのまま保持して基
準周期の入力の変化に追従同期した周波数を発生するＰ
ＬＬ発信回路。 【効果】 発振出力の周波数範囲が広くなってもそのデ
ューティ比を略一定に保つことができ、各装置の基準タ
イミングクロック信号としてのタイミング乱れがないＰ
ＬＬ発振回路を実現するものである。更に部品点数が少
ないことから、低コストで回路構成も簡潔になるもので
ある。
ＬＬ回路において、その出力デューティ比が指定した一
定値を保持すること。 【構成】 位相比較器と、該位相比較器の出力が印加さ
れる周波数制御電圧発生部と、該周波数制御電圧発生部
からの出力によりコントロールされる電圧制御可変周波
数発生部を有し、その可変周波数発生部はＣＲ型であ
り、充放電電流によって任意のデューティ比を設定する
と共に、発振出力のデューティ比をそのまま保持して基
準周期の入力の変化に追従同期した周波数を発生するＰ
ＬＬ発信回路。 【効果】 発振出力の周波数範囲が広くなってもそのデ
ューティ比を略一定に保つことができ、各装置の基準タ
イミングクロック信号としてのタイミング乱れがないＰ
ＬＬ発振回路を実現するものである。更に部品点数が少
ないことから、低コストで回路構成も簡潔になるもので
ある。
Description
【０００１】
【産業上の利用分野】本発明は広い周波数範囲を必要と
する電子装置のＰＬＬ発振回路に関し、特に各種パソコ
ンに自動対応する画像処理装置に使用するクロック信号
の任意のデューティ比を周波数の可変範囲全般に亘り保
持するものに関する。
する電子装置のＰＬＬ発振回路に関し、特に各種パソコ
ンに自動対応する画像処理装置に使用するクロック信号
の任意のデューティ比を周波数の可変範囲全般に亘り保
持するものに関する。
【０００２】
【従来の技術】従来のＰＬＬ発振回路としてはコイルと
コンデンサによる共振を利用するもの、抵抗とコンデン
サによる定数を利用するもの、抵抗とコンデンサによる
定数を利用するもの、更には水晶またはセラミックを利
用してＰＬＬ用の発振回路としていたが、その出力波形
のデューティ比は任意の値に容易に設定できるものでは
なかった。
コンデンサによる共振を利用するもの、抵抗とコンデン
サによる定数を利用するもの、抵抗とコンデンサによる
定数を利用するもの、更には水晶またはセラミックを利
用してＰＬＬ用の発振回路としていたが、その出力波形
のデューティ比は任意の値に容易に設定できるものでは
なかった。
【０００３】
【発明が解決しようとする課題】上述した従来のＰＬＬ
発振回路では、出力波形のデューティ比は約５０％に固
定されたものであるか、出力周波数を変更すると、その
デューティ比が変わってしまい、広い周波数範囲に亘っ
て任意のデューティ比を保持することは極めて困難であ
った。
発振回路では、出力波形のデューティ比は約５０％に固
定されたものであるか、出力周波数を変更すると、その
デューティ比が変わってしまい、広い周波数範囲に亘っ
て任意のデューティ比を保持することは極めて困難であ
った。
【０００４】
【課題を解決するための手段】本願発明は従来の問題点
に鑑みなされたもので、５％以上の可変周波数範囲を有
するＰＬＬ回路において、位相比較器と、該位相比較器
の出力が印加される周波数制御電圧発生部と、該周波数
制御電圧発生部からの出力を容量充放電電流によって任
意に周波数のデューティ比を設定すると共に、周波数の
デューティ比を任意の値に固定したまま基準周期の入力
の変化に同期して、そのＮ倍（Ｎは正の整数）の周波数
を出力し、該出力された周波数を１／Ｎ分周する分周器
を介して前記位相比較器に印加するデューティ比固定Ｐ
ＬＬ発振回路を提案するものである。
に鑑みなされたもので、５％以上の可変周波数範囲を有
するＰＬＬ回路において、位相比較器と、該位相比較器
の出力が印加される周波数制御電圧発生部と、該周波数
制御電圧発生部からの出力を容量充放電電流によって任
意に周波数のデューティ比を設定すると共に、周波数の
デューティ比を任意の値に固定したまま基準周期の入力
の変化に同期して、そのＮ倍（Ｎは正の整数）の周波数
を出力し、該出力された周波数を１／Ｎ分周する分周器
を介して前記位相比較器に印加するデューティ比固定Ｐ
ＬＬ発振回路を提案するものである。
【０００５】
【作用】本願発明のＰＬＬ発振回路では、出力波形のデ
ューティ比を設定すると共に、出力デューティ比が任意
の固定値を保持したまま、基準周期入力の変化に追従同
期してそのＮ倍の周波数を発振するものである。
ューティ比を設定すると共に、出力デューティ比が任意
の固定値を保持したまま、基準周期入力の変化に追従同
期してそのＮ倍の周波数を発振するものである。
【０００６】
【実施例】以下本願発明の実施例１を添付図面を参照し
て説明する。図１においてパソコン、ビデオ信号等より
の基準周期入力１は、位相比較器及び制御電圧発生部２
に入力される。また、本実施例により発生する発振出力
４は分周器３に入力され、所定のクロック数の１／Ｎ
（Ｎは正の整数）に分周される。この分周された信号と
基準周期入力１の入力が位相比較器及び制御電圧発生部
２で位相比較され、位相が一致するように制御電圧が位
相比較器及び制御電圧発生部２より出力される。
て説明する。図１においてパソコン、ビデオ信号等より
の基準周期入力１は、位相比較器及び制御電圧発生部２
に入力される。また、本実施例により発生する発振出力
４は分周器３に入力され、所定のクロック数の１／Ｎ
（Ｎは正の整数）に分周される。この分周された信号と
基準周期入力１の入力が位相比較器及び制御電圧発生部
２で位相比較され、位相が一致するように制御電圧が位
相比較器及び制御電圧発生部２より出力される。
【０００７】位相比較器及び制御電圧発生部２より出力
された電圧は、出力周波数を可変すべく可変容量ダイオ
ードＶＣＤ１のカソード側に印加され、その電圧に応じ
ＶＣＤ１の容量分が変化する。抵抗Ｒ４は、交流分阻止
を目的とした抵抗である。発振部はコンデンサＣ１、可
変容量ダイオードＶＣＤ１、フィードバック抵抗Ｒ３及
び飽和出力型シュミット入力インバータアンプＡ１より
成り、その動作波形を図２に示すが、コンデンサＣ１及
び可変容量ダイオードＶＣＤ１による直列合成コンデン
サが主にフィードバック抵抗Ｒ３によるフィードバック
電流により充電され、飽和出力型シュミット入力インバ
ータアンプＡ１上側スレッショルド電圧に達すると、飽
和出力型シュミット入力インバータアンプＡ１の出力は
反転し、コンデンサＣ１及び可変容量ダイオードＶＣＤ
１の合成容量は放電を開始する。飽和出力型シュミット
入力インバータアンプＡ１の入力電圧が、その飽和出力
型シュミット入力インバータアンプＡ１下側スレッショ
ルド電圧に達すると、飽和出力型シュミット入力インバ
ータアンプＡ１の出力はまた反転し、この繰り返しによ
り発振する。
された電圧は、出力周波数を可変すべく可変容量ダイオ
ードＶＣＤ１のカソード側に印加され、その電圧に応じ
ＶＣＤ１の容量分が変化する。抵抗Ｒ４は、交流分阻止
を目的とした抵抗である。発振部はコンデンサＣ１、可
変容量ダイオードＶＣＤ１、フィードバック抵抗Ｒ３及
び飽和出力型シュミット入力インバータアンプＡ１より
成り、その動作波形を図２に示すが、コンデンサＣ１及
び可変容量ダイオードＶＣＤ１による直列合成コンデン
サが主にフィードバック抵抗Ｒ３によるフィードバック
電流により充電され、飽和出力型シュミット入力インバ
ータアンプＡ１上側スレッショルド電圧に達すると、飽
和出力型シュミット入力インバータアンプＡ１の出力は
反転し、コンデンサＣ１及び可変容量ダイオードＶＣＤ
１の合成容量は放電を開始する。飽和出力型シュミット
入力インバータアンプＡ１の入力電圧が、その飽和出力
型シュミット入力インバータアンプＡ１下側スレッショ
ルド電圧に達すると、飽和出力型シュミット入力インバ
ータアンプＡ１の出力はまた反転し、この繰り返しによ
り発振する。
【０００８】抵抗Ｒ１またはＲ２はどちらか片側があれ
ば良いのであるが、本発明の特徴であるデューティ比を
決める抵抗であり、コンデンサＣ１及び可変容量ダイオ
ードＶＣＤ１の合成容量への充放電電流が任意の値にな
るように制御する。即ち抵抗Ｒ１の抵抗値を小さくする
と、コンデンサＣ１及び可変容量ダイオードＶＣＤ１の
合成容量への充電電流は大きくなり、放電電流は小さく
なり、充電時間は放電時間より短くなり発振出力４のハ
イレベルの期間を短くすることができる。また、抵抗Ｒ
２はＲ１と逆の作用をする。
ば良いのであるが、本発明の特徴であるデューティ比を
決める抵抗であり、コンデンサＣ１及び可変容量ダイオ
ードＶＣＤ１の合成容量への充放電電流が任意の値にな
るように制御する。即ち抵抗Ｒ１の抵抗値を小さくする
と、コンデンサＣ１及び可変容量ダイオードＶＣＤ１の
合成容量への充電電流は大きくなり、放電電流は小さく
なり、充電時間は放電時間より短くなり発振出力４のハ
イレベルの期間を短くすることができる。また、抵抗Ｒ
２はＲ１と逆の作用をする。
【０００９】本発明は可変容量ダイオードＶＣＤ１によ
る容量変化により発振周波数を変化させているため、位
相比較器及び制御電圧発生部２の出力電圧が変化しても
発振部の各動作点の変動がなく、また充放電電流値にも
位相比較器及び制御電圧発生部２の出力電圧による影響
がなく、ＣＲフィードバック定数回路の合成容量のみで
発振周波数が変化するので、デューティ比一定で周波数
のみ広い変化範囲を有するＰＬＬ発振出力を得る事がで
きる。
る容量変化により発振周波数を変化させているため、位
相比較器及び制御電圧発生部２の出力電圧が変化しても
発振部の各動作点の変動がなく、また充放電電流値にも
位相比較器及び制御電圧発生部２の出力電圧による影響
がなく、ＣＲフィードバック定数回路の合成容量のみで
発振周波数が変化するので、デューティ比一定で周波数
のみ広い変化範囲を有するＰＬＬ発振出力を得る事がで
きる。
【００１０】他の実施例を図３を参照して説明する。実
施例１と同様に基準周期入力１と１／Ｎ分周器３より発
生する信号とが、位相比較器及び制御電圧発生部２より
制御電圧を発生せしめ、交流分阻止を目的とした抵抗Ｒ
７、Ｒ８を介してそれぞれ可変容量ダイオードＶＣＤ２
のカソード、ＶＣＤ３のカソードに印加し、その印加さ
れた電圧に応じ可変容量ダイオードＶＣＤ２、ＶＣＤ３
の容量分が変化する。
施例１と同様に基準周期入力１と１／Ｎ分周器３より発
生する信号とが、位相比較器及び制御電圧発生部２より
制御電圧を発生せしめ、交流分阻止を目的とした抵抗Ｒ
７、Ｒ８を介してそれぞれ可変容量ダイオードＶＣＤ２
のカソード、ＶＣＤ３のカソードに印加し、その印加さ
れた電圧に応じ可変容量ダイオードＶＣＤ２、ＶＣＤ３
の容量分が変化する。
【００１１】抵抗Ｒ５、Ｒ７、コンデンサＣ２、可変容
量ダイオードＶＣＤ２による一つの時定数部と、抵抗Ｒ
６、Ｒ８、コンデンサＣ３、可変容量ダイオードＶＣＤ
３によるもう一つの時定数部により決定されるデューテ
ィ比で発振を繰り返す。位相比較器及び制御電圧発生部
２より発生する制御電圧が可変容量ダイオードＶＣＤ
２、ＶＣＤ３の両方へ同電圧で同時に与えられるため、
この可変容量ダイオードＶＣＤ２、ＶＣＤ３の容量変化
も略同じであり、パソコン、ビデオ信号等からの基準周
期入力１が変わった時周波数のみが変化し、デューティ
比一定のＰＬＬ発振動作をする。
量ダイオードＶＣＤ２による一つの時定数部と、抵抗Ｒ
６、Ｒ８、コンデンサＣ３、可変容量ダイオードＶＣＤ
３によるもう一つの時定数部により決定されるデューテ
ィ比で発振を繰り返す。位相比較器及び制御電圧発生部
２より発生する制御電圧が可変容量ダイオードＶＣＤ
２、ＶＣＤ３の両方へ同電圧で同時に与えられるため、
この可変容量ダイオードＶＣＤ２、ＶＣＤ３の容量変化
も略同じであり、パソコン、ビデオ信号等からの基準周
期入力１が変わった時周波数のみが変化し、デューティ
比一定のＰＬＬ発振動作をする。
【発明の効果】本願発明は如上のような構成となしたの
で、発振出力の周波数範囲が広くなってもそのデューテ
ィ比を略一定に保つことができ、各装置の基準タイミン
グクロック信号としてのタイミング乱れがないＰＬＬ発
振回路を実現できたものである。更に、部品点数が少な
いことから、低コストで回路構成も簡潔になるものであ
る。
で、発振出力の周波数範囲が広くなってもそのデューテ
ィ比を略一定に保つことができ、各装置の基準タイミン
グクロック信号としてのタイミング乱れがないＰＬＬ発
振回路を実現できたものである。更に、部品点数が少な
いことから、低コストで回路構成も簡潔になるものであ
る。
【図１】 シュミット入力インバータを使用した実施
例
例
【図２】 図１の動作波形図
【図３】 ＣＲ定数部を２個使用した実施例
１ 基準周期入力 ２ 位相比較器及び制御電圧発生部 ３ 分周器 ４ 発振出力 Ａ１ 飽和出力型シュミット入力インバータアンプ Ａ２ 飽和出力型インバータアンプ Ａ３ 飽和出力型インバータアンプ Ａ４ 飽和出力型インバータアンプ Ｃ１ コンデンサ Ｃ２ コンデンサ Ｃ３ コンデンサ Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 Ｒ４ 抵抗 Ｒ５ 抵抗 Ｒ６ 抵抗 Ｒ７ 抵抗 Ｒ８ 抵抗 ＶＣＤ１ 可変容量ダイオード ＶＣＤ２ 可変容量ダイオード ＶＣＤ３ 可変容量ダイオード Ｖ１ 任意基準電圧 Ｖ２ 任意基準電圧 Ｖ３ 任意基準電圧
Claims (1)
- 【請求項１】 ５％以上の可変周波数範囲を有するＰＬ
Ｌ回路において、位相比較器と、該位相比較器の出力が
印加される周波数制御電圧発生部と、該周波数制御電圧
発生部からの出力を容量充放電電流によって任意に周波
数のデューティ比を設定すると共に、周波数のデューテ
ィ比を任意の値に固定したまま基準周期の入力の変化に
同期して、そのＮ倍（Ｎは正の整数）の周波数を出力
し、該出力された周波数を１／Ｎ分周する分周器を介し
て前記位相比較器に印加することを特徴とするデューテ
ィ比固定ＰＬＬ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41A JPH06164379A (ja) | 1992-06-29 | 1992-06-29 | デューティ比固定ｐｌｌ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41A JPH06164379A (ja) | 1992-06-29 | 1992-06-29 | デューティ比固定ｐｌｌ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164379A true JPH06164379A (ja) | 1994-06-10 |
Family
ID=16330688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41A Pending JPH06164379A (ja) | 1992-06-29 | 1992-06-29 | デューティ比固定ｐｌｌ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233186B2 (en) | 2003-05-23 | 2007-06-19 | Renesas Technology Corp. | Clock generation circuit capable of setting or controlling duty ratio of clock signal and system including clock generation circuit |
-
1992
- 1992-06-29 JP JP41A patent/JPH06164379A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233186B2 (en) | 2003-05-23 | 2007-06-19 | Renesas Technology Corp. | Clock generation circuit capable of setting or controlling duty ratio of clock signal and system including clock generation circuit |
| US7405607B2 (en) | 2003-05-23 | 2008-07-29 | Renesas Technology Corp. | Clock generation circuit capable of setting or controlling duty ratio of clock signal and system including clock generation circuit |
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