JP2006324750A - クロック生成回路 - Google Patents

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Abstract

【課題】
周波数変調を行うクロック生成回路において、意図に即した周波数変調を行うことが困難であった。
【解決手段】
基準クロックおよびフィードバッククロックが入力される位相比較器と、位相比較器の出力に基づいて動作クロックを生成する電流制御発振器と、動作クロックを分周率設定信号に基づいた分周率で分周してフィードバッククロックとする分周回路と、動作クロックを計数し、当該計数結果に基づいて電流制御発振器の制御電流を設定する制御電流設定信号および分周率設定信号を出力する制御回路とを有するクロック生成回路。
【選択図】 図１

Description

本発明は、クロック生成回路に関し、特に位相同期ループ回路（以下、ＰＬＬ回路と称す）を利用したクロック生成回路の周波数変調回路に関する。
近年、クロックが発生するＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズを低減するために、ＰＬＬ回路の出力クロックの周波数をわずかに変動させて出力することが注目されている。このようなクロックジェネレータは、スペクトラム拡散型クロックジェネレータ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ：以下、ＳＳＣＧ回路と称す）と呼ばれ、その内部にＰＬＬ回路と、ＰＬＬ回路の出力周波数を変調する周波数変調回路を有している。ＳＳＣＧ回路では、クロック回路の不要輻射周波数スペクトラムのピーク値を下げ、クロック生成回路の発生するＥＭＩノイズを低減させることが出来る。
このようなＳＳＣＧ回路に用いられる周波数変調回路は、例えば特許文献１に記載されている。特許文献１に示された回路では、電圧制御発振器（ＶＣＯ）の制御電圧に対して、アップダウンカウンタ、ＲＯＭ、ＤＡコンバータによって生成された電圧を加算し、ＶＣＯの出力する周波数に変調をかけている。特許文献１に記載の技術では、ＶＣＯが製造ばらつきによる影響を受けるため、所望の変調波形を得ることが困難となる場合がある。また、ＰＬＬ回路のＶＣＯとは異なるＶＣＯを用いてクロックを出力するため、ＶＣＯ同士のばらつきが無視できず、リファレンスクロックとは異なった位相のクロックが出力されてしまうという問題があった。
そこで、非特許文献１および特許文献２に記載の技術では、電圧制御発振器（ＶＣＯ）を電圧電流変換回路（ＶＩＣ）と電流制御発振器（ＩＣＯ）で構成し、ＩＣＯに与える電流を変化させることで、ＩＣＯの出力クロックの周波数に変調をかけている。非特許文献１に記載の技術では、発振周波数を電流で制御するため、製造ばらつきの影響は低減できるが、ＰＬＬ回路はリファレンスクロックと出力クロックの同期を取る回路であるのに対し、周波数変調回路は、出力クロックの周波数を変動させるものであるため、この動作が相反してしまう。そのため、変調波形が鈍る、あるいはＰＬＬ回路のロックレンジを広げるためにＰＬＬ回路の面積が増加してしまうという問題があった。
特開平７−２３５８６２号公報 特開２００４−１０４６５５号公報 「高周波雑音にＳＳＣＧ ＥＭＩ対策部品を減らす」日経エレクトロニクス、２００３年５月２６日号 Ｐ５７−Ｐ６２
上述したように、従来のＰＬＬ回路では、製造ばらつきによる変調波形のばらつきを抑えることが困難であった。また、製造ばらつきによる変調波形のばらつきを低減させても、所望の変調波形を得ることは困難であった。
本発明の態様におけるクロック生成回路は、基準クロックと動作クロックを分周したクロックが入力される位相比較器と、前記位相比較器の出力に基づいて前記動作クロックを生成する電流制御発振器と、前記動作クロックを計数し、その計数値に基いて、前記位相比較器に入力される前記動作クロックの分周率を変化させる第１の変調部と、前記動作クロックを計数し、前記電流制御型発振器の制御電流に当該計数結果に基く電流を加算し、前記電流制御型発振器の発振周波数を変化させる第２の変調部とを有する。
また、本発明の態様におけるクロック生成回路は、基準クロックおよびフィードバッククロックが入力される位相比較器と、前記位相比較器の出力に基づいて動作クロックを生成する電流制御発振器と、前記動作クロックを分周率設定信号に基づいた分周率で分周して前記フィードバッククロックとする分周回路と、前記動作クロックを計数し、当該計数結果に基づいて前記電流制御発振器の制御電流を設定する制御電流設定信号および前記分周率設定信号を出力する制御回路とを有する。
クロック生成回路において、意図に即した周波数変調を行うことが可能となる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、実施の形態に関わる周波数変調回路を有したＰＬＬ回路（クロック生成回路）を示すブロック図である。本実施の形態のＰＬＬ回路は、第１の分周回路１０１、位相比較器１０２、チャージポンプ回路１０３、ローパスフィルタ（ＬＰＦ）１０４、電圧電流変換器（ＶＩＣ）１０５、加算器１０６、電流制御発振器（ＩＣＯ）１０７、第２の分周回路１０８、デジタル・アナログコンバータ（ＤＡＣ）１０９、制御回路１１０、第３の分周回路１１１を有している。
第１の分周回路１０１は、入力されたリファレンスクロック（基準クロック）を１／Ｍ（Ｍは自然数）に分周して出力する回路である。第１の分周回路１０１の出力は位相比較器１０２へと与えられる。位相比較器１０２は、第１の分周回路の出力信号と、第３の分周回路１１１を介して与えられるＩＣＯ１０７の出力信号（動作クロック）の位相差を検出する回路である。位相比較器１０２は、検出した位相差に基づいて、位相差信号ＵＰ、ＤＯＷＮを出力する。
チャージポンプ回路１０３は、位相比較器１０２が出力した位相差信号ＵＰ、ＤＯＷＮに対応する電圧を生成し、出力する回路である。ＬＰＦ１０４は、チャージポンプ回路１０３から出力された電圧をフィルタリングし、高周波成分を除去した電圧信号Ｖ１として出力する回路である。
ＶＩＣ１０５は、ＬＰＦ１０４から出力された電圧信号Ｖ１を電流信号Ｉ１へと変換して出力する回路である。加算器１０６は、ＶＩＣ１０５の出力する電流Ｉ１にＤＡＣ１０９が出力する電流Ｉ２を加算して、出力周波数制御電流Ｉｉｎとする回路である。この出力周波数制御電流Ｉｉｎは、ＩＣＯ１０７へと出力される。ＩＣＯ１０７は、加算器１０６が出力する電流Ｉｉｎに基づいた周波数の動作クロックＣＬＫｏｕｔを生成し、出力する回路である。第２の分周回路１０８は、ＩＣＯの出力する動作クロックＣＬＫｏｕｔを１／Ｐ（Ｐは自然数）に分周して出力する回路である。
ＤＡＣ１０９は制御回路１１０から出力されるデジタル信号（制御電流設定信号）をアナログ信号として出力する回路である。このＤＡＣ１０９は、デジタル信号に基づいた電流値の電流を出力する。このＤＡＣ１０９の出力に基づいてＰＬＬ回路の出力クロックに変調がかけられる。
制御回路１１０は、ＤＡＣ１０９に変調データとなるデジタル信号（制御電流設定信号）を出力する。また、制御回路１１０は、第３の分周回路１１１に分周率を設定する信号を出力する回路である。制御回路１１０は、内部にアップダウンカウンタを有している。制御回路１１０は、このアップダウンカウンタのカウント値に対応するデータをＤＡＣ１０９および第３の分周器１１１に出力する。制御回路１１０に内蔵されたアップダウンカウンタは、ＩＣＯ１０７の出力する動作クロックＣＬＫｏｕｔを計数してカウントアップ、カウントダウンを繰り返すカウンタである。このアップダウンカウンタは、ＩＣＯ１０７の出力するクロック数を、上限値までカウントアップした場合には、カウントアップ動作をカウントダウン動作に切換える。その後、下限値までカウントダウンした場合は、再度カウントアップ動作に切り替わる。本実施の形態の制御回路１１０は、アップダウンカウンタのカウント値を第３の分周回路１１１の出力クロックに同期してＤＡＣ１０９に出力する。さらに、制御回路１１０は、アップダウンカウントした値が所定の値に達する毎に、そのカウント値に基いて、第３の分周回路の分周率を変化させる。
第３の分周回路１１１は、制御回路１１０が出力するアップダウンカウンタのカウント値に基づいて分周率が決定される分周回路である。第３の分周回路１１１は、ＩＣＯ１０７の出力する信号を、制御回路１１０によって設定される分周率に基づいて出力する。
以上のように構成された、ＰＬＬ回路の動作について以下に説明する。
図１において、位相比較器１０２、チャージポンプ１０３、ＬＰＦ１０４によってリファレンスクロックと分周してフィードバックされた動作クロックの位相差を検出し、位相差に対応する電圧信号とする点は従来のＰＬＬ回路と同様である。
本実施の形態のＰＬＬ回路では、位相差に対応する電圧信号がＶＩＣ１０５によって電流信号へと変換される。この電流信号はＤＡＣ１０９に基準電流として与えられる。
ＤＡＣ１０９には、制御回路１１０からデジタル信号が入力されている。このデジタル信号に基づいてＤＡＣ１０９が周波数変調のための電流を出力する。加算器１０６は、ＶＩＣ１０５の出力する電流にＤＡＣ１０９が出力する電流を加算してＩＣＯ１０７へと出力する。ＩＣＯ１０７は、この電流に基づいたクロック信号を生成するため、ＤＡＣ１０９の出力電流に基づいて周波数変調がかけられたクロック信号を出力する。このクロック信号は第２の分周回路１０８を介して、他の回路へと供給される。なお、このＩＣＯの出力する動作クロックは、制御回路１１０内のアップダウンカウンタにも供給される。制御回路１１０は、このアップダウンカウンタのカウント値に基づいて、ＤＡＣ１０９へ出力する変調用のデジタル信号および第３の分周回路の分周率を制御する。
図２は、本実施の形態の制御回路１１０を示すブロック図である。本実施の形態の制御回路は、ＤＡＣコード設定回路２０１、分周率設定回路２０２、分周回路出力カウンタ２０３を有している。ＤＡＣコード設定回路２０１は、アップダウンカウンタなどで構成されている。このＤＡＣコード設定回路２０１は、ＩＣＯ１０７の出力するクロックを計数し、そのカウント値に対応するコードをＤＡＣ１０９へと出力する。また、分周率設定回路２０２も、内部にアップダウンカウンタなどを有している。分周率設定回路２０２は、アップダウンカウンタのカウント値に基づいて分周率設定信号を第３の分周回路へと出力する。
図３は、本実施の形態におけるＩＣＯの出力クロックと制御回路１１０内のＤＡＣコード設定回路のカウント値に基づくＤＡＣ１０９の出力電流変化、第３の分周回路１１１の分周率の変化を示す図である。図３を参照して本実施の形態の制御回路１１０、ＤＡＣ１０９および第３の分周回路１１１の動作について説明する。
図３（ａ）は、本実施の形態におけるＩＣＯの出力するクロックを示している。本実施の形態では制御回路１１０内のＤＡＣコード設定回路２０１がこのクロックを計数し、アップダウン動作を繰り返している。ＤＡＣコード設定回路２０１内のアップダウンカウンタのカウント値にもとづいてＤＡＣ１０９は、周波数変調用の電流を生成し、出力している。このＤＡＣ１０９が出力する電流変化を図３（ｂ）に示す。なお、図３（ｂ）では、ＤＡＣ１０９の出力電流が直線状に変化するように示されているが、実際には図３（ｂ）に拡大して示したようにカウント値に基づいて、階段状に出力電流は変化している。ＤＡＣ１０９の出力する電流に基づいてＩＣＯ１０７の出力するクロックの周波数も変化する。
また、本実施の形態の制御回路１１０は、ＩＣＯの出力するクロックを所定数カウントするごとに第３の分周回路１１１の分周率を変化させている。図３（ｃ）にこの分周率の変化を示す。具体的には、制御回路１１０は、図３（ｃ）に示すようにＩＣＯ１０７の出力するクロックの周波数が大きくなる場合に、第３の分周回路の分周率を大きく（１／Ｎの分母を大きく）設定し、出力周波数が小さくなる場合に分周率を小さく（１／Ｎの分母を小さく）設定する。図３では、分かりやすくするために分周率の変化をＮ〜Ｎ＋４で示してあるが、この設定は適宜変更が可能であり、分周率の変更はＮ〜Ｎ＋Ｑの範囲内でステップ状に行われるものとする。
このステップ数、分周率の変化幅は、任意に設定可能であるが、一般的には分周回路で制御できる分周率をあまり細かく設定することは出来ないので、ＤＡＣコード出力の設定に基づいたＤＡＣ１０９の電流変化よりもステップ数が少なく、大きな変化を行う階段状に設定される。このようにＩＣＯの出力クロックのカウント値に基づいて分周率を制御することにより、ＤＡＣ１０９を利用した周波数変調回路による変調とＰＬＬ回路としての相反する動作が低減され、ＩＣＯ１０７の出力する周波数を安定して変化させることが可能となる。
また、本実施の形態では、分周回路出力カウンタ２０３に、例えば変調する周波数に基づいたカウント値が設定されている。この分周回路出力カウンタ２０３は、第３の分周回路の出力するフィードバッククロックを計数し、変調周波数に基づいたカウント値ごとに、リセット信号ＬＣＫを出力している。本実施の形態では、例えばこのフィードバッククロックのカウント数を、第３の分周回路内のアップダウンカウンタのアップカウント動作、ダウンカウント動作の１周期などに対応する値として設定している（図３（ｄ）参照）。
そして、本実施の形態では、この分周回路出力カウンタ２０３が、その設定値に応じたクロックを計数するごとに、ＤＡＣコード設定回路２０１、分周率設定回路２０２に対してリセット信号ＬＣＫを出力している。この動作により分周率設定回路の出力する分周率のステップ数と、ＤＡＣコード設定回路の出力するステップ数が異なっていても変調周波数の１周期ごとに同期が行われ、安定した動作が可能となる。
図４は、本実施の形態による出力周波数の変化を示している。図４に示すように、ＤＡＣ１０９からの出力のみを制御して周波数変調をかけた場合は、波形に揺らぎが生じ、また周波数の折り返し部分で周波数の時間変化が飽和して、正弦波状に出力周波数が変化してしまう。また、ＤＡＣによる周波数変調を行わず、フィードバック分周回路（第３の分周回路）の分周率のみを制御して周波数変調を行った場合でも、正弦波状に出力周波数が変化してしまい、周波数の折り返し近辺における周波数の揺らぎが大きい。それに対し、本実施の形態のクロック生成回路（ＰＬＬ回路）によれば、アップダウンカウンタの出力に基づいて、三角波に近い安定した周波数変調を行うことが可能である。
以上詳細に説明したように、本実施の形態のＰＬＬ回路によればＩＣＯ１０７の出力する動作クロックに基づいて、ＤＡＣ１０９の出力電流および第３の分周回路の分周率が変化する。このように制御を行うことで、ＰＬＬ回路の出力に対する周波数変調を設計者の意図に基づいた変調とすることが可能である。従来では、出力する周波数を三角波状に変化させたい場合、ＤＡＣ１０９に対するＤＡＣコードのみを三角波状に変化させても図４に見られるように、出力は正弦波状に変化してしまう場合があった。それに対し本実施の形態によれば、ＤＡＣ１０９の出力電流および第３の分周回路の分周率を変化させることで三角波状、あるいはそれ以外の波形であっても設計者の意図する変調に応じた周波数変調とすることが可能である。また、変調周波数の周期に応じてＤＡＣコード設定回路２０１、分周率設定回路２０２をリセットすることによりステップ数の違いによるずれを防止して同期した動作を行うことが可能となる。また、本実施の形態では第３の分周回路の分周率をＩＣＯが所定数のクロックを出力するたびに変化させるものとしたが、分周回路１１１の変化するステップ数がＤＡＣ１０９の変化するステップ数よりも少ない場合は、第３の分周回路が出力するフィードバッククロックを所定数計数するごとに分周率を変化させる構成としても良い。
本発明の実施の形態にかかるＰＬＬ回路を示すブロック図である。 本発明の実施の形態の制御回路を示すブロック図である。 実施の形態におけるＩＣＯの出力クロックとＤＡＣの出力電流、分周率の関係を示す図である。 本実施の形態における出力周波数を示す図である。
符号の説明
１０１ 第１の分周回路
１０２ 位相比較器
１０３ チャージポンプ回路
１０４ ローパスフィルタ（ＬＰＦ）
１０５ 電圧電流変換器（ＶＩＣ）
１０６ 加算器
１０７ 電流制御発振器
１０８ 第２の分周回路
１０９ デジタル・アナログコンバータ（ＤＡＣ）
１１０ 制御回路
１１１ 第３の分周回路

Claims (6)

  1. 基準クロックと動作クロックを分周したクロックが入力される位相比較器と、
    前記位相比較器の出力に基づいて前記動作クロックを生成する電流制御発振器と、
    前記動作クロックを計数し、当該計数結果に基いて、前記位相比較器に入力される前記動作クロックの分周率を変化させる第１の変調部と、
    前記動作クロックを計数し、当該計数結果に基づいて、前記電流制御型発振器の制御電流を変化させる第２の変調部とを有するクロック生成回路。
  2. 基準クロックおよびフィードバッククロックが入力される位相比較器と、
    前記位相比較器の出力に基づいて動作クロックを生成する電流制御発振器と、
    前記動作クロックを分周率設定信号に基づいた分周率で分周して前記フィードバッククロックとする分周回路と、
    前記動作クロックを計数し、当該計数結果に基づいて前記電流制御発振器の制御電流を設定する制御電流設定信号および前記分周率設定信号を出力する制御回路とを有するクロック生成回路。
  3. 前記制御回路は、
    前記動作クロックを計数し、前記制御電流設定信号を出力する第１の設定回路と、
    前記動作クロックを計数し、前記制御分周率設定信号を出力する分周率設定回路とを有することを特徴とする請求項２に記載のクロック生成回路。
  4. 前記クロック生成回路は、さらに、前記制御電流設定信号に基づいた電流値を有する電流を生成するＤ／Ａコンバータを有することを特徴とする請求項２あるいは３に記載のクロック生成回路。
  5. 前記制御回路は、さらに、前記フィードバッククロックを計数し、当該計数値に基づいて前記第１の設定回路および分周率設定回路にリセット信号を出力するカウンタを有することを特徴とする請求項３あるいは４に記載のクロック生成回路。
  6. 前記カウンタがリセット信号を出力する計数値は、前記電流制御発振器の制御電流を変化させる周期に応じて決定されることを特徴とする請求項５に記載のクロック生成回路。
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