JP2011234104A - スペクトラム拡散クロック生成回路及びその制御方法 - Google Patents

Abstract

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。
【選択図】図１

Description

本発明は、スペクトラム拡散クロック生成回路及びその制御方法に関するものである。

近年、電子機器の高速化、高密度化に伴い、電磁輻射（ＥＭＩ：Electro Magnetic Interference）が問題となっている。電子機器内のクロックジェネレータ（ＣＧ）が単一周波数のクロック信号を発生させるとその周波数及び高調波による電磁輻射が大きくなる。ＳＳＣＧ（Spread Spectrum Clock Generator）は、クロック周波数のわずかに変動させ発振させる、つまり、周波数変調させたクロック信号を生成することで、周波数スペクトルの電力ピークを低減させることができる。

ここで、従来のＳＳＣＧとして、特許文献１、２の技術が開示されている。まず、特許文献１のＳＳＣＧ１のブロック構成を図４に示す。図４に示すように、ＳＳＣＧ１は、位相周波数比較器（ＰＦＤ）１０と、チャージポンプ（ＣＰ）１１と、ローパスフィルタ（ＬＰＦ）１２と、電圧制御発振器（ＶＣＯ）１３と、ループカウンタ（ＰＣＮＴ）１４と、変調制御信号部（ＭＯＤＵ）１５と、インバータ回路１６とを有する。

ＳＳＣＧ１は、一般的なＳＳＣＧの構成である。動作としては、変調制御信号部１５がループカウンタ１４の分周数を切り替えることでＰＬＬ（Phase Locked Loop）の逓倍数を変化させ、出力信号ＦＯの周波数を変調する。

特許文献１のＳＳＣＧ１では、理想的には出力信号の変調プロファイルが三角波状になることを意図している。しかし、ＳＳＣＧ１では、変調した信号がＰＬＬのローパスフィルタ１２を通過する際になまってしまい、変調プロファイルが正弦波状になってしまう問題が発生する。なお、変調プロファイルとは、時間に対して出力信号の周波数変化をプロットした形状を示すものとする。

図５（ａ）に変調プロファイルが三角波状の場合、図５（ｂ）に変調プロファイルが正弦波状の場合の周波数スペクトラムの模式図を示す。図５（ａ）に示すように、変調プロファイルが三角波状になる場合、周波数スペクトラムは、所定の周波数帯域でフラットな特性となる。一方、変調プロファイルが正弦波状になる場合、図５（ｂ）に示すように特定周波数上にピークが発生する。上述のように、ＳＳＣＧ１では、変調プロファイルが正弦波状となってしまうため、出力信号ＦＯの周波数スペクトラムが図５（ｂ）のようにピークをもってしまう。このようなピークが発生する周波数では、ピークを持つ周波数でＥＭＩによる障害が発生し、ＳＳＣＧ１ではＥＭＩ低減効果が低くなってしまう。

このような問題に対応するため、特許文献２のようなものがある。特許文献２のＳＳＣＧ２のブロック構成を図６に示す。図６に示すように、ＳＳＣＧ２は、分周回路２０と、位相比較器２１と、チャージポンプ（ＣＰ）２２と、ローパスフィルタ（ＬＰＦ）２３と、電圧電流変換器（ＶＩＣ）２４と、加算器２５と、電流発振器（ＩＣＯ）２６と、分周回路２７と、デジタル・アナログコンバータ（ＤＡＣ）２８と、制御回路２９と、分周回路３０とを有する。

特許文献２のＳＳＣＧ２では、電流発振器２６の手前でダイレクトに変調信号を印加することで、ＳＳＣＧ１で問題となっていた変調した信号がなまってしまうという問題を克服している。

特開２００１−２５１１８５号公報 特開２００６−３２４７５０号公報

しかし、特許文献２のＳＳＣＧ２では、構成するＰＬＬの伝達特性のばらつき、及び、電流発振器２６の特性のばらつきに変調度が影響されるという問題がある。よって、ＳＳＣＧ１で変調した信号がなまってしまうという問題は解決できるが、周辺温度、電源電圧の変動、製造ばらつき等の諸条件によって変調度がばらつく欠点が存在する。なお、本明細書上において、変調度とは、変調プロファイルの振幅のことを示すものとする。つまり、変調された出力信号の周波数の変化の上限と下限の差を示すものである。

ここで、電流発振器２６の特性（例えば周辺温度特性）のばらつきによる変調度がばらつくメカニズムを説明する。まず、理想的な電流発振器２６の特性のグラフを図７に示す。図７のグラフは、横軸は電流発振器２６に入力されるＩＣＯ制御電流、縦軸は電流発振器２６が出力する出力信号ＣＬＫｏｕｔの発振周波数である。ここで、電圧電流変換器２４から出力される基準電流Ｉ１は、電流発振器２６から出力される変調された出力信号ＣＬＫｏｕｔの平均周波数に相当するＩＣＯ制御電流である。ＳＳＣＧ２ではこの基準電流Ｉ１を中心として±ａ倍した電流値の範囲で推移した電流を電流発振器２６の入力電流に加算することで発振周波数を任意の幅で変調する。

図７では、理想的に電流発振器２６が動作しており、ＩＣＯ制御電流と発振周波数との関係、つまり、Ｉ−Ｆ変換特性の傾き（以下、ＩＣＯゲインと称す）が線形かつ原点を通過する特性となっている。ここで、この条件下で電流発振器２６の特性の変化に応じてＩＣＯゲインがばらつく場合、例えば、条件１としてＩＣＯ制御電流の変化に応じて発振周波数の変化が速い場合（ＦＡＳＴ）、条件２としてＩＣＯ制御電流の変化に応じて発振周波数の変化が遅い場合（ＳＬＯＷ）、条件３としてＩＣＯ制御電流の変化が条件１と２の中間である場合（ＴＹＰ）を考える。なお、条件１での基準電流Ｉ１を「Ｉ１Ｆ」、条件２での基準電流Ｉ１を「Ｉ１Ｓ」、条件３での基準電流Ｉ１を「Ｉ１Ｔ」とする。

図７からもわかるように、条件１〜３のいずれについても、ＩＣＯゲインと基準電流Ｉ１が比例関係にあるため、基準電流Ｉ１を±ａ倍した電流変化範囲に対応した周波数変調範囲ＦｒｅｑＤに変化はない。

しかし、実際には、周辺温度や製造条件等で図７に示した理想的な特性をもつ電流発振器２６を得ることは非常に難しい。このため、例えば、ＩＣＯゲインが線形でない場合や、仮にＩＣＯゲインが線形であったとしても原点（電流０Ａ時に発振周波数が０Ｈｚである場合）を通らない場合、周辺温度の変化により、ＩＣＯ特性のばらつきにより周波数変調範囲が変わってしまう問題がある。例えば、図８にＩＣＯゲインが線形でない場合の電流発振器２６の特性のグラフを示す。ここで、上述した条件１（ＦＡＳＴ）での基準電流Ｉ１をａ倍した電流変化範囲に対応した周波数変調範囲をＦｒｅｑＤＦ、同じく条件２（ＳＬＯＷ）での周波数変調範囲をＦｒｅｑＤＳ、条件２（ＴＹＰ）での周波数変調範囲をＦｒｅｑＤＴとする。この場合、図８からもわかるように、図７で示す理想的な特性の場合異なり、周波数変調範囲ＦｒｅｑＤＦ、ＦｒｅｑＤＴ、ＦｒｅｑＤＳがそれぞれ同じにならずばらついてしまう。

つまり、ＳＳＣＧ２のように、電圧電流変換器２４が出力した基準電流Ｉ１をモニタし、その基準電流Ｉ１で決定した中心点に対して、加算器２５により変調度を決定するための電流を増加もしくは減少させる方式では、上記問題を解決することができない。

本発明の一態様は、周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路である。

本発明の別の態様は、周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路の制御方法であって、前記ＰＬＬ回路が備える発振回路が、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力し、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、前記発振制御信号の最大値と最小値をモニタし、前記モニタした結果により前記発振制御信号の最大値と最小値を調整して前記出力発振信号の変調度を所定の値に制御するスペクトラム拡散信号生成回路の制御方法である。

本発明にかかるスペクトラム拡散クロック生成回路によれば、周波数変調した出力発振信号を出力する発振回路の変調度を制御する発振制御信号の最大値と最小値を直接モニタしている。そして、そのモニタ結果をＰＬＬ回路とは別に、新たなフィードバックにより前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する。これは、ＰＬＬ回路の発振回路から見て、発振回路に入力する前の信号をフィードフォワード制御しており、発振回路から出力信号の変調度の中心点を決定し、その中心点から所定の周波数振幅を決定する従来のような制御が必要ない。このため、発振回路の温度変化等の条件に影響されず、安定した変調度で出力発振信号を生成することができる。

本発明にかかるスペクトラム拡散クロック生成回路は、出力信号の周波数の変調プロファイルの振幅（変調度）のばらつきを低減することができる。

実施の形態にかかるスペクトラム拡散クロック生成回路のブロック構成図である。 実施の形態にかかるスペクトラム拡散クロック生成回路の動作フローチャートである。 実施の形態にかかるスペクトラム拡散クロック生成回路の動作タイミングチャートである。 従来のスペクトラム拡散クロック生成回路のブロック構成図である。 三角波状もしくは正弦波状の変調プロファイルによる周波数スペクトラムの違いを説明するためのグラフである。 従来のスペクトラム拡散クロック生成回路のブロック構成図である。 従来のスペクトラム拡散クロック生成回路の問題点を説明するためのグラフである。 従来のスペクトラム拡散クロック生成回路の問題点を説明するためのグラフである。

発明の実施の形態

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を完全デジタルＰＬＬ（ＡＤＰＬＬ）回路に適用してＳＳＣＧ１００を構成している。図１に本実施の形態にかかるＳＳＣＧ１００の構成の一例を示す。図１に示すように、ＳＳＣＧ１００は、変調制御回路１１０と、ＰＬＬ回路１２０とを有する。また、ＰＬＬ回路１２０は、デジタル制御発振器（ＤＣＯ）１０１と、分周器（ＤＩＶ）１０２と、デジタル位相周波数比較器（ＤＰＦＤ）１０３と、デジタルフィルタ（ＤＦＬＴ）１０４と、ＤＣＯ制御コード変調幅加算器１０５とを有する。

デジタル位相周波数比較器（ＤＰＦＤ）１０３は、リファレンスクロック信号ＲＣＬＫと、分周器１０２からのフィードバッククロック信号ＣＬＫＩとの位相誤差を、デジタル信号である位相誤差検出量信号ＰＥとして出力する。なお、基本的にＳＳＣＧ１００では、デジタル制御発振器１０１と、分周器１０２と、デジタル位相周波数比較器１０３と、デジタルフィルタ１０４と、ＤＣＯ制御コード変調幅加算器１０５で構成されるＰＬＬ回路１２０により、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＣＬＫＩとの位相誤差がゼロとなるように動作する。

デジタルフィルタ（ＤＦＬＴ）１０４は、入力した位相誤差検出量信号ＰＥを任意の帯域でフィルタリングして、そのフィルタリングした位相誤差検出量をデジタル信号である位相誤差検出量信号ＰＥｆｌｔとして出力する。

ＤＣＯ制御コード変調幅加算器１０５は、位相誤差検出量信号ＰＥｆｌｔと、変調制御回路１１０からのフィードフォワード変調制御信号ＦＦｍｏｄとを演算する。そして、その演算結果をデジタル信号であるＤＣＯ制御コードＤＩＮとして出力する。ここで、仮にデジタル位相周波数比較器１０３に入力されるフィードバッククロック信号ＣＬＫＩに変調がかかっていない場合、デジタルフィルタ１０４から出力される位相誤差検出量信号ＰＥｆｌｔは、ＰＬＬ回路１２０がロック状態では一定の値となる。ＤＣＯ制御コード変調幅加算器１０５は、このような位相誤差検出量信号ＰＥｆｌｔの値に対して三角波状の波形で値が変化するフィードフォワード変調制御信号ＦＦｍｏｄの値を減算（もしくは加算）して、ＤＣＯ制御コードＤＩＮとする。より具体的には、位相誤差検出量信号ＰＥｆｌｔ及びフィードフォワード変調制御信号ＦＦｍｏｄから（ＰＥｆｌｔ−ＦＦｍｏｄ）を演算し、演算結果をＤＣＯ制御コードＤＩＮとして出力する。なお、便宜上、各信号を示す符号は、信号名と同時にその信号が有するデジタル値を示すものとし、以降でも同様とする。なお、ＤＣＯ制御コードＤＩＮの値は、予め設定された所定の値ｐ〜ｐ−ＤＣＯｖａｌの範囲となる。但し、ｐは予め設定された所定の値、ＤＣＯｖａｌは後述するＤＣＯ制御コード変化幅値である。また、変調制御回路１１０と、ＤＣＯ制御コード変調幅加算器１０５とで、周波数変調部を構成するものとする。

デジタル制御発振器（ＤＣＯ）１０１は、入力したＤＣＯ制御コードＤＩＮに応じた発振周波数で出力クロック信号ＣＬＫＯを出力する。但し、ＤＣＯ制御コードＤＩＮは、上述のように、三角波状の波形で値が変化するため、デジタル制御発振器１０１が出力する出力クロック信号ＣＬＫＯの周波数も、その三角波状の波形で変動する値に応じて変調される。より具体的には、出力クロック信号ＣＬＫＯの周波数は、Ｆｒｅｆ×Ｎ〜Ｆｒｅｆ×Ｎ×（１−Ｆｄｉｔ）の変調度で変調される。このように、出力クロック信号ＣＬＫＯのクロック周波数を変動させることで、周波数スペクトルの電力ピークを低減させる。なお、このようにＤＣＯ制御コードＤＩＮの値の変動によって、出力クロック信号ＣＬＫＯの周波数が変動することから、ＤＣＯ制御コードＤＩＮの値をモニタすることは、最終的な出力クロック信号ＣＬＫＯの周波数の変動をモニタすることになる。但し、Ｆｒｅｆ、Ｎ、Ｆｄｉｔは後述する制御クロック周波数設定値、基準逓倍数設定値、変調度設定値である。

分周器（ＤＩＶ）１０２は、デジタル制御発振器１０１が出力する出力クロック信号ＣＬＫＯを、変調制御回路１１０からの逓倍数変調制御信号Ｎｍｏｄの値に応じて分周し、フィードバッククロック信号ＣＬＫＩとして出力する。この逓倍数変調制御信号Ｎｍｏｄの値は、変調制御回路１１０により設定される上記フィードフォワード変調制御信号ＦＦｍｏｄと連動したものとなっており、分周器１０２は、上記フィードフォワード変調制御信号ＦＦｍｏｄに応じて周波数が変調された出力クロック信号ＣＬＫＯの変調を打ち消すように動作する。この動作により、分周器１０２が出力するフィードバッククロック信号ＣＬＫＩは、周波数変調が除去された信号としてデジタル位相周波数比較器１０３にフィードバックされる。また、フィードバッククロック信号ＣＬＫＩは、後述する変調制御回路１１０の制御クロックとして利用される。このときのフィードバッククロック信号ＣＬＫＩの周期をＴ１とする。この周期Ｔ１は、後述する制御クロック周波数設定値Ｆｒｅｆにより規定される。

変調制御回路１１０は、ＤＣＯ制御コードＤＩＮの最大値、最小値をモニタする。また、そのモニタ結果に応じて、フィードフォワード変調制御信号ＦＦｍｏｄを出力する。また、フィードフォワード変調制御信号ＦＦｍｏｄの設定と、連動した設定の逓倍数変調制御信号Ｎｍｏｄを出力する。変調制御回路１１０は、変調パラメータ制御部１１１と、変調振幅モニタ部１１２と、フィードフォワード変調制御部（ＭＯＤＦＦ）１１３と、フィードバック変調制御部（ＭＯＤＦＢ）１１４とを有する。なお、変調制御回路１１０は、制御クロックに応じて動作している。ここでは、その制御クロックとして分周器（ＤＩＶ）１０２からのフィードバッククロック信号ＣＬＫＩを利用するものとする。但し、制御クロックとして、フィードバッククロック信号ＣＬＫＩ以外の他のクロックを用いてもかまわない。

変調パラメータ制御部１１１は、設定信号として、変調度設定値Ｆｄｉｔと、変調プロファイル周波数設定値Ｆｍｏｄと、制御クロック周波数設定値Ｆｒｅｆと、基準逓倍数設定値Ｎとを入力する。変調パラメータ制御部１１１は、上記変調設定信号に応じて逓倍数変化幅信号Ｎｖａｌ及び変調ステップ数信号ＮＵＭｍｏｄを出力する。また、制御クロック数をカウントし、変調ステップ数ＮＵＭｍｏｄの所定の倍数に一致するごとに変調極性信号ＭＯＤＳＩＧＮの論理レベルの極性（０もしくは１）を変化させて出力する。なお、変調極性信号ＭＯＤＳＩＧＮの論理レベルが１のとき出力クロック信号ＣＬＫＯの周波数が増加し、論理レベルが０のとき出力クロック信号ＣＬＫＯの周波数が減少するよう変調制御回路１１０で設定される。

より具体的には、逓倍数変化幅信号Ｎｖａｌは、基準逓倍数設定値Ｎ及び変調度設定値Ｆｄｉｔから、Ｎｖａｌ＝Ｎ×Ｆｄｉｔを演算し、その演算結果として変調パラメータ制御部１１１から出力される。後述するが、この逓倍数変化幅信号Ｎｖａｌの値の間で逓倍数変調制御信号Ｎｍｏｄが変化する。

また、変調ステップ数信号ＮＵＭｍｏｄは、変調極性信号ＭＯＤＳＩＧＮの論理レベルの極性変化の期間を規定する。例えば、変調極性信号ＭＯＤＳＩＧＮの論理レベルの極性変化の期間をＴ２とするならば、Ｔ２＝１／２Ｆｍｏｄとなる。そして、期間Ｔ２は、Ｔ２＝制御クロック１周期（１／Ｆｒｅｆ）×ＮＵＭｍｏｄであるため、ＮＵＭｍｏｄ＝Ｆｒｅｆ／２Ｆｍｏｄとなる。このような演算結果として変調ステップ数信号ＮＵＭｍｏｄが変調パラメータ制御部１１１から出力される。

変調振幅モニタ部１１２は、ＤＣＯ制御コード変調幅加算器１０５からのＤＣＯ制御コードＤＩＮと、変調パラメータ制御部１１１からの変調極性信号ＭＯＤＳＩＧＮに応じて、ＤＣＯ制御コード変化幅値ＤＣＯｖａｌを出力する。より具体的には、変調極性信号ＭＯＤＳＩＧＮの１周期のＤＣＯ制御コードＤＩＮの最大値をＤＣＯｍａｘ、最小値をＤＣＯｍｉｎとして求める。そして、変調極性信号ＭＯＤＳＩＧＮの立ち上がりエッジ及び立ち下がりエッジ毎に、ＤＣＯ制御コードＤＩＮの値の変化幅、つまり、（ＤＣＯｍａｘ−ＤＣＯｍｉｎ）の演算結果のＤＣＯ制御コード変化幅値ＤＣＯｖａｌを出力する。但し、ＰＬＬ回路１２０のループ帯域（追従速度）と、後述するフィードフォワード変調制御信号ＦＦｍｏｄの振幅を決定する速度とが近い場合に、ＰＬＬ回路１２０の出力クロック信号ＣＬＫＯの周波数が不安定になってしまう。このため、変調動作開始から所定の期間、変調振幅モニタ部１１２は、ＤＣＯ制御コード変化幅値ＤＣＯｖａｌを移動平均した値を制御信号ＤＶＳとして、フィードフォワード変調制御部１１３に出力することが好ましい。この制御信号ＤＶＳの値は、最終的にはＤＣＯ制御コード変化幅値ＤＣＯｖａｌに到達するが、このＤＣＯ制御コード変化幅値ＤＣＯｖａｌに到達するまで、移動平均のタップ数に応じた所定の期間で段階的に増加（もしくは減少）させることが望ましい。このようにすることでフィードフォワード変調制御信号の振幅を決定する速度を移動平均のタップ数に応じて遅くすることができる。

フィードフォワード変調制御部（ＭＯＤＦＦ）１１３は、変調パラメータ制御部１１１からの変調ステップ数信号ＮＵＭｍｏｄ、変調極性信号ＭＯＤＳＩＧＮ、及び、変調振幅モニタ部１１２からのＤＣＯ制御コード変化幅値ＤＣＯｖａｌに応じて、フィードフォワード変調制御信号ＦＦｍｏｄを出力する。より具体的には、変調ステップ数信号ＮＵＭｍｏｄ及びＤＣＯ制御コード変化幅値ＤＣＯｖａｌから（ＤＣＯｖａｌ／ＮＵＭｍｏｄ）を演算し、演算結果をフィードフォワード変調ステップΔＦＦｓｔｅｐとする。そして、変調極性信号ＭＯＤＳＩＧＮの各極性（０もしくは１）の期間中に継続して、制御クロックのエッジ毎に、フィードフォワード変調ステップΔＦＦｓｔｅｐの値を加算もしくは減算して積算する。その積算結果をフィードフォワード変調制御信号ＦＦｍｏｄとして出力する。なお、フィードフォワード変調制御信号ＦＦｍｏｄの値は、０〜ＤＣＯｖａｌの範囲となる。

フィードバック変調制御部（ＭＯＤＦＢ）１１４は、変調パラメータ制御部１１１からの変調ステップ数信号ＮＵＭｍｏｄ、変調極性信号ＭＯＤＳＩＧＮ、逓倍数変化幅信号Ｎｖａｌに応じて、逓倍数変調制御信号Ｎｍｏｄを出力する。より具体的には、変調ステップ数信号ＮＵＭｍｏｄ及び逓倍数変化幅信号Ｎｖａｌから（Ｎｖａｌ／ＮＵＭｍｏｄ）を演算し、演算結果を逓倍数変調ステップΔＦＢｓｔｅｐとする。そして、変調極性信号ＭＯＤＳＩＧＮの各極性（０もしくは１）の期間中に継続して、制御クロックのエッジ毎に、逓倍数変調ステップΔＦＢｓｔｅｐの値を加算もしくは減算して積算し、その積算結果をフィードバック信号制御信号ＦＢｍｏｄとする。なお、フィードバック信号制御信号ＦＢｍｏｄの値は、０〜Ｎｖａｌの範囲となる。そして、基準逓倍数設定値Ｎとフィードバック信号制御信号ＦＢｍｏｄとの差（Ｎ−ＦＢｍｏｄ）を演算し、演算結果を逓倍数変調制御信号Ｎｍｏｄとして出力する。なお、逓倍数変調制御信号Ｎｍｏｄの値は、Ｎ−Ｎｖａｌ〜Ｎの範囲となる。

以上のようなＳＳＣＧ１００の動作を以下に説明する。まず、図２にＳＳＣＧ１００の動作のフローチャートを示す。図２に示すように、まず変調パラメータ制御部１１１にて、変調設定信号に応じて逓倍数変化幅信号Ｎｖａｌ及び変調ステップ数信号ＮＵＭｍｏｄを演算して出力する。また、制御クロック数をカウントし、変調ステップ数ＮＵＭｍｏｄの所定の倍数に一致するごとに変調極性信号ＭＯＤＳＩＧＮの論理レベルの極性（０もしくは１）を変化させて出力する（Ｓ１０１）。

そして、変調幅モニタ部１１２では、変調極性信号ＭＯＤＳＩＧＮの１周期の期間において、ＤＣＯ制御コードＤＩＮの最大値をＤＣＯｍａｘ、最小値をＤＣＯｍｉｎとして求める（Ｓ１１１）。次に、変調極性信号ＭＯＤＳＩＧＮの立ち上がりエッジ及び立ち下がりエッジ毎に、ＤＣＯ制御コードＤＩＮの値の変化幅、つまり、（ＤＣＯｍａｘ−ＤＣＯｍｉｎ）をＤＣＯ制御コード変化幅値ＤＣＯｖａｌとして出力する（Ｓ１１２）。これら、ステップＳ１１１、Ｓ１１２は、変調振幅幅モニタ部１１２での動作フロー（ＦＬＯＷ１）である。

そして、フィードフォワード変調制御部（ＭＯＤＦＦ）１１３では、変調ステップ数信号ＮＵＭｍｏｄ及びステップＳ１１２でのＤＣＯ制御コード変化幅値ＤＣＯｖａｌから（ＤＣＯｖａｌ／ＮＵＭｍｏｄ）を演算し、演算結果をフィードフォワード変調ステップΔＦＦｓｔｅｐとする（Ｓ１２１）。次に、変調極性信号ＭＯＤＳＩＧＮの各極性（０もしくは１）の期間中に継続して、制御クロックのエッジ毎に、フィードフォワード変調ステップΔＦＦｓｔｅｐの値を加算もしくは減算して積算する。その積算結果をフィードフォワード変調制御信号ＦＦｍｏｄとして出力する（Ｓ１２２）。これら、ステップＳ１２１、Ｓ１２２は、フィードフォワード変調制御部１１３での動作フロー（ＦＬＯＷ２）である。

そして、フィードバック変調制御部（ＭＯＤＦＢ）１１４では、変調ステップ数信号ＮＵＭｍｏｄ及び逓倍数変化幅信号Ｎｖａｌから（Ｎｖａｌ／ＮＵＭｍｏｄ）を演算し、演算結果を逓倍数変調ステップΔＦＢｓｔｅｐとする（Ｓ１３１）。次に、変調極性信号ＭＯＤＳＩＧＮの各極性（０もしくは１）の期間中に継続して、制御クロックのエッジ毎に、逓倍数変調ステップΔＦＢｓｔｅｐの値を加算もしくは減算して積算し、その積算結果をフィードバック信号制御信号ＦＢｍｏｄとする（Ｓ１３２）。次に、基準逓倍数設定値Ｎとフィードバック信号制御信号ＦＢｍｏｄとの差（Ｎ−ＦＢｍｏｄ）を演算し、演算結果を逓倍数変調制御信号Ｎｍｏｄとして出力する（Ｓ１３３）。これら、ステップＳ１３１〜Ｓ１３３は、フィードバック変調制御部１１４での動作フロー（ＦＬＯＷ３）である。

そして、ＤＣＯ制御コード変調幅加算器１０５では、後述するステップＳ１４５での位相誤差検出量信号ＰＥｆｌｔ及びステップＳ１２２でのフィードフォワード変調制御信号ＦＦｍｏｄから（ＰＥｆｌｔ−ＦＦｍｏｄ）を演算し、演算結果をＤＣＯ制御コードＤＩＮとして出力する（Ｓ１４１）。次に、デジタル制御発振器（ＤＣＯ）１０１では、入力したＤＣＯ制御コードＤＩＮに比例した発振周波数で出力クロック信号ＣＬＫＯを出力する（Ｓ１４２）。次に、分周器（ＤＩＶ）１０２では、デジタル制御発振器１０１が出力する出力クロック信号ＣＬＫＯを、ステップＳ１３３での逓倍数変調制御信号Ｎｍｏｄの値に応じて分周し、フィードバッククロック信号ＣＬＫＩとして出力する（Ｓ１４３）。

次に、デジタル位相周波数比較器（ＤＰＦＤ）１０３では、リファレンスクロック信号ＲＣＬＫと、分周器１０２からのフィードバッククロック信号ＣＬＫＩとの位相誤差を、デジタル信号である位相誤差検出量信号ＰＥとして出力する（Ｓ１４４）。次に、デジタルフィルタ（ＤＦＬＴ）１０４では、入力した位相誤差検出量信号ＰＥを任意の帯域でフィルタリングして、そのフィルタリングした位相誤差検出量をデジタル信号である位相誤差検出量信号ＰＥｆｌｔとして出力する（Ｓ１４５）。これら、ステップＳ１４１〜Ｓ１４５は、ＰＬＬ回路１２０での動作フロー（ＦＬＯＷ４）である。以上が、ＳＳＣＧ１００の動作のフローチャートの説明である。

ここで、ステップＳ１４１〜Ｓ１４５のＰＬＬ回路１２０の動作フロー（ＦＬＯＷ４）により、フィードバックループが形成されていることがわかる。そして、更にＦＬＯＷ４のフィードバックループとは別に、ステップＳ１１１、Ｓ１１２、Ｓ１２１、Ｓ１２２、Ｓ１４１で構成されるフィードバックループが形成されていることがわかる。これは、ＰＬＬ回路１２０のフィードバックループとは別に、ＤＣＯ制御コード変調幅加算器１０５と、変調振幅モニタ部１１２と、フィードフォワード変調制御部１１３とで構成されるフィードバックループである。これは、ＰＬＬ回路１２０のデジタル制御発振器１０１から見て、フィードフォワード制御にあたる。

そして、デジタル制御発振器１０１が出力する出力クロック信号ＣＬＫＯのクロック周波数の変調度は、上記のようなフィードフォワード制御により制御されている。つまり、デジタル制御発振器１０１に入力されるＤＣＯ制御コードＤＩＮの最大値と最小値を変調振幅モニタ部１１２がモニタし、そのモニタ結果（最大値と最小値の差であるＤＣＯｖａｌ）に応じたフィードフォワード変調制御信号ＦＦｍｏｄをフィードフォワード変調制御部１１３が出力し、その出力された値をＤＣＯ制御コード変調幅加算器１０５が位相誤差検出量信号ＰＥｆｌｔと減算（もしくは加算）演算してＤＣＯ制御コードＤＩＮを出力する。

ここで、従来技術のＳＳＣＧ２では、電流発振器２６から出力される変調された出力信号ＣＬＫｏｕｔの平均周波数に相当するＩＣＯ制御電流（発振器制御信号）をモニタする。そして、従来技術のＳＳＣＧ２は、発振回路（ＩＣＯ２６）の出力信号の変調度の中心点を決定し、その中心点から所定の周波数振幅を決めている。このため、周辺温度の変化や製造ばらつき等の影響により、発振回路（ＩＣＯ２６）の周波数特性が設定したものとずれた場合、発振回路（ＩＣＯ２６）が出力する出力信号の周波数変調範囲もずれる問題があった。

一方、本実施の形態のＳＳＣＧ１００では、上述したフィードフォワード制御によりＤＣＯ制御コードＤＩＮの最大値と最小値をモニタする。このため、ＳＳＣＧ２で上記問題発生の原因となっていた、発振回路（ＩＣＯ２６）からの出力信号の変調度の中心点を決定し、その中心点から所定の周波数振幅を決定する従来のような制御の形態をとっていない。

このように、本実施の形態のＳＳＣＧ１００は、出力クロック信号ＣＬＫＯの変調を、上記フィードフォワード制御によりデジタル制御発振器１０１に入力されるＤＣＯ制御コードＤＩＮを制御することで行っており、発振回路（本例のデジタル制御発振器１０１）の温度変化等の条件に影響されず、安定した変調度で出力発振信号を生成することができる。

次に、図２で説明したフローチャート動作による、ＳＳＣＧ１００の動作タイミングチャートを図３に示す。なお、以下で説明するＳＳＣＧ１００の動作の前提として、ＰＬＬ回路１２０により、リファレンスクロック信号ＲＣＬＫとフィードバッククロック信号ＣＬＫＩとの位相誤差がゼロとなるよう基本的なＰＬＬ動作が行われているものとする。このため、基本的なＰＬＬとしての動作は、特に必要な箇所以外、ここでは省略する。

そして、ＳＳＣＧ１００では、上述してきたように、このＰＬＬ回路１２０から出力される出力クロック信号ＣＬＫＯに軽微な周波数変調をかけることで、スペクトラム拡散を行っている。なお、軽微な周波数変調とは、例えば、出力クロック信号ＣＬＫＯのクロック周波数が４００ＭＨｚである場合、２０ＭＨｚ（５％）の変調をかける変調動作を行うことがあげられる。以下のタイミングチャートの動作の説明は、ＳＳＣＧ１００が行う周波数変調の動作を示すものであり、図３に示す各信号波形はこの変調動作に対するプロファイル（以下、変調プロファイルと称す）を示すものであることに注意する。

まず、変調パラメータ制御部１１１から、変調設定信号として、変調極性信号ＭＯＤＳＩＧＮ、逓倍数制御信号Ｎｍｏｄ、変調ステップ数信号ＮＵＭｍｏｄ、基準逓倍数設定値Ｎが出力されている。この変調設定信号に応じて、逓倍数制御信号Ｎｍｏｄがフィードバック変調制御部１１４から出力される。

図３に示すように、ＳＳＣＧ１００の変調動作の初期状態である時刻ｔ０以前では、ＤＣＯ制御コード変調幅加算器１０５に入力されるフィードフォワード変調制御信号ＦＦｍｏｄがゼロである。このため、ＳＳＣＧ１００の周波数変調は、ＰＬＬ回路１２０の分周器１０２の動作のみで行われている。

ここで、分周器１０２の動作のみで変調動作を行っている場合、ＰＬＬ回路１２０のＰＬＬ動作により、出力クロック信号ＣＬＫＯの変調度（変調プロファイルの振幅）は設定値（基準逓倍数設定値Ｎ、変調度設定値Ｆｄｉｔ）に応じて比較的正確に調整される。但し、この場合、ＰＬＬ回路１２０でフィードバックされるフィードバッククロック信号ＣＬＫＩの周波数が時間に対して変化することから、デジタル位相周波数比較器１０３の位相誤差検出信号ＰＥの変調プロファイルも三角波形状から歪みが生じる。このため、ＤＣＯ制御コードＤＩＮの変調プロファイルも、三角波形状にならず、頂点のなまった正弦波のような波形となる。そして、このＤＣＯ制御コードＤＩＮに応じて出力される出力クロック信号ＣＬＫＯの変調プロファイルも同様に三角波形状にならず、頂点のなまった正弦波のような波形となる。

ここで、ＳＳＣＧ１００では、時刻ｔ０〜ｔ３にかけて、ＤＣＯ制御コードＤＩＮをモニタしている変調振幅モニタ部１１２が、ＤＣＯ制御コード変化幅信号ＤＣＯｖａｌに到達するまで段階的に値を増加させた制御信号ＤＶＳを出力する。なお、図３に示す例では、変調幅モニタ部１１２は、時刻ｔ３で、制御信号ＤＶＳの値がＤＣＯ制御コード変化幅値ＤＣＯｖａｌに到達するまで４回に分けて段階的に増加させて出力している。これは、変調振幅モニタ部１１２が、ＤＣＯ制御コード変化幅値ＤＣＯｖａｌを４タップの移動平均により演算して、出力している。もし上述のように制御信号ＤＶＳの値を段階的に増加させないと、ＰＬＬ回路１２０のループ帯域（追従速度）と、フィードフォワード変調制御信号ＦＦｍｏｄの振幅を決定する速度とが近い場合に、ＰＬＬ回路１２０の出力クロック信号ＣＬＫＯの周波数が不安定になってしまう。よって、ＳＳＣＧ１００では、このことを防ぐため、制御信号ＤＶＳの値を所定の期間にかけて、複数回に分けて段階的に増加させて出力している。なお、上記例では、制御信号ＤＶＳの値を４タップの移動平均により演算して出力しているが、更に複数のタップの移動平均を行っても良い。

上述のように、段階的に値を増加した制御信号ＤＶＳの値により時刻ｔ１からフィードフォワード変調ステップΔＦＦｓｔｅｐも段階的に増加する。そして、この段階的に増加したフィードフォワード変調ステップΔＦＦｓｔｅｐに応じて、フィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの振幅幅も図３に示すように段階的に大きくなる。

一方、フィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの振幅幅が大きくなるごとに、分周器１０２の出力するフィードバッククロック信号ＣＬＫＩと、リファレンスクロック信号ＲＣＬＫとの位相差が小さくなる。つまり、位相誤差検出量信号ＰＥ、更には、その位相誤差検出量信号ＰＥをデジタルフィルタ１０４でフィルタリングしたＰＥｆｌｔも値がゼロに近づいていく。このことから、逓倍数制御信号Ｎｍｏｄに応じて分周器１０２で行っていた変調動作の影響が段階的に減少していく。

例えば、時刻ｔ４以降では、逓倍数制御信号Ｎｍｏｄに応じて分周器１０２が行う出力クロック信号ＣＬＫＯの分周動作による周波数変調と、フィードフォワード変調制御信号ＦＦｍｏｄに応じて行われる出力クロック信号ＣＬＫＯの周波数変調が打ち消しあう。このため、分周器１０２から出力されるフィードバッククロック信号ＣＬＫＩには、周波数変調がかかっておらず、分周器１０２の動作のみで変調動作を行っている場合に問題となっていた、位相誤差検出信号ＰＥの変調プロファイルの波形が歪んでいた問題が発生しない。

このため、図３に示すように時刻ｔ４以降では、ＤＣＯ制御コードＤＩＮの変調プロファイル、及び、ＤＣＯ制御コードＤＩＮに応じて出力される出力クロック信号ＣＬＫＯの変調プロファイルも理想的な三角波形状となることができる。以上が、ＳＳＣＧ１００の動作の説明である。

ここで、ＳＳＣＧ２では変調した信号がなまってしまうという問題は解決できるが、構成するＰＬＬの伝達特性のばらつきや、電流発振器２６の特性のばらつきに出力信号ＦＯの変調度が影響されるという問題を有していた。このＳＳＣＧ２は、所望の変調度を得るために電流発振器２６に入力する電流Ｉｉｎを、基準電流Ｉ１を中心に同じ幅（前述したａの値）で増減させ、任意の変調度を実現させていた。このため、図７、図８で説明したように電流発振器２６の特性のばらつき等により、変調度が変化してしまう問題があった。

更には、この変調度のばらつきを最小限に抑えることと、任意の変調度を得ることの両方を実現するため基準電流Ｉ１を何倍にすればよいか、つまりａの値をどのようにするかは、上述したＩＣＯゲインが線形でない等の条件下では、設計時に回路シミュレーション等で、慎重に見積もる必要があった。このため設計時間が長期化し、その結果、設計コストが上昇する問題があった。

ここで、本実施の形態のＳＳＣＧ１００では、変調動作完了後（例えば、図３の時刻ｔ４以降）の出力クロック信号ＣＬＫＯの周波数変調に、ＰＬＬ回路１２０の逓倍されたフィードバッククロック信号ＣＬＫＩのＰＬＬ動作による変調ではなく、変調振幅モニタ部１１２、フィードフォワード変調制御部１１３、ＤＣＯ制御コード変調幅加算器１０５で構成される、ＰＬＬ回路１２０とは別のフィードバックループ（以後、フィードバックループ１と称す）の動作による変調を行っている。

上記変調振幅モニタ部１１２は、デジタル制御発振器１０１が入力するＤＣＯ制御コードＤＩＮの最大値、最小値を直接モニタしている。そして、このＤＣＯ制御コードＤＩＮの最大値と最小値の差であるＤＣＯ制御コード変化幅値ＤＣＯｖａｌに応じたフィードフォワード変調制御信号ＦＦｍｏｄがＤＣＯ制御コード変調幅加算器１０５に加算されている。

ここで上述したように、ＳＳＣＧ２では、出力信号ＦＯの変調度の中心点を決定する基準電流Ｉ１がどうしても必要となり、その中心点から同じ値の電流を増減させることになる。しかし、本実施の形態のＳＳＣＧ１００では、ＳＳＣＧ２の電流発振器２６に相当するデジタル制御発振器１０１に入力するＤＣＯ制御コードＤＩＮを上記フィードバックループ１で生成している。これは、ＤＣＯ制御コードＤＩＮによりデジタル制御発振器１０１が出力する出力クロック信号ＣＬＫＯの最高周波数、最低周波数の差を、デジタル制御発振器１０１に入力されるＤＣＯ制御コードＤＩＮの最大値、最小値の差としてモニタし、そのＤＣＯ制御コードＤＩＮの最大値、最小値の差をフィードバックループ１で制御している。このため、ＳＳＣＧ２での問題の原因である出力クロック信号ＣＬＫＯの変調度の中心点を決定する必要がなく、デジタル制御発振器１０１の周辺温度等の特性のばらつきの影響を受けない。つまり、ＳＳＣＧ２が有していた問題が発生しない。更には、デジタル制御発振器１０１の特性のばらつきの影響を受けないため、ＳＳＣＧ２で問題となっていた、設計時間の長期化する問題も発生しない。

また、上記ように、ＰＬＬ回路１２０とは別のフィードバックループで変調動作が行われるため、ＰＬＬのフィルタ特性に制限されることなく任意の変調プロファイルを生成可能となる。このことから、出力クロック信号ＣＬＫＯの変調プロファイルを理想的な三角波形状にでき、周波数スペクトラムを図５（ｂ）に示すようなフラットな特性にすることができる。

ここで、本実施の形態のような完全デジタルＰＬＬでは、アナログＰＬＬで必須のローパスフィルタのような回路面積の増大要因であるアナログ素子を必要としない。その代わりに、デジタルフィルタ等のデジタル信号処理を行うデジタル回路で構成される。デジタル回路は、ＣＭＯＳ技術の微細化により回路面積の縮小が可能である利点を有する。また、位相比較もデジタルデータで行うため、アナログＰＬＬのような、周波数ジャンプによる出力クロック信号への入力クロック信号の漏れも発生しない。加えて、分周器に対する正確な小数点逓倍も可能になる。なお、このような、完全デジタルＰＬＬの例としては、特開２００２−７６８８６号公報のような技術がある。

ここで、本実施の形態のＳＳＣＧ１００も、完全デジタルＰＬＬであり、フィードバック変調制御部１１４から出力されるデジタル信号の変調ステップ数信号ＮＵＭｍｏｄにより分周器１０２の逓倍数を小数点まで制御することが可能である。よって、ＰＬＬを構成する分周器の逓倍数が整数のみしか制御できない場合に比べ、位相比較時の位相誤差を連続的に変化させることができる。これにより、出力クロック信号ＣＬＫＯの周波数変調の推移も滑らかになり、スプリアスの影響を軽減させることができる。また、上記したアナログＰＬＬに対する他の利点も当然有する。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図３の例では、ＳＳＣＧ１００の変調動作の初期状態である時刻ｔ０ではフィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの変化幅をゼロとしている。しかし、必ずしも初期状態時にフィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの変化幅をゼロとする必要はなく、ゼロ以上の任意の値であってもよい。例えば、変調動作の初期状態である時刻ｔ０にフィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの変化幅を、ＤＣＯｖａｌの３倍の値としてもかまわない。この場合でも、変調振幅モニタ部１１２により行われる移動平均のタップ数後にはフィードフォワード変調制御信号ＦＦｍｏｄの変調プロファイルの変化幅値がＤＣＯｖａｌに収束する。結果として、それぞれの信号のプロファイルは、図３の時刻ｔ４以降と同様の波形となる。

１００ ＳＳＣＧ
１０１ デジタル制御発振器（ＤＣＯ）
１０２ 分周器（ＤＩＶ）
１０３ デジタル位相周波数比較器（ＤＰＦＤ）
１０４ デジタルフィルタ（ＤＦＬＴ）
１０５ ＤＣＯ制御コード変調幅加算器
１１０ 変調制御回路
１１１ 変調パラメータ制御部
１１２ 変調振幅モニタ部
１１３ フィードフォワード変調制御部（ＭＯＤＦＦ）
１１４ フィードバック変調制御部（ＭＯＤＦＢ）

Claims (8)

1. 周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、
   前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、
   前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整することで、前記出力発振信号の変調度を所定の値に制御する周波数変調部を有する
   スペクトラム拡散クロック生成回路。
2. 前記周波数変調部は、加算器と、制御部を備え、
   前記加算器は、前記周波数変調部に入力される前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号に応じた値に、第１の周波数変調制御信号の値を加算し、前記発振制御信号として出力し、
   前記制御部は、前記加算器が出力した前記発振制御信号の値の最大値と最小値をモニタし、そのモニタ結果に応じて、前記出力発振信号の変調度を所定の値となるような前記第１の周波数変調制御信号を前記加算器に出力する
   請求項１に記載のスペクトラム拡散クロック生成回路。
3. 前記ＰＬＬ回路は、分周器と、位相比較器と、フィルタを有し、
   前記分周器は、逓倍数変調制御信号に応じた値で前記出力発振信号を分周したフィードバック信号を出力し、
   前記位相比較器は、前記フィードバック信号と、リファレンス信号との位相誤差を位相誤差検出量信号として出力し、
   前記フィルタは、前記位相誤差検出量信号を所定の帯域でフィルタリングして、前記加算器に出力する
   請求項２に記載のスペクトラム拡散クロック生成回路。
4. 前記ＰＬＬ回路は、完全デジタルＰＬＬ回路である
   請求項３に記載のスペクトラム拡散クロック生成回路。
5. 前記制御回路は、変調パラメータ制御部と、変調振幅モニタ部と、フィードフォワード変調制御部と、フィードバック変調制御部とを有し、
   前記変調パラメータ制御部は、入力設定信号に応じて、前記分周器の逓倍数の変化を規定する逓倍数変化幅信号、及び、前記出力発振信号の周波数変調の変調度を規定する変調ステップ数信号、及び、前記出力発振信号の周波数変調の１周期を規定する変調極性信号を出力し、
   前記変調振幅モニタ部は、前記発振制御信号をモニタし、変調極性信号に対応した１周期での前記発振制御信号の最大値と最小値の差を変化幅値として出力し、
   前記フィードフォワード変調制御部は、前記変化幅値と、前記変調ステップ数信号と、変調極性信号に応じて、前記第１の周波数変調制御信号を出力し、
   前記フィードバック変調制御部は、逓倍数変化幅信号と、前記変調ステップ数信号と、変調極性信号に応じて、前記逓倍数変調制御信号を出力する
   請求項４に記載のスペクトラム拡散クロック生成回路。
6. 前記変調振幅モニタ部は、移動平均により、所定の回数に分けて段階的に前記変化幅値を変化させて出力する
   請求項５に記載のスペクトラム拡散クロック生成回路。
7. 前記分周器の前記逓倍数変調制御信号に応じた逓倍数の変化は、前記発振制御信号に応じて出力される前記出力発振信号の周波数変化と同位相となる
   請求項５もしくは請求項６に記載のスペクトラム拡散クロック生成回路。
8. 周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路の制御方法であって、
   前記ＰＬＬ回路が備える発振回路が、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力し、
   前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、
   前記発振制御信号の最大値と最小値をモニタし、
   前記モニタした結果により前記発振制御信号の最大値と最小値を調整して前記出力発振信号の変調度を所定の値に制御する
   スペクトラム拡散信号生成回路の制御方法。

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