JP2018166269A - 周波数拡散回路 - Google Patents

Abstract

【課題】高速周波数帯域にまで対応できるようにした周波数拡散回路を提供する。【解決手段】ＴＤＣ９が基準クロックＣＬＫの周期をＲＤＬ８の多相クロック信号ＲＣＫ、ＲＰ［３１：０］により周期データ値ＣＰとして計測し、周波数拡散演算部４が入力される周波数拡散率Ａ、周波数拡散周期ＦＢ、基準クロックＣＬＫの周期データ値ＣＰに応じて周波数拡散指令値Ｆを演算し、周波数パルス変換部５が、周期データ値ＣＰに周波数拡散指令値Ｆを加算器６により加算したデータ値ＣＰ＋Ｆに応じて周波数拡散指令値Ｆに対応したクロックパルスＣＫＷを生成する。【選択図】図１

Description

本発明は、周波数拡散回路に関する。

近年、例えばスイッチング電源装置の制御信号としてＰＷＭ信号を印加するときにスペクトラム拡散技術を用いてＰＷＭ信号を周期的に変化させる技術が提供されている（例えば、特許文献１参照）。この特許文献１記載の電源装置は、クロック信号に応じて周期が変化するスペクトラム拡散用信号を発生するスイッチング周波数制御部と、出力電圧を検出する出力電圧検出部と、基準電圧を発生する基準電圧部と、出力電圧と基準電圧の差分を算出する差演算部と、スイッチング電源部の入力電圧、基準電圧、およびスペクトラム拡散用信号の周期から補償値を生成する補償器と、スペクトラム拡散用信号および補償値からＰＷＭ信号を生成するＰＷＭ生成器と、を備え、基準電圧部は発生する基準電圧をスペクトラム拡散用信号の周期の変化に応じて変化させるようにしている。

特開２０１５−２２８７６１号公報

特許文献１記載の方式では、システムクロックを使用してスペクトラム拡散処理している。このため高速周波数帯域（例えば数ＭＨｚ以上）では細かくスペクトラム拡散処理することができない。

本発明の目的は、高周波数帯域にまで対応できるようにした周波数拡散回路を提供することにある。

請求項１記載によれば、リングオシレータが複数の論理反転回路をリング状に接続して構成されることで多相クロック信号を生成し、周期計測部が入力される基準クロックの周期をリングオシレータの多相クロック信号により計測し周期データ値として出力する。そして、周波数拡散演算部が、入力される周波数拡散率、周波数拡散周期、及び、周期計測部の周期データ値に応じて周波数拡散指令値を演算する。パルス生成部は、周期データ値に周波数拡散指令値を加算したデータ値に応じて周波数拡散指令値に対応したクロックパルスを生成する。リングオシレータの多相クロック信号により基準クロックの周期を周期データ値として分解能を高くしながら計測でき、この周期データ値に応じて周波数拡散指令値を演算できるため、高周波数帯域にまで対応した周波数拡散回路を提供できる。

第１実施形態の電気的構成図 周波数パルス変換部の電気的構成図 ＲＤＬの電気的構成図 ＲＤＬの多相クロック信号のラッチ状態、及び、プライオリティエンコーダの真理値表を示す図 ＴＤＣの電気的構成図（その１） ＴＤＣの電気的構成図（その２） ＴＤＣの電気的構成図（その３） ＴＤＣのタイミングチャート ＤＣＯの電気的構成図 セレクタの電気的構成図 セレクタの真理値表を示す図 ダウンカウンタの電気的構成図 周波数拡散演算部の演算内容を示すフローチャート 時間経過に伴う周波数変化を概略的に示すタイミングチャート クロックパルスに応じた演算処理と周波数指令値の出力結果との関係を示すタイミングチャート 基準クロックとクロックパルスとダウンカウンタ値との関係を示すタイミングチャート ＤＣＯのタイミングチャート クロックパルスとＰＷＭ生成部によるＰＷＭ信号との関係を示すタイミングチャート 第２実施形態について示す周波数拡散演算部の演算内容を示すフローチャート 時間経過に伴う周波数変化を概略的に示すタイミングチャート 第３実施形態について示すＤＣＯの電気的構成図 ＤＣＯのタイミングチャート

以下、周波数拡散回路の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成または類似の構成には同一または類似の符号を付し、例えば第１実施形態で説明した同一又は類似の構成について、その後述の実施形態では必要に応じて説明を省略する。

（第１実施形態）
以下、本発明の第１実施形態について図１から図１８を参照して説明する。図１はスイッチング電源装置１の構成を示している。このスイッチング電源装置１は、スイッチング電源部２と、周波数拡散回路３と、を備える。周波数拡散回路３は、周波数拡散演算部４、パルス生成部としての周波数パルス変換部５、加算部６、及び、ＰＷＭ生成部７を備える。

周波数パルス変換部５は、基準クロックＣＬＫの周期を計測すると共に、周波数拡散演算部４により生成される周波数拡散指令値Ｆを利用したデータ値ＣＰ＋Ｆに基づいてＰＷＭ生成用のキャリア周波数のクロックパルスＣＫＷを生成する。そして、周波数パルス変換部５は、このクロックパルスＣＫＷを周波数拡散演算部４及びＰＷＭ生成部７に出力すると共に、基準クロックＣＬＫの周期データ値ＣＰを生成し周波数拡散演算部４及び加算部６に出力する。

ＰＷＭ生成部７は、このクロックパルスＣＫＷの示す周波数、周期のキャリア周波数において、指令されたＰＷＭ指令デューティ比のＰＷＭ信号を生成し、スイッチング電源部２に出力する。スイッチング電源部２は、ＰＷＭ生成部７により生成されたＰＷＭ信号に応じてスイッチング電源電圧を生成する。

周波数拡散演算部４は、例えば外部から周波数拡散率Ａ％及び周波数拡散周期ＦＢ％を指令値としてデータを入力し、システムクロックＳＣＫ、クロックパルスＣＫＷ、及び、周波数パルス変換部５の基準クロックＣＬＫの周期データ値ＣＰを入力して各種演算処理を行い、周波数制御用パラメータとなる周波数拡散指令値Ｆを加算器６に出力する。

加算器６は、この周波数拡散指令値Ｆと周波数パルス変換部５により出力される基準クロックＣＬＫの周期データ値ＣＰを加算し、これらのデータＣＰ＋Ｆを周波数パルス変換部５に出力する。周波数パルス変換部５は、このデータＣＰ＋Ｆに基づいてクロックパルスＣＫＷを生成しＰＷＭ生成部７に出力する。

以下、これらの具体的構成例について説明する。図２は周波数パルス変換部５の構成例を示している。この周波数パルス変換部５は、リングオシレータとしてのＲＤＬ（Ring Delay Line）８、周期計測部としてのＴＤＣ（Time to Digital Converter）９、及び、ＤＣＯ（Digital Control Oscilator）１０、を組み合わせて構成される。

ＲＤＬ８は、信号ＥＮが「Ｈ」（＝「１」）入力されているときに多相クロック信号ＲＰ［０］…ＲＰ［３１］をＴＤＣ９及びＤＣＯ１０に出力する。ＲＤＬ８は、これらの多相クロック信号ＲＰ［０］…ＲＰ［３１］のうちの一の多相クロック信号ＲＰ［０］に同期したクロック信号ＤＣＫをＤＣＯ１０に出力する。またＲＤＬ８は、これらの多相クロック信号ＲＰ［０］…ＲＰ［３１］のうちの他の多相クロック信号ＲＰ［１５］に同期したクロック信号ＲＣＫをＴＤＣ９に出力する。

＜ＲＤＬ８の構成及び動作説明＞
図３にＲＤＬ８の構成例を示すように、ＲＤＬ８は、２個の２入力ＮＡＮＤゲート１１ａ，１１ｂと、偶数個（例えば２×３１個）の反転ゲート１２と、偶数個（例えば２×３２個）の反転ゲート１３と、を主に備える。ＮＡＮＤゲート１１ａ，１１ｂ、反転ゲート１２，１３はそれぞれ論理反転回路として構成され、以下では必要に応じて反転ゲートと略して説明する。

これらの反転ゲート１１ａ，１１ｂ，１２は、当該反転ゲート１１ａ，１１ｂ，１２の出力が次段の反転ゲート１１ａ，１１ｂ，１２の入力へとリング状に接続されている。図３に示すようにノードＮ０〜Ｎ３１をリング状に定義すると、これらのノードＮ０〜Ｎ３１は、反転ゲート１１ａ，１１ｂ，１２を介してリング状に接続されている。このとき隣接するノードＮ０−Ｎ１間、Ｎ１−Ｎ２間、…、Ｎ３０〜Ｎ３１、Ｎ３１−Ｎ０間には、それぞれ偶数個の反転ゲート１１ａ，１１ｂ，１２が接続されている。

ＮＡＮＤゲート１１ａの入力ノードの一方には信号ＥＮが入力されており、他方の入力ノードＮ３１にはリング接続最終段の反転ゲート１２の出力が接続されている。ＮＡＮＤゲート１１ｂは、ノードＮ２２とノードＮ２３との間に接続されており、その入力ノードの一方には１つの反転ゲート１２を介してノードＮ２２の出力が入力されると共に、入力ノードの他方にはノードＮ７の出力が入力されている。

そして反転ゲート１３は、リング状に接続されたノードＮ０〜Ｎ３１の出力をそれぞれ入力し、所定の遅延時間Ｔｇ＝２×Ｔｄだけ遅延して正転出力するように互いに同数、ここでは２個ずつ接続され、これらの出力をそれぞれ多相クロック信号ＲＰ［０：３１］としている。

ＲＤＬ８は、信号ＥＮが「０」（＝「Ｌ」）であれば、ＮＡＮＤゲート１１ａの出力レベルが「０」（＝「Ｌ」）となり、ＮＡＮＤゲート１１ｂの出力レベルが「１」（＝「Ｈ」）となることで、各ノードＮ０〜Ｎ２２の信号レベルは「０」、ノードＮ２３〜Ｎ３１の信号レベルは「１」で安定した状態になる。

これにより、信号ＥＮが「０」（＝「Ｌ」）のときには、例えば下位の多相クロック信号ＲＰ［２２：０］が「０」で安定し、上位の多相クロック信号ＲＰ［３１：２３］が「１」で安定する。なおこれは、図４に示すタイミングｔ＝０時点のラッチ信号Ｐ３１〜Ｐ０（＝多相クロック信号ＲＰ［３１：０］の後述ＤＦＦ１６のラッチ信号）と同等である。図４のＰＡは信号ＥＮを表す。

そして、信号ＥＮが「Ｌ」から「Ｈ」に変化すると、ＮＡＮＤゲート１１ａの出力レベルは反転して「０」（＝「Ｌ」）に変化する。反転ゲート１１ａ，１１ｂ，１２，１３は全て概ね同一の遅延時間Ｔｄによりエッジを伝搬する。このため、図４の縦軸に時間軸を示し、横軸にこれに伴う多相クロック信号ＲＰ［３１：０］のラッチ状態の変化を示すように、時間経過（ｔ＝１…）に伴い、立上りのレベル反転は順次伝搬し、この結果、信号レベル「０」→「１」の立上りエッジが順次伝搬する。図４には、メインエッジとなる立上りエッジに右斜めハッチングを付している。

また、時間経過しノードＮ７の信号レベルが「０」になると、ＮＡＮＤゲート１１ｂの出力レベルが反転して「０」になり、これによりノードＮ２３の信号レベルも「０」に反転する。この後、ノードＮ２３に接続された反転ゲート１３が、このノードＮ２３の信号レベル「０」を遅延時間Ｔｇ＝２×Ｔｄの経過後のタイミングｔ＝９において多相クロック信号ＲＰ［２３］として出力することになる。

このタイミングｔ＝９の後の時間経過（ｔ＝１０…）に伴い、立下りのレベル反転は順次伝播し、この結果、信号レベル「１」→「０」のリセットエッジとなる立下りエッジもまた順次伝搬する。これにより、立上りエッジ及び立下りエッジは同一周回上で周回することになり、ＲＤＬ８は、信号ＥＮが「Ｈ」である限り安定状態に落ち着くことなく発振状態を継続する。ＲＤＬ８は、各反転ゲート１１ａ，１１ｂ，１２が反転するのに要する時間（即ち、ゲート遅延時間）をＴｄとすると、６４・Ｔｄを１周期とする多相クロック信号ＲＰ［０：３１］を出力する。

また図３に示すように、反転ゲート１３ａは、多相クロック信号ＲＰ［０］が出力される２つの反転ゲート１３の中間ノードＮ０ａから分岐した信号を入力し、この信号を反転してクロック信号ＤＣＫを出力する。これにより、ＲＤＬ８は多相クロック信号ＲＰ［０］に同期したクロック信号ＤＣＫを出力する。

また反転ゲート１３ｂは、多相クロックＲＰ［１５］が出力される２つの反転ゲート１３の中間ノードＮ１５ａから分岐した信号を入力し、この信号を反転してクロック信号ＲＣＫを出力する。これによりＲＤＬ８は、クロック信号ＲＰ［１５］に同期したクロック信号ＲＣＫを出力する。なお、例えば、ゲート遅延時間Ｔｄ＝１２５ｐｓとすると、周回クロック信号ＤＣＫ、ＲＣＫの周波数は１２５ＭＨｚとなり、これらのクロック信号ＤＣＫ，ＲＣＫは、図４のＰ０、Ｐ１５の欄に示すように概ね相補的に変化する関係性とされている。

＜ＴＤＣ９の構成及びブロック動作説明＞
図２に示すＴＤＣ９は、基準クロックＣＬＫの周期を計測する例えば１６ビットのカウンタにより構成され、基準クロックＣＬＫの周期データ値ＣＰ（＝ＤＡ［１５：０］）を加算器６及び周波数拡散演算部４に出力する。この基準クロックＣＬＫはそのデューティ比が５０％となるクロック信号であり、そのキャリア周波数は例えば２ＭＨｚ程度であり、個々の多相クロック信号ＲＰ［０］〜ＲＰ［３１］及びクロック信号ＤＣＫ、ＲＣＫの周波数に比較して大幅に低い周波数に設定され、ＴＤＣ９により基準クロックＣＬＫの周期を計測する。

図５から図７はＴＤＣ９の構成例を示している。ＴＤＣ９は、図５の周回数カウンタ１４、図６のプライオリティエンコーダ１５、及び、Ｄフリップフロップ１６を備えると共に、図７に示す各種構成（Ｄフリップフロップ１７，１９，２２，２４，２５、マルチプレクサ１８、バッファ２０、遅延バッファ２１、減算器２３、２６）を備える。以下、「Ｄフリップフロップ」を「ＤＦＦ」と略す。

周回数カウンタ１４は、例えば各種ゲートを図５に示す形態に組み合わせた例えば１１ビットのフリーランカウンタであり、信号ＥＮが「Ｈ」になるとクロック信号ＲＣＫのカウント動作を開始しカウント値Ｃ［１０：０］を出力する。周回数カウンタ１４は、一般的な構成であるためその詳細説明を省略する。

また図６のプライオリティエンコーダ１５の入力側には３２個のＤＦＦ１６が構成されており、このＤＦＦ１６のＤ入力にはそれぞれ多相クロック信号ＲＰ[３１：０]が与えられている。信号ＥＮが「Ｈ」になりリセット解除されると、このＤＦＦ１６は多相クロック信号ＲＰ［３１：０］を基準クロックＣＬＫの立上りタイミングでラッチし、プライオリティエンコーダ１５にラッチ信号Ｐ［３１：０］（図４参照）として入力させる。

プライオリティエンコーダ１５は、このラッチ信号Ｐ［３１：０］をエンコードする。図４にはプライオリティエンコーダ１５の真理値表も示しているが、プライオリティエンコーダ１５は、ラッチ信号Ｐ［３１：０］をエンコードしてエンコード値Ｅ［４：０］を出力する。以下では、このエンコード値Ｅ４〜Ｅ０をエンコード信号enc_out［４：０］と表記する。

図４に示すＤＦＦ１６のラッチ信号Ｐ［３１：０］は、ｔ＝１〜３２を一周期としたあるタイミングｔにおいて、基準クロックＣＬＫの立上りタイミングと、多相クロック信号ＲＰ［０］…ＲＰ［３１］の立上りタイミングとの各時間差をデジタルデータ化して示すものであり、エンコード信号enc_out［４：０］は、これらの各時間差のエンコード値を示している。したがって、ＲＤＬ８の論理反転ゲート１１ａ、１１ｂ、１２、１３の遅延時間Ｔｄが様々な影響で変化すると、この変化に追従してエンコード信号enc_out［４：０］もまた変化する。

周回数カウンタ１４のカウント値Ｃ［１０：０］は、図７に示すように一の上位１１ビット分のＤＦＦ１７に入力される。このＤＦＦ１７は信号ＥＮが「Ｈ」となることで動作し、基準クロックＣＬＫのバッファ２０の遅延時間遅れ分の立上りタイミングでカウント値Ｃ［１０：０］をラッチし、このラッチ信号をマルチプレクサ１８の［０］入力に出力する。

周回数カウンタ１４のカウント値Ｃ［１０：０］は、他の上位１１ビット分のＤＦＦ１９にも入力される。このＤＦＦ１９もまた、信号ＥＮが「Ｈ」となることで動作し、基準クロックＣＬＫの立上りタイミングでカウント値Ｃ［１０：０］をラッチし、このラッチ信号をマルチプレクサ１８の［１］入力に出力する。

したがって、これらのＤＦＦ１７，１９のラッチ信号は、基準クロックＣＬＫの立上りタイミングにおける周回数カウンタ１４のクロック信号ＲＣＫの周回カウント値Ｃ［１０：０］をデジタルデータ化して示しており、ＲＤＬ８の論理反転ゲート１１ａ、１２、１３の遅延時間Ｔｄが様々な影響で変化したときにも、この変化に追従してＤＦＦ１７，１９のラッチ信号が変化することになる。

なお、これらのＤＦＦ１７、１９のうち、ＤＦＦ１７のＣ入力には基準クロックＣＬＫが１段のバッファ２０を介して入力されるのに対し、ＤＦＦ１９のＣ入力には基準クロックＣＬＫが１段のバッファ２０と共に８段の遅延バッファ２１を経由して入力されている。マルチプレクサ１８は、これらの一方又は他方のＤＦＦ１７、１９の出力についてエンコード値enc_out［４］のＤＦＦ２４のＱ出力に応じて選択し、周回数カウント値ＣＦ［１０：０］として出力する。この構成によれば、マルチプレクサ１８が「０」入力と「１」入力とで選択対象とする信号は共にカウント値Ｃ［１０：０］であるものの、これらの入力タイミングを遅延バッファ２１を用いて互いに異ならせている。

図８はこの理由を説明するための説明図を示している。周回数カウンタ１４がカウント対象とする信号は、多相クロック信号ＲＰ［１５］に同期した周回クロック信号ＲＣＫである。このため、プライオリティエンコーダ１５のエンコード信号enc_out［４］が「１」（＝「Ｈ」）となるタイミングに近接して周回数カウンタ１４の出力カウント値Ｃ［１０：０］が変化すると、出力カウント値Ｃ［１０：０］が不定となる可能性がある。なお図４にはエンコード信号enc_out［４］＝「１」となるタイミングｔ＝１６〜３１を左斜めハッチングして示している。

このような場合に備えて、ＤＦＦ１９は、バッファ２０及び遅延バッファ２１を経由した基準クロックＣＬＫの立上りタイミングにて周回数カウンタ１４のカウント値Ｃ［１０：０］をラッチするように構成している。遅延バッファ２１の遅延時間はＲＤＬ８の周回１周期の１／４〜１／３程度に設定されている。このため図８のタイミングｔａにおいては、周回数カウンタ値Ｃ［１０：０］がバッファ２０及び遅延バッファ２１を経由した基準クロックＣＬＫの立上りタイミングでラッチされることになり、データ「ｎ＋２」を安定した状態で取得できる。なお遅延バッファ２１の遅延時間は、周回数カウンタ１４のカウント値Ｃ［１０：０］が安定するのに必要な時間となるように適宜設定することが望ましい。

逆に、プライオリティエンコーダ１５のエンコード信号enc_out［４］が「０」となる期間（図４のｔ＝１〜１５等）には、周回数カウンタ１４の出力カウント値Ｃ［１０：０］が変化した後でも時間経過して安定している。この場合、ＤＦＦ１７は１段のバッファ２０だけを経由した基準クロックＣＬＫの立上りタイミングで周回数カウンタ１４のカウント値Ｃ［１０：０］をラッチしている。すると、図８のタイミングｔｂに示すように、周回数カウンタ値Ｃ［１０：０］がバッファ２０を経由した基準クロックＣＬＫの立上りタイミングでラッチされることになり、データ「ｍ＋１」を安定した状態で取得できる。

図７に示すように、周回数カウント値ＣＦ［１０：０］は、上位１１ビット分用意された減算器２３に＋入力されている。また、この周回数カウント値ＣＦ［１０：０］は、上位１１ビット分用意されたＤＦＦ２２にＤ入力されている。ＤＦＦ２２は、信号ＥＮが「Ｈ」で入力されている限り、バッファ２０を経由した基準クロックＣＬＫの立上りタイミングで周回数カウント値ＣＦ［１０：０］をラッチする。このＤＦＦ２２のＱ出力ＣＦＤ［１０：０］は、減算器２３に−入力されている。

したがって、減算器２３は、基準クロックＣＬＫの立上りタイミングにてラッチされた周回数カウント値ＣＦ［１０：０］から、その前回の基準クロックＣＬＫの立上りタイミングでラッチされた周回数カウント値ＣＦＤ［１０：０］を減算し、この減算値を上位１１ビットのデータ値ＤＡ［１５：５］として出力する。

これにより、基準クロックＣＬＫの立上りタイミング間における周回数カウンタ１４のカウント値Ｃ［１０：０］の差をデータ値ＤＡ［１５：５］として出力できる。すなわち減算器２３は、基準クロックＣＬＫの立上りタイミング間におけるクロック信号ＲＣＫの周回差をデータ値ＤＡ［１５：５］としてデジタル出力することになる。

例えば、図８のタイミングｔａにおいては、基準クロックＣＬＫの立上りタイミングにおける周回数カウンタ値Ｃ［１０：０］がｎ＋２であり、図８のタイミングｔｂにおいては基準クロックＣＬＫの立上りタイミングにおける周回数カウンタ値Ｃ［１０：０］がｍ＋１であるため、減算器２３は、データ値ＤＡ[１５：５]としてｍ＋１―（ｎ＋２）の値を出力する。

また、図７に示すように、プライオリティエンコーダ１５のエンコード信号enc_out［４：０］は、下位５ビット分用意されたＤＦＦ２４にＤ入力されている。このＤＦＦ２４は、信号ＥＮが「Ｈ」である限り、バッファ２０を経由した基準クロックＣＬＫの立上りタイミングでエンコード信号enc_out［４：０］をラッチする。

このＤＦＦ２４のＱ出力は、下位５ビット分用意された減算器２６に＋入力されると共に、下位５ビット分用意されたＤＦＦ２５にもＤ入力されている。ＤＦＦ２５もまた、信号ＥＮが「Ｈ」である限り、バッファ２０を経由した基準クロックＣＬＫの立上りタイミングでＤＦＦ２４のＱ出力をラッチする。

このＤＦＦ２５のＱ出力enc_outd［４：０］は、減算器２６に−入力されている。したがって、減算器２６は、基準クロックＣＬＫの立上りタイミングにてラッチされたエンコード信号enc_out［４：０］から、その前回の基準クロックＣＬＫの立上りタイミングにてラッチされたエンコード信号enc_outd［４：０］を減算し、この減算値を下位５ビットのデータ値ＤＡ［４：０］として出力する。これにより、基準クロックＣＬＫの立上りタイミング間におけるエンコード信号enc_out［４：０］の差をデータ値ＤＡ［４：０］として出力できる。

つまり、図６に示すプライオリティエンコーダ１５の前段の構成に遡って説明すれば、前回の基準クロックＣＬＫの立上りタイミングと多相クロック信号ＲＰ［３１：０］の各立上りタイミングとの間の時間差と、今回の基準クロックＣＬＫの立上りタイミングと多相クロック信号ＲＰ［３１：０］の各立上りタイミングとの間の時間差と、の差をデータ値ＤＡ［４：０］として出力することになる。これにより、データ値ＣＰ＝ＤＡ［１５：０］が得られる。

このデータ値ＣＰは、周回クロック信号ＲＣＫの周回数カウンタ値Ｃ［１０：０］の上位１１ビットのデータ値ＤＡ［１５：５］と、さらに基準クロックＣＬＫの立上りタイミングと多相クロック信号ＲＰ［３１：０］の各立上りタイミングとの時間差をデータ化して下位４ビットのデータ値ＤＡ［４：０］と、を含んで表されるもので、基準クロックＣＬＫの周期をデジタルデータ化して表したデータとなる。

＜ＤＣＯ１０の構成説明（その１）＞
図２に示したように、加算器６は、ＴＤＣ９の出力データ値ＣＰと周波数拡散演算部４の周波数拡散指令値Ｆを加算し、ＤＣＯ１０に出力する。ＤＣＯ１０は、ＲＤＬ８から多相クロック信号ＲＰ［３１：０］及び周回クロック信号ＤＣＫを入力すると共に、加算器６からデータ値ＣＰ＋Ｆを入力し、これらに基づいてクロックパルスＣＫＷを出力する。

図９にＤＣＯ１０の電気的構成例を示すように、ＤＣＯ１０は、ＤＦＦ３１〜３６、セレクタ３７、ダウンカウンタ３８、及び、各種ゲート３９〜４２を備える。データ値ＣＰ＋Ｆのうち、上位１１ビット分のデータ値ＤＡ［１５：５］＋Ｆ［１５：５］がＤＦＦ３２のＤ端子に入力されると共に、下位５ビット分のデータ値ＤＡ［４：０］＋Ｆ［４：０］がＤＦＦ３１のＤ端子に入力される。ＤＦＦ３１，３２のＤ端子入力の保持タイミングは後述の＜ＤＣＯ１０の構成説明（その２）＞で述べる。

＜＜セレクタ３７の構成及びブロック動作説明＞＞
セレクタ３７は、５ビット分の下位側ビットのＤＦＦ３１のＱ出力ＰＷＳ［４：０］を入力し、このＤＦＦ３１のＱ出力ＰＷＳ［４：０］の値に応じて、多相クロック信号ＲＰ［３１］〜ＲＰ［０］の中から一のクロック信号を選択してクロックパルスＣＫＰとしてＤＦＦ３５のＣ入力に出力する多相クロックセレクタであり、例えば図１０に示すように構成される。

図１０に示すセレクタ３７は、デコーダ５１と、２＾５ビット分のＦＥＴラダー５２００〜５２３１とを備える。これらのＦＥＴラダー５２００〜５２３１は、それぞれ、２つのＰチャネル型のＭＯＳＦＥＴ（以下ＰＭＯＳトランジスタ）Ｍ１，Ｍ２及び２つのＮチャネル型のＭＯＳＦＥＴ（以下ＮＭＯＳトランジスタ）Ｍ３，Ｍ４を正電源ノードとグランドノードとの間に直列接続して構成される。

多相クロック信号ＲＰ［０］〜ＲＰ［３１］は、それぞれ、ＦＥＴラダー５２００〜５２３１の直列回路のうちのＰＭＯＳトランジスタＭ１のゲートに入力されると共に、ＮＭＯＳトランジスタＭ４のゲートに入力される。デコーダ５１は、データＰＷＳ［４：０］をデコードし、２＾５ビットのデコード信号Ｓ［３１］…Ｓ［０］をそれぞれＦＥＴラダー５２３１〜５２００に出力する。

デコード信号Ｓ［３１］…Ｓ［０］は、ＦＥＴラダー５２３１〜５２００のうちのＰＭＯＳトランジスタＭ２のゲートにそれぞれ反転ゲート５３３１〜５３００を介して入力されると共に、ＮＭＯＳトランジスタＭ３のゲートに入力されている。したがって、デコード信号Ｓ［３１］…Ｓ［０］はＭＯＳトランジスタＭ２及びＭ３のゲートに相補的に入力される。ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３とのドレイン共通接続点はＦＥＴラダー５２３１〜５２００の間で共通接続されており、この共通接続点は反転ゲート５４の入力に接続されており、この反転ゲート５４はクロックパルスＣＫＰを外部出力する。

ここで図１０に示すように、多相クロック信号ＲＰ［０］…ＲＰ［３１］の各ＭＯＳトランジスタＭ１及びＭ４のゲート入力までには、ゲート入力配線容量Ｃ０ａ〜Ｃ３１ａが存在するが、これらのゲート入力配線容量Ｃ０ａ〜Ｃ３１ａは何れも許容範囲内で等しくなるように配線レイアウトが設定されている。

また、多相クロック信号ＲＰ［３１：０］の選択出力から反転ゲート５４の入力までの配線容量Ｃ０ｂ〜Ｃ３１ｂも同様に何れも許容範囲内で等しくなるように設定されている。これにより、多相クロック信号ＲＰ［３１：０］がそれぞれ入力される端子から出力端子までの配線容量がそれぞれ許容範囲内で等しくなるように配線レイアウト構成されている。これにより、各経路の信号遅延時間を所定範囲内で等しくできる。

図１１には、データＰＷＳ［４：０］の値に応じたクロックパルスＣＫＰの出力対応表を示している。ＰＷＳ［４：０］の値が変化することで、セレクタ３７により選択される多相クロック信号ＲＰ［０］〜ＲＰ［３１］も変化し、この多相クロック信号ＲＰ［０］〜ＲＰ［３１］の何れかがクロックパルスＣＫＰとして出力される。

＜＜ダウンカウンタ３８の構成説明＞＞
次に図９に示すダウンカウンタ３８について図１２を参照しながら説明する。図９に示すダウンカウンタ３８は、１１ビット分の上位側ビットのＤＦＦ３２のＱ出力を入力し、ロード信号ＬＤの立下りタイミングで初期値としてデータＰＷＳ［１５：５］をロードし、クロック信号ＤＣＫの立上りタイミングでダウンカウントするように構成される。具体例としては図１２に示すように構成される。

図１２に示すように、ダウンカウンタ３８は、信号ＥＮが「Ｈ」になりリセットが解除された状態で、ロード信号ＬＤの立下りエッジにてデータＰＷＳ［５］〜ＰＷＳ［１５］をロードするようになっている。この後、クロック信号ＤＣＫが立ち上がるたびにダウンカウンタ３８はダウンカウント動作を行う。ボロー信号ＢＲは、ダウンカウント動作が行われている間に０未満となることを示すハイアクティブのボロー信号である。このダウンカウンタ３８の構成は一般的なものであるから、個別の詳細については説明を省略する。ロード制御端子Ｌ／Ｄに対するロード信号ＬＤの入力タイミングは後述する。

＜ＤＣＯ１０の構成説明（その２）＞
図９に示すように、ダウンカウンタ３８のボロー信号ＢＲは、ＤＦＦ３５のＤ端子に入力されている。また、セレクタ３７により選択されたクロックパルスＣＫＰは、ＤＦＦ３５のＣ端子に入力されている。ＤＦＦ３５は、信号ＥＮが「Ｈ」になるとリセット解除される。またＡＮＤゲート４２は、その一方の入力端子に信号ＥＮを入力し、他方の入力端子に反転ゲート４１の出力が与えられている。

そして、ＡＮＤゲート４２の出力は、ＤＦＦ３６のローアクティブのリセット端子に入力されている。ＤＦＦ３６のＤ端子は常時アクティブレベルとなるように正電源に接続されており、Ｃ端子にはＤＦＦ３５のＱ出力が入力されている。このため、ＡＮＤゲート４２が「０」（＝「Ｌ」）を出力する間、ＤＦＦ３６はそのＣ端子にＤＦＦ３５のＱ出力から立上り入力されたタイミングで「１」（＝「Ｈ」）をＱ端子からクロックパルスＣＫＷとして出力する。

また、ＤＦＦ３３のＤ端子にはクロックパルスＣＫＷが入力されており、ＤＦＦ３３のＣ端子にはクロック信号ＤＣＫが入力されている。またＤＦＦ３４のＤ端子にはＤＦＦ３３のＱ出力が入力されており、ＤＦＦ３３のＱ出力をシフトする。

ＤＦＦ３４のＱ出力は反転ゲート４１により反転信号とされ、この反転信号はＡＮＤゲート４２の一方の入力端子４２に入力される。また、この反転信号は、反転ゲート３９を介してＤＦＦ３１，３２のＣ端子に入力されている。また、ＡＮＤゲート４０の一方の入力端子にはＤＦＦ３３のＱ出力が与えられており、他方の入力端子には反転ゲート４１の出力が与えられ、このＡＮＤゲート４０の出力は、ダウンカウンタ３８のロード信号入力端子Ｌ／Ｄにロード信号ＬＤとして入力されている。これにより、ダウンカウンタ３８によりデータ値ＣＰ＋Ｆのうちの上位１１ビットをダウンカウンタし、このダウンカウンタ３８のボロー信号ＢＲを発生した期間中にて、データ値ＣＰ＋Ｆの下位５ビットで選択された多相クロック信号（ＲＰ［０］…ＲＰ［３１］の何れか）の立上りタイミングでクロックパルスＣＫＷを発生させることができるが、具体的には後述説明する。

上記構成のうち特徴的な作用、動作を主に説明する。図１に示す周波数拡散回路３は、信号ＥＮが「Ｈ」になると動作を開始する。周波数拡散演算部４は、周波数拡散率Ａ％、及び、周波数拡散周期ＦＢ［ｓ］を指令値として入力し、この指令値に応じて周波数拡散指令値Ｆを演算する。

図１３はこの周波数拡散指令値Ｆの演算方法をフローチャートで示しており、図１４は周波数拡散指令値Ｆの変化をタイミングチャートで示している。この図１３に示す周波数拡散指令値Ｆの演算方法は、図１４に示すように、周波数拡散周期ＦＢを一周期として周波数拡散する場合の周波数拡散指令値Ｆの出力方法を示すものであり、１の周波数拡散周期ＦＢあたり、Ｎ回の基準クロックＣＬＫ（但し、基準クロックＣＬＫの周期の標準値ＰＷ（＝１／２ＭＨｚ））を出力するときの周波数拡散指令値Ｆの演算方法を示している。

図１３に示すように、周波数拡散演算部４は、Ｓ１においてタイマ変数Ｎ＝０とし，さらに演算用変数値をＮ１＝０とし、Ｓ２においてＦ＝（Ｎ１−ＦＢ／４ＰＷ）×（ＣＰ×Ａ／１００）／（ＦＢ／４ＰＷ）…（１）として演算し、Ｓ３においてこの周波数拡散指令値Ｆを加算器６に出力する。ここで、この（１）式においては、周波数拡散指令値Ｆの初期値を変数Ｎ＝０及びＮ１＝０に対応させることで、周波数拡散指令値Ｆ＝−ＣＰ×Ａ／１００としている。また、周波数拡散周期ＦＢの半周期目の周波数拡散指令値Ｆを変数Ｎ＝ＦＢ／２ＰＷ及びＮ１＝ＦＢ／２ＰＷに対応させることで、周波数拡散指令値Ｆ＝ＣＰ×Ａ／１００としている。

そして、周波数拡散演算部４は、Ｓ４において変数ＮがＮ≧ＦＢ／２ＰＷを満たしているか否か、すなわち周波数拡散周期ＦＢの半周期に達したか否かを判定し、半周期に達していなければＳ５においてＮ１＝Ｎ１＋１として連続的に変化させ、半周期に達していればＳ６においてＮ１＝Ｎ１−１として連続的に変化させる。そして、周波数拡散演算部４は、Ｓ２において（１）式を順次演算して周波数拡散指令値Ｆを出力しつつ、Ｓ７においてＮ＝ＦＢ／ＰＷを満たしているか否か、すなわち周波数拡散周期ＦＢの１周期に達したか否かを判定し、１周期に達していなければ、Ｓ８においてＮ＝Ｎ＋１としてステップＳ２から処理を繰り返し、１周期に達すればＳ１に処理を戻して変数Ｎ，Ｎ１を０にクリアして、次周期の処理をステップＳ２以降において行う。

このため、周波数拡散演算部４は、変数Ｎ１の値及び周波数パルス変換部５の周期データ値ＣＰに応じて変化する（１）式の周波数拡散指令値Ｆを順次演算して加算器６に入力させることができる。

例えば、周波数パルス変換部５の周期データ値ＣＰが一定と仮定すれば、図１４に示すように、周波数拡散演算部４は、前半周期では線形的に漸増し後半周期では線形的に漸減する周波数拡散指令値Ｆを順次出力することになる。実際には、ＲＤＬ８の多相クロック信号ＲＰ［］の周期が１パルス毎に変化したとしても、この周期変化の影響が基準クロックＣＬＫの周期データ値ＣＰに反映されることになり、（１）式を用いて周波数拡散指令値Ｆを計算することで当該周波数拡散指令値Ｆに反映される。

図１５は周波数拡散指令値Ｆの出力タイミングとクロックパルスＣＫＷの出力タイミングとの関係性を示す図である。図１５に示すように、周波数拡散演算部４は、システムクロックＳＣＫを入力するが、周波数拡散率Ａ％、周波数拡散周期ＦＢ、及び、周波数パルス変換部５の周期データ値ＣＰをこのシステムクロックＳＣＫの発生タイミングに同期して入力し、その後、これらのデータに応じて演算処理する。周波数拡散演算部４は、その演算処理を終了すると周波数拡散指令値Ｆを出力するが、加算器６及び周波数パルス変換部５による処理を経て周波数拡散指令値Ｆに応じたクロックパルスＣＫＷを出力する。

そして周波数拡散演算部４は、このクロックパルスＣＫＷを入力すると、この後のシステムクロックＳＣＫの発生タイミングに同期して前述のデータ（周波数拡散率Ａ％，周波数拡散周期ＦＢ，周期データ値ＣＰ）を入力し、これらのデータに応じて演算処理する。なお、周波数拡散率Ａ及び周波数拡散周期ＦＢは、周波数拡散指令値Ｆが変化する度に毎回変化しないときには、周波数拡散演算部４は周波数パルス変換部５の周期データ値ＣＰだけを読込んで演算処理しても良い。

＜ＤＣＯ１０の作用説明＞
また他方、信号ＥＮが「Ｈ」となるとＴＡＤ５も動作を開始する。ＲＤＬ８はクロック信号ＤＣＫをＤＣＯ１０に出力すると、図９に示すダウンカウンタ３８のＣ端子にクロック信号ＤＣＫが入力される。

他方、図５の周回数カウンタ１４は、クロック信号ＲＣＫをカウントしカウント値Ｃ［１０：０］を変化させているが、図１６に示すように基準クロックＣＬＫが繰り返し立上りエッジを発生すると、図７に示すＴＤＣ９は、基準クロックＣＬＫの立上りタイミング間の周期を周期データ値ＤＡ［１５：０］として出力する。

ダウンカウンタ３８は、この周期データ値ＤＡ［１５：０］に前述の周波数拡散指令値Ｆを加算したデータ値ＣＰ＋Ｆの上位側ビット（ＤＡ［５］＋Ｆ［５］〜ＤＡ［１５］＋Ｆ［５］）をダウンカウントして０に至りボローＢＲを発生させる。図１６に示すようにダウンカウント値が０に低下しボローＢＲが発生したときにクロックパルスＣＫＷを発生させる。

詳細には図１７に示している。図１７に示すように、ダウンカウンタ３８がダウンカウントして０に至り、その次のクロック信号ＤＣＫの立上りタイミングでボローＢＲを発生する。このボローＢＲは、クロック信号ＤＣＫの１周期分の長さだけ発生するが、このボローＢＲが「１」とされている間に、ＤＦＦ３５にＣ入力されるクロックパルスＣＫＰは、ＤＦＦ３１のラッチ値ＰＷＳ［４：０］に応じて選択された多相クロック信号ＲＰ［０］〜ＲＰ［３１］の何れかの多相クロック信号（例えばＲＰ［２３］）である。

このため、図１７のタイミングｔｃに示すように、多相クロック信号ＲＰ［０］〜ＲＰ［３１］のうち選択されたクロック信号（例えばＲＰ［２３］）の立上りタイミングでクロックパルスＣＫＷの立上りエッジを生じさせることができる。

そして、クロック信号ＤＣＫの次回の発生タイミングｔｃ１においてボローＢＲが「Ｌ」に解消される。このとき同時に、ＤＦＦ３３はＱ出力を「Ｈ」とするため、ＡＮＤゲート４０はロード信号ＬＤの「Ｈ」を発生させる。

さらに、クロック信号ＤＣＫの次回の発生タイミングｔｄでは、ＤＦＦ３４が「Ｈ」をＱ出力するため、反転ゲート４１の出力が「Ｌ」になり、ＡＮＤゲート４０の出力ロード信号ＬＤが「Ｌ」となる。このときダウンカウンタ３８はデータＰＷＳ［１５：５］をロードする。また同時にＡＮＤゲート４２はＤＦＦ３６をリセットすることになり、クロックパルスＣＫＷを立ち下げて「Ｌ」にする。

他方、セレクタ３７は、反転ゲート３９のＤＦＦ３１及び３２のＣ端子への出力でラッチされた下位５ビットの値ＰＷＳ［４：０］に応じて、多相クロック信号ＲＰを例えばＲＰ［２３］からＲＰ［１２］に切り替えると、この多相クロック信号ＲＰ［１２］をクロックパルスＣＫＰとして出力する。

ダウンカウンタ３８は、前述のロード信号ＬＤの立下りタイミングでデータ値ＣＰ＋Ｆの上位１１ビットＤＡ［５］＋Ｆ［５］〜ＤＡ［１５］＋Ｆ［１５］をロードし、その後、周回クロック信号ＤＣＫに応じてダウンカウントする。そして、次の基準クロックＣＬＫの立上りタイミングに対応して発生したダウンカウンタ３８のボローＢＲの「Ｈ」発生期間（「カウント完了」相当）中の多相クロック信号ＲＰ［１２］の立上りタイミングｔｅを立上りエッジとしてクロックパルスＣＫＷを発生させる。なお、このクロックパルスＣＫＷは、前述と同様にロード信号ＬＤの立下りタイミングｔｆを立下りエッジとすることになる。

このときクロックパルスＣＫＷの立上りタイミング間の時間を周波数指令値Ｆに対応して発生させることができ、基準クロックＣＬＫの周期データ値ＣＰを用いて（１）式で求められた周波数拡散指令値Ｆに対応した周期のクロックパルスＣＫＷを発生させることができる。

図１に戻ると、ＰＷＭ生成部７はこのクロックパルスＣＫＷを入力し、ＰＷＭ指令デューティ比（ＰＷＭ指令値）を入力してＰＷＭ信号を生成しスイッチング電源部２に出力する。図１８にクロックパルスＣＫＷとＰＷＭ信号との関係を示している。ＰＷＭ生成部７は、周波数パルス変換部５で生成されたクロックパルスＣＫＷの立上りタイミング間を計測してこの周期をＣＷ（ｎ）とし、ＰＷＭ指令値を入力して当該ＰＷＭ指令値に応じてＰＷＭ信号のパルス幅時間Ｔ（ｎ）を算出し、次回のクロックパルスＣＫＷの発生タイミングで当該パルス幅時間Ｔ（ｎ）のＰＷＭ信号を出力する。これにより、連続的にＰＷＭ信号をスイッチング電源部２に出力できる。スイッチング電源部２は、このＰＷＭ信号に応じてスイッチング電源電圧を生成するが、スイッチング電源電圧の生成方法は周知な方法を用いるためこの説明を省略する。

＜本実施形態の概念的なまとめ＞
要するに、本実施形態によれば、ＴＤＣ９が基準クロックＣＬＫの周期をＲＤＬ８の多相クロック信号ＲＣＫ、ＲＰ［３１：０］により周期データ値ＣＰとして計測し、周波数拡散演算部４が、入力される周波数拡散率Ａ、周波数拡散周期ＦＢ、基準クロックＣＬＫの周期データ値ＣＰに応じて周波数拡散指令値Ｆを演算し、周波数パルス変換部５が、周期データ値ＣＰに周波数拡散指令値Ｆを加算器６により加算したデータ値ＣＰ＋Ｆに応じて周波数拡散指令値Ｆに対応したクロックパルスＣＫＷを生成している。これにより、ＲＤＬ８の遅延バッファ１１ａ、１１ｂ、１２の遅延時間Ｔｄの分解能でデジタル的に周波数を拡散出力できる周波数拡散回路３を提供できる。このような構成を採用することで、アナログ回路を不要にしながら高周波数帯域の周波数変調に対応させることができる。

特にＲＤＬ８は、その構成される論理反転ゲート１１ａ、１１ｂ、１２の特性上、例えば温度変化に応じた特性変化（略して温特）、電源電圧変化等による特性変化（略して電特）、素子値のバラつきを有している。そこで本実施形態では、基準クロックＣＬＫの周期データ値ＣＰについてＲＤＬ８を用いて計測し、周波数拡散演算部４が、基準クロックＣＬＫの周期データ値ＣＰに基づいて周波数拡散指令値Ｆを補正演算してクロックパルスＣＫＷを生成している。

このため、ＲＤＬ８の温特、電特、素子値のバラつきを補正することができ、ＲＤＬ８の各論理反転回路１１ａ、１１ｂ、１２、１３のゲート遅延時間の分解能で周波数を変化させることが可能な周波数拡散回路３を実現できるようになる。また、このような周波数拡散回路３を用いることでＥＭＩの発生を抑制できる。

また、ダウンカウンタ１０は、基準クロックＣＬＫの周期データ値ＣＰに周波数拡散指令値Ｆを加算したデータ値ＣＰ＋Ｆのうち上位側１１ビットがロードされＲＤＬ８を周回するクロック信号ＤＣＫによりカウント動作を行い、セレクタ３７はデータ値ＣＰ＋Ｆのうち下位側５ビットに応じて多相クロック信号ＲＰ［０］…ＲＰ［３１］の１つを選択し、これにより、周波数パルス変換部５は、ダウンカウンタ１０によりロードされた後カウント動作されカウント完了となるボローＢＲの発生期間中のタイミングでセレクタ３７により選択された多相クロック信号ＲＰ［］に応じてクロックパルスＣＫＷを生成するようにしている。これによりクロックパルスＣＫＷの周期の分解能を高めることができる。

セレクタ３７は、多相クロック信号ＲＰ［０］…ＲＰ［３１］がそれぞれ入力される端子から出力端子までの配線容量がそれぞれ許容範囲内で等しくなるように配線レイアウト構成されているため、経路の信号遅延時間を所定範囲内で等しくできる。

（第２実施形態）
図１９及び図２０は第２実施形態の追加説明図を示している。図１９は図１３に代わる周波数拡散指令値Ｆの出力方法を示しており、図２０は図１４に代わる周波数拡散指令値Ｆの変化を示している。前述実施形態と同一又は類似の部分については同一又は類似の符号を付して説明を省略し、以下異なる部分を中心に説明する。

図１９に示すように、周波数拡散演算部４は、Ｓ１１において変数Ｎ＝０とし、Ｓ１２においてＦ＝（Ｎ−ＦＢ／２ＰＷ）×（ＣＰ×Ａ／１００）／（ＦＢ／２ＰＷ）…（２）とし、Ｓ１３においてこの周波数拡散指令値Ｆを加算器６に出力する。

ここで、この（２）式においては、周波数拡散指令値Ｆの初期値を変数Ｎ＝０に対応させることで、周波数拡散指令値Ｆ＝−ＣＰ×Ａ／１００としている。また、周波数拡散周期ＦＢの最終の周波数拡散指令値Ｆを変数Ｎ＝ＦＢ／ＰＷに対応させることで、周波数拡散指令値Ｆ＝ＣＰ×Ａ／１００としている。

そして周波数拡散演算部４は、Ｓ１４においてＮ＝ＦＢ／ＰＷを満たしているか否か、すなわち周波数拡散周期ＦＢの１周期に達したか否かを判定し、１周期に達していなければ、Ｓ１５においてＮ＝Ｎ＋１として連続的に変化させながらステップＳ１２から処理を繰り返し、１周期に達すればＳ１１に処理を戻して変数Ｎを０にクリアして、次周期の処理をステップＳ２以降において行う。このため、周波数拡散演算部４は、変数Ｎの値、及び、周波数パルス変換部５の周期データ値ＣＰに応じて変化する（２）式の周波数拡散指令値Ｆを加算器６に入力させることができる。本実施形態では、例えば基準クロックＣＬＫの周期データ値ＣＰが一定になると仮定すれば、図１９に示すように、周波数拡散演算部４は１周期ＦＢにおいて線形的に漸増する周波数拡散指令値Ｆを出力することになる。これにより前述実施形態と同様の作用効果を奏する。

（第３実施形態）
図２１及び図２２は第３実施形態の追加説明図を示している。図２１にＤＣＯ１１０の構成例を示している。ＤＣＯ１１０は、ダウンカウンタ３８に代えてアップカウンタ１３８を備えており、その後段に等価判定部４３を備える。この等価判定部４３は、アップカウンタ１３８の上位１１ビットのＱ出力とＤＦＦ３２の上位１１ビットのＱ出力とを等価判定し、この等価判定されたタイミングでＤＦＦ１３５ａのＤ端子に「Ｈ」を出力するように構成される。このＤＦＦ１３５ａは、信号ＥＮが「Ｈ」である限り、クロック信号ＤＣＫに応じて等価判定部４３の出力をＱ出力するように構成される。そして、ＤＦＦ１３５ａの後段にはＤＦＦ３５が接続されている。ＤＦＦ３５を含めその他の構成は第１実施形態で説明したＤＣＯ１０と同様の構成であるためその説明を省略する。

この場合、図２２にタイミングチャート示すように、アップカウンタ１３８のカウンタ出力Ｄ［１０：０］が、ＤＦＦ３２のＱ出力ＰＷＳ［１５：５］と一致する期間中に発生した選択多相クロック信号ＲＰ［］（図２２ではＲＰ［２３］→ＲＰ［１２］）の立上りタイミングに応じてクロックパルスＣＫＷの立上りエッジを生成できる。これにより、ダウンカウンタ３８を用いて構成した前述実施形態と同様の作用効果を奏する。

（他の実施形態）
本発明は、前述実施形態に限定されるものではなく、例えば以下に示す変形または拡張が可能である。

周波数拡散率Ａ％、周波数拡散周期ＦＢを外部から入力する形態を示したが、メモリやレジスタに予め記憶しておいても良いし、外部から通信入力する形態に適用しても良い。
ＰＷＭ生成部７が、クロックパルスＣＫＷを入力し、指令デューティ比に応じたＰＷＭ信号を生成する形態を示したが、特にこれに限定されるものではなく、クロックパルスＣＫＷに対応した周波数指令値Ｆのキャリア周波数の信号を出力するようにしても良い。

ＤＣＯ１０、１１０の電気的構成は一例を示すものであり、この構成に限定されるものではない。すなわち、ダウンカウンタ３８、アップカウンタ１３８を用いた構成を示したが、これらの構成に限定されるものではない。

特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。

また本発明は、前述した実施形態に準拠して記述したが、本発明は当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、４は周波数拡散演算部、５は周波数パルス変換部（パルス生成部）、８はＲＤＬ（リングオシレータ）、９はＴＤＣ（周期計測部）、１１ａ、１１ｂはＮＡＮＤゲート（論理反転回路）、１２は論理反転ゲート（論理反転回路）、ＲＰ［０］…ＲＰ［３１］は多相クロック信号、ＤＣＫ、ＲＣＫはクロック信号、ＣＫＷはクロックパルス、を示す。

Claims (5)

1. 複数の論理反転回路（１１ａ、１１ｂ、１２）をリング状に接続して構成され多相クロック信号を生成するリングオシレータ（８）と、
   入力される基準クロック（ＣＬＫ）の周期を前記リングオシレータの多相クロック信号（ＲＣＫ、ＲＰ［３１：０］）により計測し周期データ値（ＣＰ）として出力する周期計測部（９）と、
   入力される周波数拡散率、周波数拡散周期、及び、前記周期計測部の周期データ値に応じて周波数拡散指令値を演算する周波数拡散演算部（４）と、
   前記周期データ値に前記周波数拡散指令値を加算したデータ値に応じて前記周波数拡散指令値に対応したクロックパルス（ＣＫＷ）を生成するパルス生成部（５）と、
   を備える周波数拡散回路。
2. 前記パルス生成部は、
   前記周期データ値に前記周波数拡散指令値を加算した前記データ値のうち上位側ビットがロードされ前記リングオシレータの多相クロック信号の何れか一つと同期したクロック信号（ＤＣＫ）によりカウント動作を行うカウンタ（３８，１３８）と、
   前記周期データ値に周波数拡散指令値を加算した前記データ値のうち下位側ビットに応じて前記多相クロック信号の何れか一つを選択する多相クロックセレクタ（３７）と、を備え、
   前記カウンタによりロードされた後カウント動作されカウント完了（ＢＲ、ＣＱ）となる期間中のタイミングで前記多相クロックセレクタにより選択された多相クロック信号に応じて前記クロックパルス（ＣＫＷ）を生成する請求項１記載の周波数拡散回路。
3. 前記多相クロックセレクタは、前記多相クロック信号がそれぞれ入力される端子から出力端子までの配線容量がそれぞれ許容範囲内で等しくなるように配線レイアウト構成されている請求項１または２に記載の周波数拡散回路。
4. 前記周波数拡散率をＡ、前記周波数拡散周期をＦＢ、前記周期計測部の周期データ値をＣＰ、前記基準クロックの周期をＰＷ、としたとき、
   前記周波数拡散演算部は、
   演算用変数値となるＮ１を、０からＦＢ／２ＰＷに至り当該ＦＢ／２ＰＷから０に連続的に変化させながら、前記周波数拡散指令値としてのＦを、
   Ｆ ＝ （Ｎ１−ＦＢ／４ＰＷ）×（ＣＰ×Ａ／１００）／（ＦＢ／４ＰＷ）…（１）
   により順次演算する請求項１から３の何れか一項に記載の周波数拡散回路。
5. 前記周波数拡散率をＡ、前記周波数拡散周期をＦＢ、前記周期計測部の周期データ値をＣＰ、前記基準クロックの周期をＰＷ、としたとき、
   前記周波数拡散演算部は、
   演算用変数値となるＮを、０からＦＢ／ＰＷに至るまで連続的に変化させながら、前記周波数拡散指令値としてのＦを、
   Ｆ ＝ （Ｎ−ＦＢ／２ＰＷ）×（ＣＰ×Ａ／１００）／（ＦＢ／２ＰＷ）…（２）
   により順次演算する請求項１から３の何れか一項に記載の周波数拡散回路。

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