CN107925412A - 新型分数锁相环（pll）架构 - Google Patents

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Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

在一个实施例中，一种用于频率划分的方法包括：将模信号从级联的划分器级中的最后划分器级向划分器级中的第一划分器级沿划分器级的链向上传播，并且针对划分器级中的每个划分器级，当模信号传播出划分器级时生成相应的本地负载信号。该方法还包括：针对划分器级中的每个划分器级，基于相应的本地负载信号向划分器级输入一个或多个相应的控制位，一个或多个相应的控制位设置划分器级的划分器值。

Description

新型分数锁相环（PLL）架构
相关申请的交叉引用
本申请要求2015年8月7日在美国专利和商标局提交的非临时申请No.14/820,894的优先权和权益，其全部内容通过引用并入本文。
技术领域
本公开的各方面一般地涉及频率合成，并且更特别地涉及锁相环 (PLL)。
背景技术
锁相环(PLL)可以使用在频率合成中以通过将参考信号的频率乘以对应量来生成具有期望频率的信号。PLL广泛地用来在无线通信系统、微处理系统和高速数据系统中提供具有期望频率的信号。
发明内容
下文提出一个或多个实施例的简要概述以便提供对这样的实施例的基本理解。这一概述不是所有被考虑到的实施例的广泛综述，并且既不意图为标识所有实施例的关键或重要元素，也不意图为界定任何或所有实施例的范围。它的唯一目的是以简化形式提出一个或多个实施例的一些概念作为稍后提出的更详细描述的序言。
根据一方面，提供了一种频率划分器。该频率划分器包括形成划分器链的多个级联的划分器级，其中划分器级中的每个划分器级被配置为接收一个或多个相应的控制位并且基于一个或多个相应的控制位来设置划分器级的划分器值，并且其中多个级联的划分器级被配置为将模信号从划分器级中的最后划分器级向划分器级中的第一划分器级沿划分器链向上传播，并且划分器级中的每个划分器级被配置为当模信号传播出划分器级时输出相应的本地负载信号。该频率划分器还包括耦合到多个划分器级的扩展设备，其中针对划分器级中的每个划分器级，扩展设备被配置为从划分器级接收相应的本地负载信号，并且基于相应的本地负载信号向划分器级输入用于划分器级的一个或多个相应的控制位。
第二方面涉及一种频率划分器。该频率划分器包括形成划分器链的多个级联的划分器级，其中多个级联的划分器级被配置为接收设置多个级联的划分器级的除数的多个控制位，将输入信号的频率除以除数，并且将模信号从划分器级中的最后划分器级向划分器级中的第一划分器级沿划分器链向上传播。频率划分器还包括输出锁存器，输出锁存器被配置为从划分器级中的一个划分器级的模输出接收模信号，接收输入信号，并且利用所接收的输入信号对所接收的模信号重新定时以生成频率划分器的输出信号。
第三方面涉及一种用于频率划分的方法。该方法包括：将模信号从级联的划分器级中的最后划分器级向划分器级中的第一划分器级沿划分器级的链向上传播。该方法还包括：针对划分器级中的每个划分器级，当模信号传播出划分器级时生成相应的本地负载信号。该方法进一步包括：针对划分器级中的每个划分器级，基于相应的本地负载信号向划分器级输入一个或多个相应的控制位，一个或多个相应的控制位设置划分器级的划分器值。
第四方面涉及一种用于频率划分的装置。该装置包括：用于将模信号从级联的划分器级中的最后划分器级向划分器级中的第一划分器级沿划分器级的链向上传播的部件。该装置还包括：针对划分器级中的每个划分器级，用于当模信号传播出划分器级时生成相应的本地负载信号的部件。该装置进一步包括：针对划分器级中的每个划分器级，用于基于相应的本地负载信号向划分器级输入一个或多个相应的控制位的部件，一个或多个相应的控制位设置划分器级的划分器值。
为了完成前述和相关目的，一个或多个实施例包括在后文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面指示各种实施例的原理可以被采用的各种方式中的仅一些方式，并且所描述的实施例意图为包括所有这样的方面以及它们的等价物。
附图说明
图1示出了锁相环(PLL)的示例。
图2示出了多模频率划分器的示例。
图3示出了根据本公开的某些方面的示例性多模频率划分器。
图4示出了根据本公开的某些方面的示例性2/3划分器级。
图5是时间线，其图示了图4中的2/3划分器级的输入信号和输出模信号的示例。
图6示出了根据本公开的某些方面的示例性1/2/3划分器级。
图7是时间线，其图示了图6中的1/2/3划分器级的输入信号和输出模信号的示例。
图8示出了根据本公开的某些方面的用于2/3划分器级的示例性负载设备。
图9示出了根据本公开的某些方面的用于1/2/3划分器级的示例性负载设备。
图10是时间线，其图示了根据本公开的某些方面的用于三个划分器级的示例性输入信号和输出模信号。
图11是时间线，其图示了根据本公开的某些方面的用于多个划分器级的示例性输出模信号。
图12是流程图，其示出了根据本公开的实施例的用于频率划分的方法。
具体实施方式
下面关于附图阐述的详细描述意图作为对各种配置的描述，并且不意图表示本文描述的概念可以被实践在其中的仅有配置。该详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对本领域的技术人员将明显的是，这些概念可以被实践而不具有这些具体细节。在一些实例中，公知的结构和组件以框图形式示出以便避免使此类概念模糊不清。
图1示出了锁相环(PLL)110的示例。PLL 110包括相位频率检测器(PFD)115、电荷泵120、环路滤波器130、压控振荡器(VCO) 140、以及反馈频率划分器160。VCO 140的输出为PLL 110提供输出信号，如下面进一步讨论的，其中输出信号的频率通过调节VCO 140的输入电压而被控制。输出信号通过频率划分器160被反馈到 PFD检测器115。频率划分器160将输出信号的频率除以除数N以产生反馈信号(标示为“FB”)，其具有等于fout/N的频率，其中fout是输出信号的频率。除数也可以被称为划分器值或划分比。
PFD检测器115接收反馈信号FB和参考信号(标示为“REF”) 作为输入。参考信号REF可以来自晶体振荡器或具有稳定频率的另一源。PFD检测器115检测参考信号REF与反馈信号FB之间的相位差，并且将检测到的相位差(误差)输出到电荷泵120。电荷泵120 和环路滤波器130将检测到的相位差转换成控制VCO 140的频率的控制电压。控制电压按如下方向调节VCO 140的频率，该方向减小参考信号REF与反馈信号FB之间的相位差。当PLL 110被锁定时，输出信号具有如下频率，该频率近似等于参考信号REF的频率的N 倍。
在无线通信系统中，改变PLL 110的输出频率可能是合意的。输出频率可以通过调节频率划分器160的除数而被改变。在一个示例中，除数可以被调节为多个不同整数值中的任一个。然而，为了以精细粒度(高分辨率)调节PLL的输出频率，频率划分器160可能需要将除数调节为分数值(即，具有分数组成部分的值)。这可以通过以下来实现：在两个整数值之间转换(切换)除数以使得除数的时间平均值近似等于期望的分数值。
在这点上，如图1中示出的，频率划分器160的除数可以由Δ-Σ调制器170的输出来控制。Δ-Σ调制器170向划分器160输出设置划分器160的除数的多个控制位174。在操作中，Δ-Σ调制器170接收用于除数的期望分数值172。Δ-Σ调制器170根据期望的分数值172 动态地改变对划分器160的控制位174，以使得除数的时间平均值近似等于期望的分数值。在某些方面中，Δ-Σ调制器170可以使用由频率划分器160输出的反馈信号FB而被钟控，在这种情况下，Δ-Σ调制器170可以在反馈信号FB的每个循环更新控制位174一次。图1中的PLL 110可以被称为分数N频率合成器或另一术语。
划分器160可以使用级联的划分器级(也被称为划分器单元)来实施。在这方面，图2示出了多模频率划分器260的示例，其包括级联的2/3划分器级210(1)至210(n)(划分器单元)的链。每个2/3 划分器级210(1)至210(n)具有频率输入(标示为“fin”)、频率输出(标示为“fout”)、模输入(标示为“modin”)、以及模输出(标示为“modout”)。第一划分器级210(1)的频率输入fin耦合到划分器 260的输入，其可以接收VCO 140的输出信号。其他划分器级210(2) 至210(n)中的每个划分器级的频率输入fin耦合到链中的在前划分器级的频率输出fout。最后划分器级210(n)的模输入“modin”可以保持为高(在逻辑一)。如图2中示出的，其他划分器级210(1)至 210(n-1)中的每个划分器级的模输入“modin”耦合到链中的下一划分器级的模输出“modout”。如下面进一步讨论的，这是因为模信号沿划分器级的链向上传播。
在操作中，每个划分器级210(1)至210(n)从Δ-Σ调制器170 (图1中示出)接收控制位C0至Cn-1中的相应控制位。取决于相应控制位的逻辑状态和相应的输入模信号，每个划分器级210(1)至 210(n)将其频率输入fin处的信号的频率除以二或三。例如，当相应的控制位和相应的输入模信号均为高时，每个划分器级可以将相应的输入频率除以三，否则将相应的输入频率除以二。划分器级210(1) 至210(n-1)中的每个划分器级将相应的经频率划分的信号输出到链中的下一划分器级。因此，随着信号沿链向下传播，输入到划分器260 的信号的频率被每个划分器级向下划分。最后划分器级210(n)的输出信号FOn具有如下的频率，该频率等于输入信号的频率除以由控制位C0至Cn-1设置的划分器260的除数。
最后划分器级210(n)输出在一个划分循环(例如，最后划分器级210(n)的输出FOn的一个循环)期间包括一个脉冲的模信号。模信号沿划分器级的链向上传播到第一划分器级210(1)。随着模信号沿链向上传播，模信号的脉冲宽度(以及因此模为高的时间)可以在每个划分器级处被减小。另外，模信号可以在每个划分器级处由划分器级的频率输入fin处的信号来重新钟控(重新定时)。
在图2中的示例中，由第二划分器级210(2)输出的模信号用于频率划分器260的输出，并且因此将反馈信号FB提供给PFD 115(图 1中示出)。模信号可以用于划分器输出，因为模信号在每个划分循环 (例如，最后划分器级210(n)的输出FOn的一个循环)包括一个脉冲。如上文讨论的，划分器输出信号还可以被输入到Δ-Σ调制器170 以对Δ-Σ调制器170进行钟控。
图2中的频率划分器260的缺点是划分器260的除数被约束为在 2n到2(n+1)-1之间的值，其中n是2/3划分器级(划分器单元)的数目。这个范围对于许多无线应用可能不够宽。如果除数超出2n到2(n+1)-1 边界之一，则划分器260失效。
划分器的划分范围可以通过在模信号路径中插入组合逻辑而被扩展。组合逻辑可以例如通过有效地绕过一个或多个划分器级来扩展划分范围。当除数为静态的时，组合逻辑可以工作良好。然而，组合逻辑在除数动态改变时可能失效，并且因此可能不适合在分数合成器中使用。
频率划分器260的另一缺点是，随着模信号沿划分器的链向上传播，模信号累积抖动。累积的抖动出现在频率划分器260的输出Fout处，由此在PLL的反馈路径中引入噪声。
图3示出了根据本公开的某些方面的多模频率划分器360。频率划分器360包括级联的划分器级310(1)至310(8)(划分器单元) 的链、输出锁存器315和范围扩展设备320，如下面进一步讨论的，范围扩展设备320被配置为将来自Δ-Σ调制器170的控制位Con<0> 至Con<7>转换为编程位P<0>至P<7>和划分位D<1>至D<7>。每个划分器级310(1)至310(8)具有频率输入(标示为“fin”)、频率输出(标示为“fout”)、模输入(标示为“modin”)、以及模输出(标示为modout”)。第一划分器级310(1)的频率输入fin耦合到划分器 360的输入，其可以接收VCO 140的输出信号。其他划分器级310(2) 至310(8)中的每个划分器级的频率输入fin耦合到链中的在前划分器级的频率输出fout。如图3中示出的，最后划分器级310(8)的模输入“modin”可以保持为高(在逻辑一)。如图3中示出的，其他划分器级310(1)至310(7)中的每个划分器级的模输入“modin”耦合到链中的下一划分器级的模输出“modout”。如下面进一步讨论的，这是因为模信号沿划分器级的链向上传播。
在图3中示出的示例中，第一划分器级310(1)是2/3划分器级，其被配置为取决于编程位P<0>和相应的输入模信号的逻辑状态而将 (例如，来自VCO的)输入信号的频率除以二或三。第一划分器级 310(1)将所得到的经频率划分的信号输出到第二划分器级310(2)。第一划分器级310(1)的示例性实施方式在下面参考图4进一步被讨论。
剩余划分器级310(2)至310(8)中的每个划分器级是1/2/3划分器级，其被配置为取决于相应的编程位P和相应的划分位D的逻辑状态而将其频率输入fin处的信号的频率除以一、二或三。例如，当相应的划分位D为逻辑一时，划分器级310(2)至310(8)中的每个划分器级可以被配置为将相应的输入信号除以一。此外，当相应的划分位D为逻辑零时，划分器级310(2)至310(8)中的每个划分器级可以被配置为取决于相应的编程位P和相应的输入模信号的逻辑状态而将相应的输入信号除以二或三。划分器级310(2)至310(7) 中的每个划分器级将相应的经频率划分的信号输出到链中的下一划分器级。最后划分器级310(8)的输出信号fo7具有如下的频率，该频率等于输入信号的频率除以划分器360的除数，该除数由编程位P<0>至P<7>和划分位D<1>至D<7>来设置。划分器级310(2)至310 (8)之一的示例性实施方式在下面参考图6进一步被讨论。
最后划分器级310(8)输出模信号，其可以在一个划分循环(例如，最后划分器级310(8)的输出fo7的一个循环)期间包括一个脉冲。模信号沿划分器级的链向上传播到第一划分器级310(1)。随着模信号沿链向上传播，模信号可以在每个划分器级处由划分器级的频率输入fin处的信号来重新钟控(重新定时)。
在图3中的示例中，由第一划分器级310(1)输出的模信号modo0被输入到输出锁存器315。如图3中示出的，输出锁存器315由输入到划分器360的VCO信号(标示为“VCO_Clk”)钟控。输出锁存器 315使用VCO信号对输出模信号modo0重新定时，并且输出重新定时的模信号作为划分器360的输出信号(标示为“Pfd_Clk”)。如下面进一步讨论的，利用VCO信号对模信号重新定时减少了划分器输出信号Pfd_Clk中的抖动。划分器输出信号Pfd_Clk可以用作对(图1 中示出的)PFD 115的反馈信号FB。如图3中示出的，划分器输出信号Pfd_Clk也可以被输入到Δ-Σ调制器170以对Δ-Σ调制器170进行钟控。在这种情况下，Δ-Σ调制器170可以在划分器输出信号Pfd_Clk 的每个循环(周期)更新控制位Con<0>至Con<7>一次。
如上文讨论的，范围扩展设备320被配置为从Δ-Σ调制器170接收控制位Con<0>至Con<7>，并且将所接收的控制位Con<0>至 Con<7>转换成编程位P<0>至P<7>和划分位D<1>至D<7>以设置划分器360的除数。在这点上，编程位P<0>至P<7>和划分位D<1>至 D<7>可以被认为是由扩展设备320输出到划分器级310(1)至310 (7)以设置划分器360的除数的控制位。扩展设备320通过允许使用1/2/3划分器级(划分器单元)来增大划分器360的划分范围。与图2中的划分器260相比，这增大了划分范围的下边界。因此，控制位Con<0>至Con<7>没有像对于图2中的划分器260的情况那样被限制为在2n到2(n+1)-1之间的范围。
扩展设备320包括耦合在负载链中的多个负载设备325(1)至325(8)，其中每个负载设备对应于划分器级310(1)至310(8)中的一个划分器级。第一负载设备325(1)具有主控制输入(标示为“Conin”)和本地控制输入(标示为“conin”)。其他负载设备325(2) 至325(8)中的每个负载设备具有主控制输入(标示为“Conin”)、本地控制输入(标示为“conin”)、本地控制输出(标示为“conout”)、本地划分输入(标示为“div1in”)、以及本地划分输出(标示为“div1out”)。负载设备325(1)至325(7)中的每个负载设备的本地控制输入conin耦合到负载链中的下一负载设备的本地控制输出 conout。负载设备325(2)至325(7)中的每个负载设备的本地划分输入div1in耦合到负载链中的下一负载设备的本地划分输出div1out。最后负载设备325(8)的本地控制输入conin保持为低(例如，绑定到大地)，并且最后负载设备325(8)的本地划分输入div1in保持为高(例如，绑定到供电电压)。如下面进一步讨论的，每个负载设备 325(1)至325(8)由相应的划分器级310(1)至310(8)的模输出来钟控。负载设备325(1)至325(8)的示例性实施方式在下面参考图8和图9进一步被讨论。
在操作中，最后负载设备325(8)从Δ-Σ调制器170接收控制位 Con<7>。最后负载设备325(8)然后基于所接收的控制位Con<7>的逻辑状态、相应的本地控制输入conin的逻辑状态(其在该示例中为低)、以及相应的本地划分输入div1in的逻辑状态(其在该示例中为高) 来生成编程位P<7>和划分位D<7>。最后负载设备325(8)然后可以在最后划分器级310(8)的输出模信号modo7的边沿(例如，上升沿) 向最后划分器级310(8)输入(加载)所生成的编程位P<7>和划分位D<7>。最后负载设备325(8)还可以基于所接收的控制位Con<7> 的逻辑状态、相应的本地控制输入conin的逻辑状态、以及相应的本地划分输入div1in的逻辑状态来生成本地控制输出位和本地划分输出位。最后负载设备325(8)然后可以分别经由相应的本地控制输出 conout和相应的本地划分输出div1out，向负载链中的在前负载设备325(7)输出本地控制输出位和本地划分输出位。
负载设备325(2)至325(7)中的每个负载设备接收来自Δ-Σ调制器170的相应的控制位Con、来自负载链中的下一负载设备的本地控制输入位、以及来自负载链中的下一负载设备的本地划分输入位。每个负载设备基于相应的控制位Con的逻辑状态、相应的本地控制输入位的逻辑状态、以及相应的本地划分输入位的逻辑状态来生成相应的编程位P和相应的划分位D。每个负载设备然后可以在相应划分器级的输出模信号的边沿(例如，上升沿)向相应的划分器级输入 (加载)相应的编程位P和划分位D。每个负载设备还可以基于相应的控制位Con的逻辑状态、相应的本地控制输入位的逻辑状态、以及相应的本地划分输入位的逻辑状态来生成相应的本地控制输出位和相应的本地划分输出位。每个负载设备然后可以分别经由相应的本地控制输出conout和相应的本地划分输出div1out，而将相应的本地控制输出位和相应的本地划分输出位输出到链中的在前负载设备。相应的本地控制输出位和相应的本地划分输出位分别为链中的在前负载设备提供本地控制输入位和本地划分输入位。
第一负载设备325(1)接收来自Δ-Σ调制器170的控制位Con<0>、以及来自第二负载设备325(2)的本地控制输入位。第一负载设备 325(1)基于控制位Con<0>的逻辑状态和相应的本地控制输入位的逻辑状态来生成编程位P<0>。第一负载设备325(1)然后可以在第一划分器级310(1)的输出模信号modo0的边沿(例如，上升沿)向第一划分器级310(1)输入(加载)所生成的编程位P<0>。
因此，当Δ-Σ调制器170更新控制位Con<0>至Con<7>时，随着本地控制信号和本地划分信号沿负载设备的链向上传播(波纹通过)，负载设备325(1)至325(8)在内部生成对应的编程位P<0>至P和划分位D<1>至D<7>。负载设备325(2)至325(8)中的每个负载设备在相应的划分器级的输出模信号的边沿(例如，上升沿)向相应的划分器级输入(加载)对应的编程位和划分位。因此，每个划分器级的输出模信号充当本地负载信号，其对相应的编程位和相应的划分位向划分器级的输入(加载)进行定时。
第一负载设备325(1)在第一划分器级310(1)的输出模信号 modo0的边沿(例如，上升沿)输入(加载)编程位P<0>。因此，第一划分器级310(1)的输出模信号modo0充当本地负载信号，其对编程位P<0>向第一划分器级310(1)的输入(加载)进行定时。
因此，如上文讨论的，当Δ-Σ调制器170更新控制位Con<0>至 Con<7>时，负载设备325(1)至325(8)相应地更新编程位P<0> 至P<7>和划分位D<1>至D<7>。随着模信号沿划分器级310(1)至 310(8)的链向上传播，已更新的编程位P<0>至P<7>和划分位D<1> 至D<7>被输入(加载)到划分器级310(1)至310(8)。更具体地，用于划分器级310(2)至310(8)中的每个划分器级的编程位P和划分位D在相应的输出模信号的边沿(例如，上升沿)被加载到划分器级，并且用于第一划分器级310(1)的编程位P<0>在第一划分器级310(1)的输出模信号modo0的边沿(例如，上升沿)被加载。如下面参考图10进一步讨论的，这防止了当划分器360的除数被改变时在划分器360的输出处的毛刺。
将明白，多模划分器360不限于图3中示出的示例性实施方式。例如，将明白，划分器360是模块化的并且因此可以通过减少或增加级联的划分器级的数目而容易地被修改以包括与图3中的示例中示出的不同数目的划分器级。进一步地，虽然划分器360在上面在PLL的上下文中被讨论，但是将明白，划分器360不限于PLL，并且可以使用在要求频率划分的其他应用中。
图4示出了根据本公开的某些方面的2/3划分器级410(划分器单元)的示例性实施方式。2/3划分器级410可以用来实施图3中的第一2/3划分器级310(1)。2/3划分器级410包括第一触发器415、第二触发器420、第三触发器425、第四触发器430、与非门435、第一或非门440、第一反相器445、第二或非门450、以及第二反相器 455。
第一触发器415和第二触发器420串联耦合，其中第二触发器420 的输出(标示为“q”)耦合到第二或非门450的第一输入452，并且第二或非门450的输出耦合到第一触发器415的输入(标示为“d”)。第二反相器455耦合在第二触发器420的输出d与2/3划分器级410的输出(标示为“fout”)之间。因此，第二触发器420的输出q的反相提供2/3划分器级410的输出信号。
第二触发器420的输出q也耦合到与非门435的第一输入436。与非门435的第二输入437接收用于2/3划分器级410的输入模信号 (标示为“modin”)。对于2/3划分器级410被用来实施图3中的第一划分器级310(1)的示例，输入模信号modin由划分器链中的第二划分器级310(2)的输出模信号来提供。与非门435的输出耦合到第三触发器425的输入d。第一反相器445耦合在第三触发器425的输出 q与2/3划分器级410的模输出(标示为“modout”)之间。因此，第三触发器425的输出q的反相提供2/3划分器级410的模输出。
第三触发器425的输出q耦合到第一或非门440的第一输入442。第一或非门440的第二输入444接收编程位(标示为“P”)，如下面进一步讨论的，该编程位将2/3划分器级编程为取决于编程位P的逻辑状态(逻辑值)而除以二或三。对于2/3划分器级410用来实施图 3中的第一划分器级310(1)的示例，编程位P对应于图3中的编程位P<0>。第一或非门440的输出耦合到第四触发器430的输入d，并且第四触发器430的输出q耦合到第二或非门450的第二输入454。
2/3划分器级410的输入信号(标示为“fin”)可以由反相器460 反相以生成输入信号的反相(标示为“finb”)。如下面进一步讨论的，输入信号fin和反相输入信号finb提供用来对触发器415、420、425和 430进行钟控的两个互补时钟信号。如图4中示出的，第一触发器415 和第三触发器425由反相输入信号finb钟控，并且第二触发器420和第四触发器430由输入信号fin钟控。触发器415、420、425和430 可以是正边沿触发的触发器。
在操作中，当编程位P为逻辑一时，第一或非门440的输出为逻辑零，而不论第一或非门440的第一输入442(即，第三触发器425 的输出)处的逻辑状态如何。作为结果，到第二或非门450的第二输入454的第四触发器430的输出为逻辑零。这使得第二或非门450充当第二触发器420的输出q与第一触发器415的输入d之间的反相器。作为结果，第一触发器415和第二触发器420被耦合在生成输出信号 fout的振荡回路中，输出信号fout具有如下的频率，该频率等于输入信号fin的频率的一半。因此，当编程位P为逻辑一时，2/3划分器级410 将输入信号的频率除以二。
当模modin为逻辑零时，与非门435的输出为逻辑一，而不论与非门435的第一输入436(即，第二触发器420的输出q)处的逻辑状态如何。作为结果，第三触发器425向第一或非门440的第一输入 442输出逻辑一，而使得或非门440向第四触发器430输出逻辑零，而不论编程位P的逻辑状态如何。这进而使得第四触发器430向第二或非门450的第二输入454输出逻辑零，而使得2/3划分器级410如上文讨论的将输入信号fin的频率除以二。因此，当模输入modin为逻辑零时，2/3划分器级410将输入信号的频率除以二，而不论编程位P 的逻辑状态如何。
当模modin为逻辑一并且编程位P为逻辑零时，第四触发器430 向第二或非门450的第二输入454输出逻辑一达到等于例如输入信号 fin的一个循环(周期)的持续期。这有效地将2/3划分器级410的输出处的周期从输入信号fin的两个周期增加到输入信号fin的三个周期，这等同于将输入信号fin的频率除以三。因此，当编程位P为逻辑零并且输入模信号modin为逻辑一时，2/3划分器级410除以三。
在操作中，第三触发器425(其由反相输入信号finb钟控)利用反相输入信号finb对输入模信号modin重新定时，以使得输出模信号 modout的正边沿与输入信号fin的负边沿近似对准。其示例示出在图5 中，图5示出了输出模信号modout和输入信号fin的时间线。如图5中示出的，输出模信号modout的正(上升)边沿与输入信号fin的负(下降)边沿近似对准。在输出模信号modout的正边沿与输入信号fin的负边沿之间存在短延迟，这归因于第三触发器425和反相器445中的传播延迟。此外，如图5中示出的，输出模信号modout可以为高(逻辑一)达到近似等于输入信号fin的一个循环(周期)的持续期。如上文讨论的，对于2/3划分器级410用来实施图3中的第一划分器级310 (1)的示例，输出模信号modout可以用来提供划分器360的输出信号。
将明白，2/3划分器级310(1)不限于图4中示出的示例性实施方式。例如，当编程位P为逻辑零而不是逻辑一时，2/3划分器级可以被配置为将输入信号的频率除以二。在这个示例中，当编程位P和输入模信号modin都为逻辑一时，2/3划分器级可以将频率除以三。
图6示出了根据本公开的某些方面的1/2/3划分器级610(划分器单元)的示例性实施方式。1/2/3划分器级610可以用来实施图3中的划分器级310(2)至310(8)中的任何一个。1/2/3划分器级610 类似于图4中的2/3划分器级410，并且进一步包括在第二或非门450 的输出与第一触发器415的输入d之间的反相复用器620、在第一触发器415的输出q与第二触发器420的输入q之间的第三反相器625、以及第一或门630。或门630的第一输入632接收输入模信号modin，或门630的第二输入634接收划分位D，并且第一或门630的输出耦合到与非门435的第二输入437。
反相复用器620具有耦合到第二或非门450的输出的第一输入 (标示为“0”)、耦合到输入信号的反相finb的第二输入(标示为“1”)、以及耦合到第一触发器415的输入d的输出。如图6中示出的，反相复用器620的选择输入(标示为“sel”)接收划分位D。反相复用器620被配置为基于划分位D的逻辑状态来选择第二或非门450的输出信号或反相输入信号finb，并且将所选择的信号的反相耦合到第一触发器415的输入d。例如，反相复用器620可以在划分位D为逻辑零时选择第二或非门450的输出信号，并且在划分位D为逻辑一时选择反相输入信号finb。
如下面进一步讨论的，1/2/3划分器级610还包括时钟电路640，时钟电路640被配置为生成对触发器415、420、425和430进行钟控的时钟信号ck1a和clkb。时钟电路640包括第二与非门645、第二或门650、第四反相器655和第五反相器660。第二与非门645的第一输入642接收输入信号fin，并且第二与非门645的第二输入644通过第四反相器655接收划分位D的反相。如图6中示出的，第二与非门 645的输出提供时钟信号clkb，其用来对第一触发器415和第三触发器425进行钟控。第二或门650的第一输入652接收输入信号fin，并且第二或门650的第二输入654接收划分位D。如图6中示出的，第二或非门650的输出提供时钟信号clka，其用来对第二触发器420和第四触发器430进行钟控。第五反相器660对输入信号fin进行反相以提供反相输入信号finb。
在操作中，当划分位D为逻辑零时，1/2/3划分器级610以与图4 中的2/3划分器级410类似的方式起作用。第一或门630将输入模信号modin耦合到第一与非门435的第二输入437，并且反相复用器620 将第二或非门450的输出的反相耦合到第一触发器415的输入d。另外，时钟电路640中的第二或门650传递输入信号fin以提供时钟信号 clka，并且第二与非门645对输入信号fin进行反相以提供时钟信号 clkb。因此，类似于图4中的2/3划分器级410，触发器由互补的时钟 clka和clkb钟控。
在这个配置中，与之前相同，1/2/3划分器级610取决于编程位P 和输入模信号modin的逻辑状态将输入信号fin除以二或三。更具体地，当编程位P为逻辑零并且输入模信号modin为逻辑一时，1/2/3划分器级将输入信号fin的频率除以三，并且当编程位P为逻辑一时，将输入信号fin的频率除以二。
此外，第三触发器425(其由clkb钟控)利用时钟信号clkb对输入模信号modin重新定时，以使得输出模信号modout的正边沿与clkb 的正边沿近似对准。其示例示出在图7中，图7示出了输出模信号 modout、输入信号fin、以及时钟信号clka和clkb的时间线。如图7中示出的，输出模信号modout的正边沿与时钟信号clkb的正边沿近似对准。由于时钟信号clkb是输入信号fin的反相，所以输出模信号modout的正(上升)边沿与输入信号fin的负(下降)边沿近似对准。在输出模信号modout的正边沿与输入信号fin的负边沿之间存在短延迟，这归因于第二与非门645、第三触发器425和反相器445中的传播延迟。此外，如图7中示出的，输出模信号modout可以为高(逻辑一)达到近似等于输入信号fin的一个循环(周期)的持续期。
当划分位D为逻辑一时，反相复用器620将反相输入信号finb的反相耦合到第一触发器415的输入d。另外，时钟信号clka和clkb都保持为高，而不论输入信号fin的逻辑状态如何。因此，第一触发器 415和第二触发器420的时钟输入为高，而使得第一触发器415和第二触发器420是透明的。作为结果，输入信号fin通过第一触发器415 和第二触发器420以及反相器625和455传递到划分器级610的输出而没有频率划分。在这种情况下，fout与fin相同。
将明白，划分器级310(2)至310(8)不限于图6中示出的示例性实施方式。例如，当划分位为逻辑零时，1/2/3划分器级可以被配置为在编程位P为逻辑零而不是逻辑一时将输入信号的频率除以二。在这个示例中，当编程位P和输入模信号modin都为逻辑一时， 2/3划分器级可以将频率除以三。
图8示出了根据本公开的某些方面的用于2/3划分器级(划分器单元)的负载设备825的示例性实施方式。负载设备825可以用来实施图3中的第一负载设备325(1)。负载设备825包括触发器830和被配置为生成相应的编程位的逻辑电路832。触发器830由相应的划分器级的输出模信号来进行钟控。在图8中示出的示例中，逻辑电路 832包括反相器835、与非门840、以及或非门845。对于负载设备825 用来实施图3中的第一负载设备325(1)的示例，第一划分器级310 (1)的输出模信号modo0用来对触发器830进行钟控。
与非门840的第一输入842从Δ-Σ调制器170接收相应的控制位 CON，并且与非门840的第二输入844通过反相器835从负载链中的下一负载设备接收相应的本地控制输入位conin的反相。与非门840 的输出耦合到触发器830的输入。或非门845的第一输入846从Δ-Σ调制器170接收相应的控制位CON，并且或非门845的第二输入848 通过反相器835从负载链中的下一负载设备接收相应的本地控制输入位conin的反相。或非门845的输出提供负载设备的本地控制输出位 conout。对于负载设备825用来实施图3中的第一负载设备325(1)的示例，可以不使用本地控制输出位。
在操作中，与非门840和反相器835基于来自Δ-Σ调制器170的控制位CON的逻辑状态和来自负载链中的下一负载设备的本地控制输入位conin的逻辑状态来生成编程位P，并且将生成的编程位P输出到触发器830。触发器830在相应的划分器级的输出模信号的边沿向相应的划分器级输入(加载)生成的编程位P。这是因为触发器830 由输出模信号来钟控。触发器830可以是正边沿触发的，在这种情况下，触发器830在输出模信号的上升沿向相应的划分器级输入(加载) 编程位P。
将明白，负载设备825不限于图8中示出的示例性实施方式。例如，逻辑电路832可以使用与图8中的示例中示出的不同的逻辑门和 /或逻辑门的不同布置来实施。
图9示出了根据本公开的某些方面的用于1/2/3划分器级(划分器单元)的负载设备925的示例性实施方式。负载设备925可以用来实施图3中的负载设备325(2)至325(8)中的任何一个。负载设备925类似于图8中的负载设备825，并且在逻辑电路932中包括用于生成相应的划分位D和本地划分输出位div1out的附加逻辑。附加逻辑包括第二触发器930、第二反相器935、第三反相器940、以及第二或非门945。与上文讨论的第一触发器830相同，第二触发器930由相应的划分器级的输出模信号来钟控。如下面进一步讨论的，第二触发器930的输出q将划分位D提供给相应的划分器级。
来自下一负载设备的本地划分输入位div1in通过第二反相器935 和第三反相器940被输入到第二触发器930。第二或非门945的第一输入946从Δ-Σ调制器170接收相应的控制位CON，并且第二或非门945的第二输入948通过第二反相器935从负载链中的下一负载设备接收相应的本地划分输入位div1in的反相。第二或非门945的输出将本地划分输出位div1out提供给负载链中的在前负载设备。
在操作中，第三反相器940的输出将划分位D提供给第二触发器 930的输入q。第二触发器930在相应的划分器级的输出模信号的边沿向相应的划分器级输入(加载)划分位D。这是因为第二触发器930 由输出模信号来钟控。第二触发器930可以是正边沿触发的，在这种情况下，第二触发器930在输出模信号的上升沿向相应的划分器级输入(加载)划分位D。
将明白，负载设备925不限于图9中示出的示例性实施方式。例如，逻辑电路932可以使用与图9中的示例中示出的不同的逻辑门和 /或逻辑门的不同布置来实施。
图10示出了第二划分器级310(2)的输入信号fo01010和第二划分器级310(2)的输出模信号modo11020随着时间的示例。如图 10中示出的，输出模信号modo11020的上升沿在输入信号fo01010的下降沿之后不久出现，并且因此在输入信号fo01010为低的时间出现。由于第二划分器级310(2)的编程位P<1>和划分位D<1>在输出模信号modo11020的上升沿被输入(加载)到第二划分器级310(2)，所以当第二划分器级310(2)的输入信号fo01010为低时，第二划分器级310(2)的划分器值被更新。这防止了当第二划分器级310(2) 的划分器值被更新时的毛刺。
图10还示出了第三划分器级310(3)的输入信号fo11030和第三划分器级310(3)的输出模信号modo21040随着时间的示例。如图10中示出的，当输入信号fo11030为低时，输出模信号modo21040 的上升沿出现。因此，当第三划分器级310(3)的输入信号fo11030 为低时，用于第三划分器级310(3)的划分器值被更新。图10进一步示出了第四划分器级310(4)的输入信号fo21050和第四级310(4) 的输出模信号modo31060随着时间的示例。如图10中示出的，当输入信号fo21050为低时，输出模信号modo31060的上升沿出现。因此，当第四划分器级310(4)的输入信号fo21060为低时，用于第四划分器级310(4)的划分器值被更新。一般而言，使用划分器级的模输出信号作为本地负载信号用于更新划分器级的划分器值有助于确保划分器级的划分器值在相应的输入信号为低时改变，由此避免了毛刺。
图11示出了随着时间的划分器级310(1)至310(8)的示例性输出模信号。在这个示例中，如图11中示出的，划分器360的划分器值1140递增地增大，而使得输出频率1130随着时间减小。第一划分器级310(1)的输出模信号1110(图3中的modo0)在划分器输出的每个周期(例如，来自VCO的输入信号的周期乘以划分器360的除数)包括一个脉冲。输出模信号1110由输出锁存器315利用VCO 信号重新钟控(重新定时)，以生成划分器360的输出信号1120(图 3中的Pfd_Clk)。更具体地，输出模信号1110的每个脉冲由输出锁存器315与VCO信号的边沿(例如，上升沿)对准。作为结果，输出信号1120与VCO信号近似同步。利用VCO对输出模信号1110重新定时减小了输出模信号1110中随着模信号沿划分器链向上传播而累积的抖动。
图12是流程图，其图示了根据本公开的实施例的用于频率划分的方法1200。方法1200可以由多模频率划分器360执行。
在步骤1210处，模信号从划分器级中的最后划分器级向划分器级中的第一划分器级沿级联的划分器级的链向上传播。例如，模信号可以起源于划分器级中的最后划分器级(例如，划分器级310(8))，并且沿级联的划分器级(例如，划分器级310(1)至310(8))的链向上传播。
在步骤1220处，针对划分器级中的每个划分器级，相应的本地负载信号在模信号传播出划分器级时被生成。例如，用于每个划分器级的本地负载信号可以由划分器级的模输出来提供。
在步骤1230处，针对划分器级中的每个划分器级，一个或多个相应的控制位基于相应的本地负载信号被输入到划分器级，该一个或多个相应的控制位设置划分器级的划分器值。例如，用于每个划分器级的一个或多个控制位可以在本地负载信号(例如，划分器级的模输出)的上升沿被输入到划分器级。
本领域的技术人员将明白，关于本文的公开所描述的各种说明性框和步骤可以被实施为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件和软件的这种可互换性，各种说明性的组件、框和步骤已经按照它们的功能在上文一般性地被描述。这样的功能是被实施为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。技术人员可以针对每个特定应用以变化方式实施所描述的功能，但是这样的实施决定不应当被解释为引起从本公开的范围的偏离。
关于本文的公开所描述的各种说明性框可以利用被设计为执行本文描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件、或它们的任何组合来实施或执行。通用处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实施为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核心、或者任何其他这样的配置。
关于本文的公开所描述的方法或算法的步骤可以直接以硬件、以由处理器执行的软件模块、或以两者的组合来具体化。软件模块可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM 存储器、寄存器、硬盘、可移除盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。示例性存储介质耦合到处理器，从而处理器可以从存储介质读取信息以及向存储介质写入信息。在替代方案中，存储介质可以与处理器形成整体。处理器和存储介质可以驻留在 ASIC中。ASIC可以驻留在用户终端中。在替代方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以以硬件、软件、固件、或它们的任何组合来实施。如果以软件实施，则功能可以作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质被传输。计算机可读介质包括计算机存储介质和通信介质两者，通信介质包括促进将计算机程序从一个地方传送到另一地方的任何介质。存储介质可以是由通用或专用计算机可以访问的任何可用介质。通过示例而非限制的方式，这样的计算机可读介质可以包括 RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或者如下的任何其他介质，其可以用来以指令或数据结构的形式携带或存储期望的程序代码装置并且其可以由通用或专用计算机或者通用或专用处理器来访问。此外，任何连接在涉及所传输的信号的非瞬时存储的程度上可以恰当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线路(DSL)、或无线技术(诸如红外、无线电和微波)从网站、服务器或其他远程源传输软件，则在信号被保留在存储介质或设备存储器上的传输链中达到任何非瞬态时间长度的程度上，同轴电缆、光纤电缆、双绞线、DSL、或无线技术(诸如红外、无线电和微波)被包括在介质的定义中。本文使用的盘和碟包括紧凑碟(CD)、激光碟、光碟、数字多功能碟(DVD)、软盘和蓝光碟，其中盘通常磁性地复制数据，而碟利用激光光学地复制数据。上述的组合也应当被包括在计算机可读介质的范围内。
本公开的在前描述被提供以使得本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对本领域的技术人员将容易是明显的，并且本文定义的一般原理可以应用于其他变型而不偏离本公开的精神或范围。因此，本公开不意图限于本文描述的示例，而是将符合与本文公开的原理和新颖特征相一致的最宽范围。

Claims (25)

1.一种频率划分器，包括：
形成划分器链的多个级联的划分器级，其中所述划分器级中的每个划分器级被配置为接收一个或多个相应的控制位并且基于所述一个或多个相应的控制位来设置所述划分器级的划分器值，并且其中所述多个级联的划分器级被配置为将模信号从所述划分器级中的最后划分器级向所述划分器级中的第一划分器级沿所述划分器链向上传播，并且所述划分器级中的每个划分器级被配置为当所述模信号传播出所述划分器级时输出相应的本地负载信号；以及
耦合到所述多个划分器级的扩展设备，其中针对所述划分器级中的每个划分器级，所述扩展设备被配置为从所述划分器级接收所述相应的本地负载信号，并且基于所述相应的本地负载信号向所述划分器级输入用于所述划分器级的所述一个或多个相应的控制位。
2.根据权利要求1所述的频率划分器，其中针对所述划分器级中的每个划分器级，所述扩展设备被配置为在所述相应的本地负载信号的边沿向所述划分器级输入用于所述划分器级的所述一个或多个相应的控制位。
3.根据权利要求2所述的频率划分器，其中所述相应的本地负载信号的所述边沿是所述相应的本地负载信号的上升沿。
4.根据权利要求1所述的频率划分器，其中所述扩展设备包括多个负载设备，所述负载设备中的每个负载设备对应于所述划分器级中的相应的划分器级，并且所述负载设备中的每个负载设备包括：
逻辑电路，被配置为生成用于所述相应的划分器级的所述一个或多个相应的控制位；以及
触发器，被配置为从所述相应的逻辑电路接收所述一个或多个相应的控制位，从所述相应的划分器级接收所述相应的本地负载信号，并且在所述相应的本地负载信号的边沿向所述相应的划分器级输出所述一个或多个相应的控制位。
5.根据权利要求4所述的频率划分器，其中所述相应的本地负载信号的所述边沿是所述相应的本地负载信号的上升沿。
6.根据权利要求1所述的频率划分器，其中所述扩展设备被配置为从Δ-Σ调制器接收多个控制位，并且将所述多个控制位转换成用于所述划分器级的所述相应的控制位。
7.根据权利要求1所述的频率划分器，其中所述划分器级中的至少一个划分器级是1/2/3划分器级，并且所述相应的一个或多个控制位包括相应的编程位和相应的划分位。
8.根据权利要求7所述的频率划分器，其中所述1/2/3划分器级被配置为：如果所述相应的划分位具有第一逻辑状态，则将所述相应的划分器值设置为一，并且如果所述划分位具有第二逻辑状态，则至少部分地取决于所述相应的编程位的逻辑状态，将所述相应的划分器值设置为二或三。
9.根据权利要求1所述的频率划分器，进一步包括输出锁存器，所述输出锁存器被配置为从所述划分器级中的一个划分器级的模输出接收所述模信号，接收所述频率划分器的输入信号，并且利用接收的所述输入信号对接收的所述模信号重新定时以生成所述频率划分器的输出信号。
10.根据权利要求9所述的频率划分器，其中所述输出锁存器被配置为将接收的所述模信号的边沿与接收的所述输入信号的边沿对准。
11.一种频率划分器，包括：
形成划分器链的多个级联的划分器级，其中所述多个级联的划分器级被配置为接收设置所述多个级联的划分器级的除数的多个控制位，将输入信号的频率除以所述除数，并且将模信号从所述划分器级中的最后划分器级向所述划分器级中的第一划分器级沿所述划分器链向上传播；以及
输出锁存器，被配置为从所述划分器级中的一个划分器级的模输出接收所述模信号，接收所述输入信号，并且利用接收的所述输入信号对接收的所述模信号重新定时以生成所述频率划分器的输出信号。
12.根据权利要求11所述的频率划分器，其中所述输出锁存器被配置为：将接收的所述模信号的边沿与接收的所述输入信号的边沿对准。
13.根据权利要求12所述的频率划分器，其中接收的所述模信号在划分器周期期间包括单个脉冲，所述划分器周期近似等于所述输入信号的周期乘以所述多个级联的划分器级的所述除数。
14.根据权利要求11所述的频率划分器，其中所述多个级联的划分器级被配置为：将所述输入信号从所述划分器级中的第一划分器级向所述划分器级中的最后划分器级沿所述划分器链向下传播。
15.根据权利要求14所述的频率划分器，其中所述划分器级中的每个划分器级被配置为：利用在所述划分器级的相应频率输入处接收的所述输入信号的边沿来对所述划分器级处的所述模信号重新定时。
16.一种用于频率划分的方法，包括：
将模信号从级联的划分器级中的最后划分器级向所述划分器级中的第一划分器级沿所述划分器级的链向上传播；
针对所述划分器级中的每个划分器级，当所述模信号传播出所述划分器级时生成相应的本地负载信号；以及
针对所述划分器级中的每个划分器级，基于所述相应的本地负载信号向所述划分器级输入一个或多个相应的控制位，所述一个或多个相应的控制位设置所述划分器级的划分器值。
17.根据权利要求16所述的方法，其中针对所述划分器级中的每个划分器级输入所述一个或多个相应的控制位包括：在所述相应的本地负载信号的边沿输入所述一个或多个相应的控制位。
18.根据权利要求17所述的方法，其中所述相应的本地负载信号的所述边沿是所述相应的本地负载信号的上升沿。
19.根据权利要求16所述的方法，进一步包括：
从所述划分器级中的一个划分器级的模输出接收所述模信号；
接收级联的划分器级的所述链的输入信号；以及
利用接收的所述输入信号对接收的所述模信号重新定时以生成输出信号。
20.根据权利要求19所述的方法，对接收的所述模信号重新定时包括：将接收的所述模信号的边沿与接收的所述输入信号的边沿对准。
21.一种用于频率划分的装置，包括：
用于将模信号从级联的划分器级中的最后划分器级向所述划分器级中的第一划分器级沿所述划分器级的链向上传播的部件；
针对所述划分器级中的每个划分器级，用于当所述模信号传播出所述划分器级时生成相应的本地负载信号的部件；以及
针对所述划分器级中的每个划分器级，用于基于所述相应的本地负载信号向所述划分器级输入一个或多个相应的控制位的部件，所述一个或多个相应的控制位设置所述划分器级的划分器值。
22.根据权利要求21所述的装置，其中用于针对所述划分器级中的每个划分器级输入所述一个或多个相应的控制位的所述部件包括：用于在所述相应的本地负载信号的边沿输入所述一个或多个相应的控制位的部件。
23.根据权利要求22所述的装置，其中所述相应的本地负载信号的所述边沿是所述相应的本地负载信号的上升沿。
24.根据权利要求21所述的装置，进一步包括：
用于从所述划分器级中的一个划分器级的模输出接收所述模信号的部件；
用于接收级联的划分器级的所述链的输入信号的部件；以及
用于利用接收的所述输入信号对接收的所述模信号重新定时以生成输出信号的部件。
25.根据权利要求24所述的装置，用于对接收的所述模信号重新定时的所述部件包括：用于将接收的所述模信号的边沿与接收的所述输入信号的边沿对准的部件。
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