KR100721727B1

KR100721727B1 - Ｐｌｌ 회로와 분주 방법

Info

Publication number: KR100721727B1
Application number: KR1020010054008A
Authority: KR
Inventors: 이노우에시니치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-10-20
Filing date: 2001-09-04
Publication date: 2007-05-28
Also published as: JP2002135116A; GB2368207A; US6628153B2; DE10143745A1; US20020070780A1; GB2368207B; GB0119713D0; KR20020031032A

Abstract

본 발명은 간단한 구성으로 발진 출력에 포함되는 스퓨리어스 노이즈를 저감할 수 있는 PLL 회로와 분주 방법을 제공하는 것을 목적으로 한다.

2개의 신호 위상을 비교하여 위상차에 따른 위상차 신호를 출력하는 위상 비교기(20)와, 위상차 신호(ΦSP, ΦSR)에 따라 발진하는 충전 펌프(21)와 저역 필터(11) 및 전압 제어 발진기(12)를 포함한 분수 분주를 행하는 PLL 회로로서, 충전 펌프(21)에 공급되는 위상차 신호를 변조하기 위한 제어 회로(23)와 지연 회로(22) 및 선택 회로(24)를 구비한 것을 특징으로 하는 PLL 회로를 제공하는 것이다.

Description

ＰＬＬ 회로와 분주 방법{PLL CIRCUIT AND FREQUENCY DIVISION METHOD}

도 1은 종래의 PLL 회로의 구성을 나타낸 도면.

도 2는 도 1에 도시된 위상 비교기의 구성을 나타낸 도면.

도 3은 본 발명의 실시 형태에 관한 PLL 회로의 구성을 나타낸 도면.

도 4는 도 3에 도시된 위상 비교기의 구성을 나타낸 도면.

도 5는 도 3에 도시된 지연 회로의 구성을 설명한 회로도.

도 6은 도 3에 도시된 선택 회로의 구성을 나타낸 회로도.

도 7은 도 3에 도시된 PLL 회로의 동작을 나타낸 제1 타이밍 차트.

도 8은 도 3에 도시된 PLL 회로의 동작을 나타낸 제2 타이밍 차트.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 발진기

2 : 프리스케일러

3 : 시프트 레지스터

4 : 기준 분주기

5 : 스왈로우 카운터

6 : 주카운터

7 : 누산기(累算器)

8 : 제거 신호 제어 회로

9, 20 : 위상 비교기

10, 21 : 충전 펌프

11 : 저역 필터(LPF)

12 : 전압 제어 발진기(VCO)

22, 22h : 지연 회로

23 : 제어 회로

24 : 선택 회로

본 발명은 다른 주파수를 지닌 각종 신호를 생성하는 프랙셔널-N(분수 분주) PLL 회로(이하 단지 「PLL 회로」로 칭함)와 분주 방법에 관한 것이다.

최근의 이동 통신기에 사용되는 PLL 회로는 그 편이성을 향상시키기 위해서 출력 신호의 주파수를 원하는 주파수로 신속하게 전환하는 것이 요구되고 있다.

여기서, 도 1은 종래의 PLL 회로의 구성을 나타낸 도면이다. 도 1에 도시된 바와 같이, 이 PLL 회로는 발진기(1)와 프리스케일러(2), 시프트 레지스터(3), 기준 분주기(4), 스왈로우 카운터(5), 주카운터(6), 누산기(7), 제거 신호 제어 회로(8), 위상 비교기(9), 충전 펌프(10), 저역 필터(LPF: 11) 및 전압 제어 발진 기(VCO: 12)를 구비한다.

여기서, 기준 분주기(4)는 발진기(1)와 시프트 레지스터(3)에 접속되고, 누산기(7)는 시프트 레지스터(3)에 접속된다. 또한, 제거 신호 제어 회로(8)는 누산기(7)에 접속되고, 위상 비교기(9)는 기준 분주기(4)와 주카운터(6)에 접속된다.

또한, 충전 펌프(10)는 위상 비교기(9)와 제거 신호 제어 회로(8)에 접속되고, 저역 필터(11)는 충전 펌프(10)에 접속된다. 그리고, 전압 제어 발진기(12)는 저역 필터(11)에 접속된다. 또한, 프리스케일러(2)는 전압 제어 발진기(12)와 스왈로우 카운터(5) 및 주카운터(6)에 접속된다. 또한, 스왈로우 카운터(5)는 프리스케일러(2)와 시프트 레지스터(3) 및 누산기(7)에 접속되고, 주카운터(6)는 프리스케일러(2)와 시프트 레지스터(3)에 접속된다.

또, 도 2는 위상 비교기(9)의 구성을 나타낸 회로도이다. 도 2에 도시된 바와 같이, 위상 비교기(9)는 반전 회로(41∼63)와 NAND 회로(81∼98)를 포함하고, 공급되는 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차에 따라 펄스 신호(ΦP, ΦR)를 출력한다.

상기와 같은 구성을 갖는 PLL 회로에서는, 우선 발진기(1)가 수정 진동자의 고유 주파수를 가진 기준 클록 신호(CK)를 기준 분주기(4)로 공급한다. 여기서, 기준 분주기(4)는 카운터 회로로 구성되고, 시프트 레지스터(3)로부터 공급되는 데이터에 의해 설정된 분주비로 기준 클록 신호(CK)를 분주한다. 그리고, 기준 분주기(4)는 그 분주에 의해 생성된 기준 신호(fr)를 위상 비교기(9)로 공급한다.

또한, 위상 비교기(9)에는 주카운터(6)로부터 비교 주파수 신호(fp)가 공급 되고, 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차에 따라 펄스 신호(ΦP, ΦR)를 충전 펌프(10)로 출력한다.

그리고, 충전 펌프(10)는 위상 비교기(9)로부터 공급되는 펄스 신호(ΦP, ΦR)를 토대로 출력 신호(VOUT)를 생성하고, 저역 필터(LPF: 11)로 공급한다. 또한, 저역 필터(11)는 충전 펌프(10)로부터 공급된 출력 신호(VOUT)를 평활하게 하여 고주파 성분을 제거함으로써 얻어진 출력 신호(DOUT)를 전압 제어 발진 회로(VCO: 12)로 출력한다.

또한, 전압 제어 발진 회로(12)는 저역 필터(11)로부터 공급된 출력 신호(DOUT)의 전압값에 따른 주파수를 갖는 신호(fvco)를 출력하는 동시에 그 신호(fvco)를 프리스케일러(2)로 공급한다.

여기서, 프리스케일러(2)는 입력된 신호(fvco)를 M 분주 혹은 (M+1) 분주(M은 자연수)함으로써 신호(POUT)를 생성하고, 주카운터(6) 및 스왈로우 카운터(5)로 공급한다. 또한, 스왈로우 카운터(5)는 프리스케일러(2)로부터 공급된 신호(POUT)를 N 분주하는 동시에 누산기(7)로부터 오버플로 신호(OVF)가 공급된 경우에는 소정 기간 (N+1) 분주(N은 자연수)한다. 또, 프리스케일러(2)는 스왈로우 카운터(5) 및 주카운터(6)로부터 공급되는 신호(MD)에 따라 분주비를 M 또는 (M+1)로 설정한다.

또한 전술한 바와 같이, 도 1에 도시된 PLL 회로는 고속의 로크 업을 가능하게 하도록 분수 분주 설정 방식을 채용하고, 스왈로우 카운터(5)나 주카운터(6)를 구비한다. 그리고, 상기 PLL 회로에서는 분수값(F)이 시프트 레지스터(3)로 공급되 고, 위상 비교기(9)에 있어서의 비교 타이밍을 결정하기 위한 모듈값(QM) 및 분수값(F)이 시프트 레지스터(3)로부터 누산기(7)로 공급된다.

여기서, 누산기(7)는 위상 비교기(9)에 있어서의 위상 비교 타이밍마다 상기 모듈값(QM)에서 분수값(F)을 감산하고, 그 감산 결과가 0 이 된 시점에서 오버플로 신호(OVF)를 스왈로우 카운터(5)로 공급한다.

이와 같이, 분수 분주 신시사이저로서 기능하는 도 1에 도시된 PLL 회로에서는, 분주비가 시간적으로 변화되기 때문에, 주파수가 고정된 후에 있어서도 위상차에 따른 펄스 신호(ΦP, ΦR)가 위상 비교기(9)로부터 충전 펌프(10)로 출력된다. 그리고, 충전 펌프(10)는 공급된 펄스 신호(ΦP, ΦR)에 따른 신호(VOUT: 지터)를 저역 필터(11)로 출력한다.

이에 따라 저역 필터(11)로부터는 신호(DOUT)가 출력되고, 전압 제어 발진기(12)는 그 신호(DOUT)에 따라 주파수 변조를 행한다. 따라서, 전압 제어 발진기(12)의 출력 스펙트럼에는 신호(fvco)의 주파수에 대하여 채널 단계(분수값 F)의 정수 배의 주파수를 가진 스퓨리어스 출력이 발생한다.

그래서, 도 1에 도시된 PLL 회로에서는, 충전 펌프(10)로부터 출력되는 신호(VOUT)의 변동에 기인한 스퓨리어스 출력을 저감시키기 위해서 누산기(7)와 제거 신호 제어 회로(8)를 구비한다.

여기서, 제거 신호 제어 회로(8)는 누산기(7)로부터 공급되는 신호(ACMD)에 따라 신호(VOUT)의 변동폭(지터폭)에 비례한 펄스폭을 갖는 신호(SPC)를 생성하여 충전 펌프(10)로 공급함으로써 충전 펌프(10)로부터 출력되는 신호(VOUT)의 변동을 억제하여 스퓨리어스 출력을 저감하는 방법을 채용하고 있다.

그러나, 도 1에 도시된 종래의 PLL 회로에 있어서는, 충전 펌프(10)로부터의 지터 출력에 대하여, 제거 신호 제어 회로(8)로부터 충전 펌프(10)로 정밀도가 좋은 타이밍으로 신호(SPC)를 공급하지 않으면 스퓨리어스 노이즈를 효과적으로 제거할 수 없기 때문에, 제거 신호 제어 회로(8)에 있어서의 타이밍 제어가 어려워지는 동시에 제거 신호 제어 회로(8)의 회로 규모가 커져 버린다고 하는 문제가 있다.

본 발명은 전술한 문제를 해소하기 위해 이루어진 것으로서, 간이한 구성에 의해 발진 출력에 포함되는 스퓨리어스 노이즈를 저감할 수 있는 PLL 회로와 분주 방법을 제공하는 것을 목적으로 한다.

상기 목적은 2개의 신호의 위상차를 나타내는 위상차 신호에 따라 발진함으로써 원하는 주파수를 갖는 신호를 생성하는 발진 수단을 구비함으로써 분수 분주를 행하는 PLL 회로 및 분주 방법에 있어서, 발진 수단에 공급되는 위상차 신호를 변조함으로써 달성된다. 이러한 수단에 따르면, 위상차 신호를 변조함으로써 간단한 구성으로써 스퓨리어스 노이즈의 발생원이 되는 신호가 발진 수단에 공급되는 것을 억제할 수 있다.

그리고, 상기 변조는 예컨대, 상기 2개의 신호간의 위상차에 따라 발진 수단에 공급되는 위상차 신호를 차단하거나 혹은 위상차 신호의 일부를 선택적으로 발진 수단으로 공급하도록 할 수 있다.

여기서 보다 구체적으로는 위상차 신호를 지연시키는 동시에 지연된 신호와 원래의 위상차 신호에 따라 제2 위상차 신호를 생성하고, 그 제2 위상차 신호를 발진 수단으로 공급하도록 해도 좋다. 이러한 수단에 따르면, 상기 2개의 신호의 위상차에 따라 발진 수단으로 공급하는 신호를 용이하게 제어할 수 있다.

또한, 위상차 신호는 상기 2개의 신호에 있어서의 위상차에 따라 지연시키는 것으로 하면, 원하는 제2 위상차 신호를 용이하게 생성할 수 있다.

이하에, 본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다. 또, 도면 중 동일 부호는 동일 또는 이에 상당하는 부분을 나타낸다.

일반적으로 분수 분주 신시사이저에 있어서 문제가 되는 스퓨리어스 노이즈는 위상 비교기로부터 충전 펌프로 공급되는 지터 출력에 기인하지만, 본 발명의 실시 형태에 관한 PLL 회로에 있어서는, 충전 펌프로 공급되는 상기 지터 출력을 제한함으로써 스퓨리어스 노이즈의 발생을 억제한다.

즉, 본 실시 형태에 관한 PLL 회로에서는, 제어 회로에 의해 위상 비교기의 출력을 제어하는 동시에 분수 분주 위상 오차에 따라 누산기로부터 출력되는 제어 신호에 의해 상기 출력을 지연시키는 지연 회로에 있어서의 지연량을 제어함으로써 위상 오차를 나타내는 신호를 변조하여 충전 펌프로 공급한다.

따라서, 이러한 PLL 회로에 따르면, 위상 비교기가 직접적으로 제어되기 때문에, 도 1에 도시된 제거 신호 제어 회로(8)와 같은 대규모의 회로가 불필요하게 되는 동시에 PLL 회로의 로크 업의 고속성을 보장하면서, 분수 분주에 있어서 발생하는 스퓨리어스 노이즈를 확실하게 저감할 수 있다.

여기서, 단순한 비교하면, 본 실시 형태에 관한 PLL 회로는 도 1에 도시된 종래의 PLL 회로에 비하여 회로 규모가 대략 10분의 1로 저감된다. 이하에, 본 실시 형태에 관한 PLL 회로와 그 회로에 의한 분주 방법을 구체적으로 설명한다.

도 3은 본 발명의 실시 형태에 관한 PLL 회로의 구성을 나타낸 도면이다. 도 3에 도시된 바와 같이, 본 실시 형태에 관한 PLL 회로는 도 1에 도시된 종래의 PLL 회로와 마찬가지의 구성을 갖지만, 제거 신호 제어 회로(8) 대신에 지연 회로(22)와 제어 회로(23) 및 선택 회로(24)를 구비하는 것을 특징으로 한다.

여기서, 도 3에 도시된 바와 같이, 제어 회로(23)는 주카운터(6)에 접속되고, 위상 비교기(20)는 제어 회로(23)에 접속되며, 지연 회로(22)는 위상 비교기(20)와 누산기(7)에 접속된다. 또한, 선택 회로(24)의 입력단은 제어 회로(23)와 지연 회로(22) 및 위상 비교기(20)에 접속되고, 출력단은 충전 펌프(21)에 접속된다.

상기와 같은 구성을 갖는 PLL 회로에 있어서, 위상 비교기(20)는 제어 회로(23)로부터 출력되는 제어 신호(CNT, XCNT)와, 기준 신호(fr) 및 비교 주파수 신호(fp)간의 위상차에 따라 신호(ΦP1, ΦR1)와 신호(ΦP2, ΦR2)를 생성하고 출력한다. 또, 후술하는 바와 같이, 신호(ΦP1, ΦR1)는 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차가 0인 경우에 생성되는 신호이고, 신호(ΦP2, ΦR2)는 기준 신호(fr)와 비교 주파수 신호(fp) 사이에 위상차가 발생하고 있는 경우에 생성되는 신호이다. 그리고, 상기 신호(ΦP1, ΦR1)는 선택 회로(24)로 공급되고, 신호(ΦP2, ΦR2)는 지연 회로(22) 및 선택 회로(24)로 공급된다.

이 때, 지연 회로(22)는 신호(ΦP2, ΦR2)를 누산기(7)로부터 공급되는 제어 신호(SA, SB)에 따른 지연량만큼 지연시켜 신호(ΦDP2, ΦDR2)를 생성하고, 선택 회로(24)로 출력한다. 그리고, 선택 회로(24)는 공급되는 신호(ΦP1, ΦR1, ΦP2, ΦR2)와 신호(ΦDP2, ΦDR2)에 의해 제어 회로(23)로부터 공급되는 제어 신호(CNT, XCNT)에 따라 생성되는 신호(ΦSP, ΦSR)를 충전 펌프(21)로 공급한다.

다음에, 도 3에 도시된 위상 비교기(20)에 대해서 설명한다. 도 4는 도 3에 도시된 위상 비교기(20)의 구성을 나타낸 도면이다. 도 4에 도시된 바와 같이, 위상 비교기(20)는 도 2에 도시된 종래의 위상 비교기(9)와 마찬가지의 구성을 갖지만, NAND 회로(99∼105)와 반전 회로(64∼67)를 더 구비하는 점에서 다른 것이다.

여기서, NAND 회로(99)의 한쪽 입력단은 NAND 회로(89)에 접속되고, 다른 입력단에는 제어 신호(CNT)가 공급된다. 또한, NAND 회로(100)의 한쪽 입력단은 반전 회로(51)의 출력단에 접속되고, 다른 입력단에는 제어 신호(XCNT)가 공급된다. 또한, NAND 회로(101)의 2개의 입력단은 각각 NAND 회로(99, 100)의 출력단에 접속되고, 출력단은 NAND 회로(91)의 입력단에 접속된다.

또한, NAND 회로(102)의 한쪽 입력단은 반전 회로(61)의 출력단에 접속되고, 다른 입력단에는 제어 신호(XCNT)가 공급된다. 마찬가지로 NAND 회로(103)의 한쪽 입력단은 반전 회로(61)의 출력단에 접속되고, 다른 입력단에는 제어 신호(CNT)가 공급된다. 또한, NAND 회로(104)의 한쪽 입력단은 반전 회로(63)의 출력단에 접속되고, 다른 입력단에는 제어 신호(XCNT)가 공급된다. 그리고, NAND 회로(105)의 한쪽 입력단은 반전 회로(63)의 출력단에 접속되고, 다른 입력단에는 제어 신호(CNT) 가 공급된다.

그리고, 반전 회로(64)는 NAND 회로(102)에 접속되어 신호(ΦP1)를 출력하고, 반전 회로(65)는 NAND 회로(103)에 접속되어 신호(ΦP2)를 출력한다. 마찬가지로 반전 회로(66)는 NAND 회로(104)에 접속되어 신호(ΦR1)를 출력하고, 반전 회로(67)는 NAND 회로(105)에 접속되어 신호(ΦR2)를 출력한다.

다음에, 도 3에 도시된 지연 회로(22)에 대해서 설명한다. 도 5는 도 3에 도시된 지연 회로(22)의 구성을 설명하는 회로도이다. 도 5에 도시된 바와 같이, 위상 비교기(20)로부터 공급된 신호(ΦP2, ΦR2)는 각각 지연 회로(22h)에 의해 지연되고, 신호(ΦDP2, ΦDR2)가 생성된다. 여기서, 상기 지연 회로(22h)는 반전 회로(68∼75)와 NAND 회로(106∼111)를 구비한다.

그리고, 상기 지연 회로(22h)에 있어서는, 누산기(7)로부터 누산기값(분수 분주 오차)으로서 공급되는 신호(SA) 및 신호(SB)에 따라 이하의 표 1에 나타낸 바와 같이, 지연 회로(22h)에 있어서의 지연량이 조정된다. 이에 따라, 분수 분주 오차가 클수록(누산기값이 클수록) 지연량이 커진다.

또, 이 누산기값은 공급된 모듈값(QM)에서 분수값(F)을 감산하는 타이밍마다의 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차(분수 분주 오차)에 따른 값이 된다.

누산기값	SB	SA	게이트 지연
0	L	L	4 게이트
1	L	H	6 게이트
2	H	L	8 게이트
3	H	H	10 게이트

여기서 상기 표 1에 나타낸 바와 같이, 예컨대, 누산기값이 0이 되는 경우에는 양 신호(SA, SB)가 모두 로우 레벨(L)로 되지만, 이 때 도 5에 도시된 NAND 회로(106, 109)가 불활성화된다. 따라서, 누산기값이 0이 된 경우에는, 지연 회로(22h)로 입력된 신호는 4개의 NAND 회로(107, 108, 110, 111)를 통과하는 분(4 게이트분)만큼 지연된다. 그리고 마찬가지로 누산기값이 1일 때는 6 게이트, 2일 때는 8 게이트, 3일 때는 10 게이트분만큼 각각 지연된다.

또, 상기 예에 있어서는, 누산기값은 2 비트로 표시되는 4개의 값의 파라미터지만, N 비트(N은 자연수)로 표시함으로써 지연량을 더욱 다단계적으로 조정하도록 하여도 좋다.

다음에, 도 3에 도시된 선택 회로(24)에 대해서 설명한다. 도 6은 도 3에 도시된 선택 회로(24)의 구성을 나타내는 회로도이다. 도 6에 도시된 바와 같이, 선택 회로(24)는 AND 회로(31∼34)와 OR 회로(35, 36)를 포함한다.

여기서, OR 회로(35)의 입력단은 2개의 AND 회로(31, 33)에 접속되고, OR 회로(36)의 입력단은 2개의 AND 회로(32, 34)에 접속된다. 또한, 신호(ΦP1)가 AND 회로(31)로 공급되고, 신호(ΦR1)가 AND 회로(32)로 공급되는 동시에 신호(ΦP2)가 AND 회로(33)로 공급되며, 신호(ΦR2)가 AND 회로(34)로 공급된다.

또한, 신호(ΦDP2)가 AND 회로(33)로, 신호(ΦDR2)가 AND 회로(34)로 각각 공급되는 동시에 제어 신호(CNT)가 AND 회로(31, 32)로 공급되고, 제어 신호(CNT)의 반전 신호인 제어 신호(XCNT)가 AND 회로(33, 34)로 공급된다. 그리고, 선택 회로(24)에 있어서는, OR 회로(35)로부터 신호(ΦSP), OR 회로(36)로부터 신호(ΦSR) 가 각각 출력된다.

따라서, 상기와 같은 구성을 갖는 선택 회로(24)에 있어서는, 제어 신호(CNT)가 하이 레벨이 되는 경우에는 제어 신호(XCNT)가 로우 레벨로 되기 때문에, 2개의 AND 회로(33, 34)가 불활성화된다. 이것으로부터, 제어 신호(CNT)가 하이 레벨의 경우에는, 선택 회로(24)는 신호(ΦP1, ΦR1)를 각각 신호(ΦSP, ΦSR)로서 선택적으로 출력하게 된다.

한편, 제어 신호(CNT)가 로우 레벨이 되는 경우에는, 2개의 AND 회로(31, 32)가 불활성화된다. 따라서, 이 경우 선택 회로(24)는 AND 회로(33)에 있어서 얻어지는 신호(ΦP2)와 신호(ΦDP2)의 논리곱 및 AND 회로(34)에 있어서 얻어지는 신호(ΦR2)와 신호(ΦDR2)의 논리곱을 각각 신호(ΦSP, ΦSR)로서 출력한다.

다음에, 상기와 같은 구성을 갖는 본 실시 형태에 관한 PLL 회로의 동작을 도 7 및 도 8에 도시된 타이밍 차트를 참조하면서 설명한다. 또, 도 7 및 도 8에 도시된 타이밍 차트에 있어서는, 일례로서 모듈값(QM)이 8이고 분수값(F)이 1인 경우가 도시된다.

위상 비교기(20)는 기준 분주기(4)로부터 도 7의 (c)에 도시되는 기준 신호(fr)가 공급되고, 주카운터(6)로부터 도 7의 (d)에 도시되는 비교 주파수 신호(fp)가 공급된다. 여기서, 예컨대, 시각 T1에서 기준 신호(fr)와 비교 주파수 신호(fp)의 위상이 가지런해진 경우, 이 시점으로 누산기(7)로부터 오버플로우 신호(OVF)가 스왈로우 카운터(5)로 공급되고, 스왈로우 카운터(5)에 의해 비교 주파수 신호(fp)에 대한 분주비가 M에서 (M+1)이 된다. 이에 따라, 비교 주파수 신호(fp)는 기준 신호(fr)에 대하여 소정의 위상 오차를 갖는 것이 되고, 상기와 같이 모듈값(QM)이 8이 되는 경우에는, 시각 T1에서 기준 신호(fr)의 펄스 8개분의 시간이 경과한 시각 T2에 있어서 다시 기준 신호(fr)와 위상이 가지런해진다.

한편, 제어 회로(23)는 주카운터(6)가 소정 수까지 카운트한 경우에 공급되는 신호에 따라 도 7의 (a) 및 도 7의 (b)에 도시된 제어 신호(CNT, XCNT)를 생성하고, 위상 비교기(20)와 선택 회로(24)로 공급한다. 여기서, 예컨대 도 7에 도시된 예에 있어서는, 제어 신호(CNT)가 시각 T1과, 시각 T1에서 기준 신호(fr)의 펄스 8개 분만큼 경과한 시각 T2의 근방에 있어서, 각각 소정 기간 하이 레벨이 된다.

한편, 도 4에 도시된 위상 비교기(20)에 있어서, 도 7의 (e)에서 도 7의 (h)에 도시된 신호(ΦP1, ΦR1, ΦP2, ΦR2)가 생성된다. 여기서, 신호(ΦR2)는 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차에 비례한 폭을 갖는 클록 신호가 된다. 따라서, 도 7의 (h)에 도시된 바와 같이, 시각 T1에서 시각 T2까지의 사이에 있어서, 신호(ΦR2)의 클록 폭은 순차 감소하게 된다.

또한, 도 7의 (g) 및 도 7의 (h)에 도시된 신호(ΦP2, ΦR2)는 각각 도 5에 도시된 지연 회로(22h)에 있어서 소정 시간 지연되고, 도 7의 (i) 및 도 7의 (j)에 도시된 신호(ΦDP2, ΦDR2)가 생성된다.

이에 따라, 도 6에 도시된 선택 회로(24)에 있어서는, AND 회로(31)로부터는 도 7의 (k)에 도시된 신호(N1)가 출력되고, AND 회로(32)로부터는 도 7의 (l)에 도시된 신호(N2)가 출력된다. 여기서, AND 회로(31, 32)는 시각 T1 및 시각 T2 근방 에 있어서 활성화되기 때문에, 결과적으로 신호(N1, N2)는 각각 도 7의 (e) 및 도 7의 (f)에 도시된 신호(ΦP1, ΦR1)와 동일한 신호가 된다.

또한, 도 6에 도시된 AND 회로(33, 34)는 AND 회로(31, 32)와는 반대로 시각 T1과 시각 T2 사이의 소정 기간에 있어서 활성화되고, 그 기간에 있어서 각각 도 7의 (m) 및 도 7의 (n)에 도시된 신호(N3, N4)를 출력한다.

여기서, 신호(N3)는 신호(ΦP2)와 신호(ΦDP2)의 논리곱에 의해 생성되지만, 신호(ΦP2)는 충분한 폭을 갖지 않는 펄스 신호이기 때문에, 도 7의 (m)에 도시된 바와 같이 항상 로우 레벨이 된다. 한편, 신호(N4)는 신호(ΦR2)와 신호(ΦDR2)의 논리곱에 의해 생성되지만, 신호(ΦR2)는 상기와 같이 기준 신호(fr)와 비교 주파수 신호(fp)의 위상차에 따른 폭을 갖는 펄스 신호이기 때문에, 도 7의 (n)에 도시된 바와 같이, 신호(ΦR2)와 신호(ΦDR2)가 동시에 하이 레벨이 되는 기간에 있어서 하이 레벨이 되는 펄스 신호가 된다.

그리고, 도 6에 도시된 선택 회로(24)에 있어서는, 신호(N1)와 신호(N3)의 논리합을 취함으로써 도 7의 (o)에 도시된 신호(ΦSP)가 OR 회로(35)로부터 출력되고, 신호(N2)와 신호(N4)의 논리합을 취함으로써 도 7의 (p)에 도시된 신호(ΦSR)가 OR 회로(36)로부터 출력된다.

따라서, 비교 주파수 신호(fp)의 위상이 기준 신호(fr)의 위상에 대하여 로크되어 있지 않은 상태에 있어서는 도 7의 (o) 및 도 7의 (p)에 도시된 신호(ΦSP, ΦSR)가 충전 펌프(21)로 공급되고, 충전 펌프(21)는 공급된 그 신호에 따라 출력 신호(VOUT)를 생성한다.

그리고, 시간의 경과에 의해 도 7의 (d)에 도시된 비교 주파수 신호(fp)의 위상이 기준 신호(fr)의 위상에 근접하면, 도 8의 (d)에 도시된 바와 같이 위상 비교기(20)에 의해 생성되는 신호(ΦR2)의 펄스 폭이 작아진다. 이에 따라, 도 8의 (d)에 도시된 신호(ΦR2)와 도 8의 (f)에 도시된 신호(ΦDR2)가 동시에 하이 레벨이 되는 시간이 없어지기 때문에, 도 6에 도시된 AND 회로(34)로 생성되는 신호(N4)는 도 8의 (j)에 도시된 바와 같이 항상 로우 레벨(L)이 된다.

따라서, 비교 주파수 신호(fp)의 위상이 기준 신호(fr)의 위상에 근접하여 로크 상태가 된 경우에는, 도 8의 (h) 및 도 8의 (j)에 도시된 신호(N2, N4)의 논리합을 취함으로써 OR 회로(36)로 생성되는 신호(ΦSR)는 도 8의 (l)에 도시된 바와 같이 시각 T1 및 시각 T2에서만 하이 레벨이 되고, 도 7의 (p)에 도시된 바와 같이 스퓨리어스 노이즈의 발생원이 되는 시각 T1과 시각 T2의 사이에 있어서의 펄스 신호가 소거된다.

이상으로부터, 본 발명의 실시 형태에 관한 PLL 회로에 따르면, 비교 주파수 신호(fp)의 위상이 로크된 상태에 있어서는, 기준 신호(fr)와 비교 주파수 신호(fp)의 위상 오차에 따라 생성되는 위상 오차 신호(펄스 신호)가 차단되고, 컨벤셔널 주파수를 갖는 신호가 충전 펌프(21)로 공급되기 때문에, 종래에 있어서의 분수 분주 동작에 있어서 발생하는 스퓨리어스 노이즈가 저감된다.

또한 일반적으로 분수 분주를 행하는 PLL 회로는 비교 주파수 신호(fp)의 위상이 기준 신호(fr)의 위상과 크게 어긋나 있는 로크전의 상태에 있어서는, 회로 고유의 위상 오차와 비교 주파수 신호(fp)의 위상을 로크할 때까지의 과정에서 생 기는 위상 오차에 따른 신호(ΦR2)를 생성하지만, 본 발명의 실시 형태에 관한 PLL 회로는 로크 상태에 있어서 상기와 같이 소정의 위상 오차 신호를 차단함으로써 로크 상태에 있어서는 충전 펌프(21)로 공급하는 신호를 그 PLL 회로 고유의 위상 오차에만 따른 신호(ΦSR)로서 스퓨리어스 노이즈를 저감하는 것이라고 할 수 있다.

전술한 바와 같이, 본 발명에 관한 PLL 회로 및 분주 방법에 따르면, 발진 수단으로 공급하는 위상차 신호를 변조함으로써 스퓨리어어스의 발생원이 되는 신호가 발진 수단에 공급되는 것을 억제할 수 있기 때문에, 간단한 구성으로써 스퓨리어스 노이즈를 저감하여 정밀도가 좋은 분주를 실현할 수 있다.

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분수 및 모듈값에 기초하는 주파수를 갖는 신호를 생성하기 위한 분수 분주를 수행하는 PLL 회로로서,

2개의 신호의 위상을 비교하여, 이 2개의 신호 간의 위상차에 기초하여 제 1 위상차 신호 및 제 2 위상차 신호를 출력하는 위상 비교 회로와,

상기 제 2 위상차 신호를 상기 분수 및 상기 모듈값에 기초하여 제 3 위상차 신호로 변조하는 위상차 신호 변조 회로와,

상기 제 1 위상차 신호 및 상기 제 3 위상차 신호에 기초하여 발진하는 발진 회로를 포함하고,

상기 위상차 신호 변조 회로는 상기 2개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 차단하는 것인 PLL 회로.
분수 및 모듈값에 기초하는 주파수를 갖는 신호를 생성하기 위한 분수 분주를 수행하는 PLL 회로로서,

2개의 신호의 위상을 비교하여, 이 2개의 신호 간의 위상차에 기초하여 제 1 위상차 신호 및 제 2 위상차 신호를 출력하는 위상 비교 회로와,

상기 제 2 위상차 신호를 상기 분수 및 상기 모듈값에 기초하여 제 3 위상차 신호로 변조하는 위상차 신호 변조 회로와,

상기 제 1 위상차 신호 및 상기 제 3 위상차 신호에 기초하여 발진시켜 분수 분주를 수행하는 발진 회로를 포함하고,

상기 위상차 신호 변조 회로는 상기 2개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 차단하는 것인 PLL 회로.
제11항에 있어서, 상기 위상차 신호 변조 회로는 상기 제 1 위상차 신호를 발진 회로에 선택적으로 출력하는 것인 PLL 회로.
제11항에 있어서, 상기 위상차 신호 변조 회로는,

상기 제 2 위상차 신호를 지연시키는 지연 회로와,

상기 제 2 위상차 신호와 상기 제 2 위상차 신호를 지연시켜 얻은 신호들에 기초하여 상기 제 3 위상차 신호를 생성하고 상기 제 3 위상차 신호를 상기 발진 회로에 출력하는 신호 생성 회로를 포함하는 것인 PLL 회로.
제13항에 있어서, 상기 지연 회로는 상기 2개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 지연시키는 것인 PLL 회로.
분수 및 모듈값에 기초하는 주파수를 갖는 신호를 생성하기 위한 주파수 분주 방법으로서,

(a) 2개의 신호 간의 위상차에 기초하여 제 1 위상차 신호 및 제 2 위상차 신호를 출력하는 단계와,

(b) 상기 제 2 위상차 신호를 상기 분수 및 상기 모듈값에 기초하여 제 3 위상차 신호로 변조하는 단계와,

(c) 상기 제 1 위상차 신호 및 상기 제 3 위상차 신호에 기초하여 발진시켜 원하는 주파수를 가진 신호를 생성하는 단계를 포함하며,

상기 단계(b)는 상기 2 개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 차단하는 것인 주파수 분주 방법.
분수 및 모듈값에 기초하는 주파수를 갖는 신호를 생성하기 위한 주파수 분주 방법으로서,

(a) 2개의 신호 간의 위상차에 기초하여 제 1 위상차 신호 및 제 2 위상차 신호를 출력하는 단계와,

(b) 상기 제 2 위상차 신호를 상기 분수 및 상기 모듈값에 기초하여 제 3 위상차 신호로 변조하는 단계와,

(c) 상기 제 1 위상차 신호 및 상기 제 3 위상차 신호에 기초하여 발진시켜 원하는 주파수를 가진 신호를 생성함으로써, 분수 주파수 분주를 수행하는 단계를 포함하며,

상기 단계(b)는 상기 2 개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 차단하는 것인 주파수 분주 방법.
제16항에 있어서, 상기 단계(b)는,

(d) 상기 제 2 위상차 신호를 지연시키는 단계와,

(e) 상기 제 2 위상차 신호와 단계(d)에서 얻은 신호들에 기초하여 상기 제 3 위상차 신호를 생성하는 단계와,

(f) 상기 제 3 위상차 신호를 출력하는 단계를 포함하는 것인 주파수 분주 방법.
제17항에 있어서, 상기 단계(d)는 상기 2 개의 신호 간의 위상차에 기초하여 상기 제 2 위상차 신호를 지연시키는 것인 주파수 분주 방법.