JPH06237167A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＰＬＬ回路に用いられる位相比較回路におい
て、異常出力の送出を確実に防止する。 【構成】 位相比較器１から可変入力信号に対する基準
入力信号の位相差に応じたパルス幅を有するパルスを出
力する。基準入力信号が異常状態となっている異常時間
をラッチ回路３及び４で検出する。この時間検出処理に
要する時間に応じて遅延回路２によって位相比較器１の
出力信号９０を遅延させる。検出された異常時間に応じ
て遅延回路２の出力信号１１の送出を、アンド回路５で
抑止する。 【効果】 遅延回路２で遅延させているので、異常出力
の送出が確実に防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は位相比較回路に関し、特
にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
に用いられる位相比較回路に関する。

【０００２】

【従来の技術】一般に、ＰＬＬ回路は、位相比較回路の
出力を平滑化するローパスフィルタと、この平滑出力に
より制御される電圧制御発振器と、この発振出力を分周
した後に位相比較回路の片方の入力にフィードバックせ
しめる分周器とを含んで構成されている。そして、ＰＬ
Ｌ回路はラジオ放送等の受信機に利用される他、ビデオ
テープレコーダ（ＶＴＲ）のドラムヘッドの回転制御等
にも用いられている。

【０００３】以下、ＶＴＲのドラムヘッドの回転制御用
ＰＬＬ回路に用いられる従来の位相比較回路について説
明する。

【０００４】図３は従来の位相比較回路の構成を示すブ
ロック図である。図において従来の比較回路は、位相比
較において基準となる信号を入力するための基準入力端
子６と、比較対象となる信号を入力するための可変入力
端子７とを有する位相比較器１を含んで構成されてい
た。この位相比較器１は、基準入力端子６に入力される
基準入力信号と可変入力端子７に入力される可変入力信
号との位相を比較するものであり、その比較結果は遅れ
出力端子８及び進み出力端子９に送出される。すなわ
ち、基準入力信号に対して可変入力信号が遅れている場
合は、その位相差に相当するパルス幅を有するパルスが
遅れ出力端子８に送出され、逆に進んでいる場合は、進
み出力端子９に送出されるのである。

【０００５】この従来の位相比較回路の動作について図
４のタイムチャートを参照して説明する。図４には図３
中の各端子６〜９における信号の波形が示されている。

【０００６】図において、ａ部のように基準入力端子６
の基準入力信号に対して可変入力端子７の可変入力信号
の位相が遅れている場合は、その遅れ量に比例したパル
ス幅を有するパルス８０が遅れ出力端子８に出力され
る。また、逆にｂ部のように基準入力信号に対して可変
入力信号の位相が進んでいる場合は、その進み量に比例
したパルス幅を有するパルス９０が進み出力端子９に出
力される。このようにして、位相差の遅れ／進みを区別
して検出し送出することができ、この出力に応じて図示
せぬ電圧制御発振器から所定のパルスが送出されるので
ある。

【０００７】

【発明が解決しようとする課題】しかしながら、ＶＴＲ
のドラムヘッドの回転制御用ＰＬＬ回路に用いられる位
相比較回路では、映像信号を基準入力信号として利用す
ることが多く、ｃ部のように映像信号が一時的に途切れ
る場合がある。

【０００８】かかる場合には、進み出力端子９にｃ部の
ような異常出力が送出される。この異常出力が図示せぬ
電圧制御発振器に入力されると、その出力周波数が急激
に低くなり、ＰＬＬ回路のロックがはずれてしまうとい
う欠点があった。

【０００９】この欠点を解決するための公知技術として
特開昭６３−１９４４１８号公報がある。これは、図５
に示されているように、位相比較器２、ループフィルタ
３及び発振器４からなる位相同期発振器１のフィードバ
ックループに、入力端子６への入力信号の断状態を検出
する入力断検出回路５を挿入してなる構成である。そし
て、入力信号の断を検出したときに参照入力を遮断する
ことにより、参照入力だけが入力されて発振器周波数が
大きくずれてＰＬＬ回路のロックがはずれることを防止
するものである。

【００１０】この公知技術によれば、入力信号が断にな
っても異常信号が送出されないとも考えられるが、入力
信号の異常状態を検出したときにはすでに異常信号が僅
かに送出されている場合も考えられ、異常信号の送出を
完全に防止することはできないという欠点がある。

【００１１】本発明は、かかる従来技術の欠点を解決す
るためになされたものであり、その目的は基準入力信号
が異常になっても出力端子には異常信号が全く送出され
ないようにすることのできる位相比較回路を提供するこ
とである。

【００１２】

【課題を解決するための手段】本発明による位相比較回
路は、第１の入力パルスに対する第２の入力パルスの位
相差に応じたパルス幅を有するパルスを出力する位相比
較手段と、前記第２の入力パルスが異常状態となってい
る異常時間を検出する検出手段と、この時間検出処理に
要する時間に応じて前記位相比較手段の出力パルスを遅
延させる遅延手段と、前記検出手段により検出された時
間に応じて前記遅延手段の出力を抑止する抑止手段とを
有することを特徴とする。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明による位相比較回路の一実施
例の構成を示すブロック図であり、図３と同等部分は同
一符号により示されている。図において、本発明の一実
施例による位相比較回路は、図３の構成に、位相比較器
１の進み出力を所定時間遅延させる遅延回路２と、位相
比較器１への基準入力信号が一時的に途切れたことを検
出するためのラッチ回路３及び４と、位相比較器１の進
み出力をゲートするアンド回路５とが追加された構成で
ある。

【００１５】位相比較器１は、可変入力端子７への可変
入力信号に対する基準入力端子６への基準入力信号の位
相差に応じたパルス幅を有するパルスを進み出力信号９
０として送出するものである。

【００１６】ラッチ回路３は、位相比較器１の進み出力
信号９０を、可変入力端子７の可変入力信号の立上がり
エッジでラッチする回路である。

【００１７】ラッチ回路４はラッチ回路３の出力信号１
２を、可変入力端子７の可変入力信号の立上りエッジで
ラッチする回路である。

【００１８】アンド回路５は、異常な信号の出力を、ラ
ッチ回路３の出力信号１２及びラッチ回路４の出力信号
１３によって抑止するために設けられている。すなわ
ち、出力信号１２及び１３のいずれか一方がローレベル
のときにアンド回路５が出力抑止されるのである。な
お、アンド回路５の出力は、修正進み出力端子１０に送
出される。

【００１９】ここで、ラッチ回路３は可変入力信号の立
上りエッジでラッチするものであるので、異常信号の出
力を確実に抑止するために、位相比較器１の出力信号９
０を遅延せしめる遅延回路２が設けられている。つま
り、出力信号９０を所定遅延時間だけ遅らせた出力信号
１１について抑止が行われるのである。

【００２０】かかる構成とされた本実施例の位相比較回
路の動作について図２のタイムチャートを参照して説明
する。図２において、図４の中の信号と同等の信号は同
一符号により示されている。

【００２１】図において、基準入力端子６への基準入力
信号に対して可変入力端子７への可変入力信号の位相が
遅れている場合は、ａ部のように、その遅れ量に比例し
たパルス幅を有するパルスが遅れ出力信号８０として遅
れ出力端子に送出される。

【００２２】逆に、基準入力信号に対して可変入力信号
の位相が進んでいる場合は、ｂ部のように、その進み量
に比例したパルス幅を有するパルスが進み出力信号９０
として送出される。そして、遅延回路２及びアンド回路
５を通って修正進み出力端子１０に送出される。このと
き、進み出力信号９０は可変入力信号と同時に立上がる
ため、ラッチ回路３の出力信号１２は変化せずハイレベ
ルのままである。ラッチ回路４についても同様である。

【００２３】したがって、ａ部及びｂ部のように入力信
号が正常である場合には、位相差の遅れ／進みを正しく
区別して検出された信号が遅れ出力端子８及び修正進み
出力端子１０に送出されることになる。

【００２４】次に、基準入力信号がｃ部のように一時的
に途切れた場合には、異常信号が進み出力信号９０とし
て送出される。この異常信号は可変入力信号の１周期分
遅れてラッチ回路３にラッチされ、その出力がローレベ
ルに変化する（）。さらに、可変入力信号の１周期分
遅れてラッチ回路４にもラッチされ、その出力もローレ
ベルに変化する（）。

【００２５】ここで、ラッチ回路３の出力信号１２及び
ラッチ回路４の出力信号１３は、アンド回路５に入力さ
れているため、いずれか一方がローレベルであれば、遅
延回路２の出力信号１１の出力は抑止される。つまり、
図中ので示されている時間内においては出力信号１１
がゲートされるため、異常信号は修正進み出力端子１０
に送出されることはないのである。

【００２６】基準入力信号が正常に戻った場合は、ラッ
チ回路３及び４の出力が順にハイレベルに変化し、遅延
回路２の出力信号１１の抑止が解除され、以後は修正進
み出力端子１０に出力信号１１が送出される。

【００２７】ここで、遅延回路２は、進み出力信号９０
を時間的にシフトさせる機能を有している。つまり、図
中ので示されているゲート時間範囲内に信号９０の異
常部分がアンド回路５に入力されるように遅延量が定め
られているのである。具体的には、可変入力端子７への
可変入力信号の１周期分より長く２周期分より短い時間
の遅延量とすれば良い。なお、異常信号部分が長時間続
いた場合でも、それに応じてゲート時間範囲（）も広
がるので、遅延回路２の出力信号１１の異常信号部分は
確実に出力抑止されることになる。

【００２８】要するに、本実施例ではラッチ回路３及び
４の両ラッチ出力の変化タイミングにより可変入力信号
が異常状態となっている時間の開始時刻と終了時刻とを
検出し、その検出処理に要する可変入力信号の１周期分
の時間に応じて位相比較器１の進み出力信号９０を遅延
させているのである。そして、その検出された時間範囲
内はアンド回路５によって出力を抑止しているのであ
る。

【００２９】なお、以上はＶＴＲのドラムヘッドの回転
制御用ＰＬＬ回路に用いられる位相比較回路について説
明したが、これに限らず、ＰＬＬ回路の位相比較回路に
ついて本発明が広く適用できることは明らかである。

【００３０】

【発明の効果】以上説明したように本発明は、基準入力
信号が異常になっている時間を検出し、この時間の間は
信号の送出を抑止することにより、基準入力信号が一時
的に途切れた場合でも、異常信号が全く送出されないと
いう効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による位相比較回路の構成を示
すブロック図である。

【図２】図１の位相比較回路の各部の動作を示すタイム
チャートである。

【図３】従来の位相比較回路の構成を示すブロック図で
ある。

【図４】図３の位相比較回路の各部の動作を示すタイム
チャートである。

【図５】従来の他の位相比較回路の構成を示すブロック
図である。

【符号の説明】

１ 位相比較器 ２ 遅延回路 ３，４ ラッチ回路 ５ アンド回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の入力パルスに対する第２の入力パ
   ルスの位相差に応じたパルス幅を有するパルスを出力す
   る位相比較手段と、前記第２の入力パルスが異常状態と
   なっている異常時間を検出する検出手段と、この時間検
   出処理に要する時間に応じて前記位相比較手段の出力パ
   ルスを遅延させる遅延手段と、前記検出手段により検出
   された時間に応じて前記遅延手段の出力を抑止する抑止
   手段とを有することを特徴とする位相比較回路。
2. 【請求項２】 前記検出手段は、前記位相比較手段の出
   力を、前記第１の入力パルスによりラッチする第１のラ
   ッチ手段と、このラッチ出力を、前記第１の入力パルス
   によりラッチする第２のラッチ手段とを有し、これら第
   １及び第２のラッチ手段のラッチ出力の変化タイミング
   に基づいて前記異常時間の開始時刻及び終了時刻を検出
   し、かつ前記遅延手段の遅延量を、少なくとも前記第１
   の入力パルスの１周期に相当する時間としたことを特徴
   とする請求項１記載の位相比較回路。