JP2003324345A - 分周器、分周回路及びｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 「自然数／２」の分周率を実現可能な分周器
を簡単な回路で実現する。 【解決手段】 入力信号波形の立ち上がり立ち下がりの
双方をトリガとして動作可能な第１両エッジトリガ型フ
リップフロップ回路（１１）と、上記第１両エッジトリ
ガ型フリップフロップ回路の後段に配置され、上記入力
信号波形の立ち上がり立ち下がりの双方をトリガとして
動作可能な第２両エッジトリガ型フリップフロップ回路
（１２）と、上記第１両エッジトリガ型フリップフロッ
プ回路及び上記第２両エッジトリガ型フリップフロップ
回路の出力信号と制御信号とに基づいて上記入力信号の
分周比を制御可能な複合ゲート（１３）とを設けること
により、「自然数／２」の分周率を実現可能な分周器の
簡素化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号を分周す
る分周技術に関し、例えば無線用ＰＬＬ（フェーズ・ロ
ックド・ループ）回路に適用して有効な技術に関する。

【０００２】

【従来の技術】無線用ＰＬＬ回路は、例えばCQ出版株式
会社から出版されたトランジスタ技術１９９９年６月号
（第２４５頁〜）にも記載されているように、ＲＦ帯周
波数シンセサイザなどに利用される。このＲＦ帯周波数
シンセサイザは、高周波信号を作り出す電圧制御発振器
（「ＶＣＯ」という）、その出力信号を基準信号と比較
して制御する位相比較器、この位相比較器の比較出力に
基づいて動作制御されるチャージポンプなどを含んで成
り、上記チャージポンプの出力電圧に基づいて上記ＶＣ
Ｏの発振周波数が制御されるようになっている。一般的
な周波数シンセサイザでは、ＶＣＯの発振周波数や水晶
発振器の発振周波数は、位相比較器で比較される信号周
波数に比べて遙かに高く設定され、位相比較器の前段に
配置された分周器によって適宜に分周される。そして位
相比較器では、上記分周器で分周された信号についての
位相比較が行われるようになっている。

【０００３】

【発明が解決しようとする課題】無線用ＰＬＬの比較周
波数は、周波設定分解能以下に制限され、高くすること
が出来ない。その理由は、従来の分周器は、自然数の分
周比しか設定できない事による。例えば、１０ＧＨｚ付
近の無線周波数を、１ＭＨｚの周波数設定分解能単位で
設定したい場合には、約１０ＧＨｚの信号をＮ（≒１
０，０００）分周し、基準周波数（＝１ＭＨｚ＝比較周
波数）と比較し一致するように負帰還をかけることで、
Ｎ×１ＭＨｚの周波数を得ている。

【０００４】分周率であるＮは通常自然数にしか設定で
きないので、周波数設定分解能≧比較周波数となってし
まう。また、スプリアス成分を低減するため、比較周波
数は、帰還帯域幅よりも遙かに高く設定され、隣接チャ
ネルとの周波数間隔は、周波数設定分解能以上に設定さ
れる。これにより、帰還帯域幅は、隣接チャネルとの周
波数間隔に比べて遙かに狭くなるため、帰還帯域幅が制
限されることで、ロック時間（周波数切換え時間）の制
限、ＰＬＬ動作により位相雑音が低減できる下限帯域の
制限などの制約が発生する。

【０００５】帰還帯域幅の減少を抑えるために（帰還帯
域幅／比較周波数）の比を大きめに取ると、ループフィ
ルタの利得を増大させることになり、スプリアス成分の
増大や、ループフィルタ雑音の増大が生じる。

【０００６】分数の分周比を扱える方法として、分数比
分周器（特開平６−２４４７２１号公報）が知られてい
るが、近似誤差による雑音の影響を抑えるために様々な
工夫が必要であり、そのために、回路構成が複雑になっ
てしまうことが、本願発明者によって見いだされた。

【０００７】さらに「自然数／２」の分周器としては、
特開平６−１３８９１号公報に記載された技術が知られ
ている。最も高い周波数である入力周波数（≒無線周波
数）で動かす回路の規模が大きく、その分、消費電流が
多くなる。

【０００８】本発明の目的は、「自然数／２」の分周率
を実現可能な分周器を簡単な回路で実現することにあ
る。また、本発明の別の目的は、「自然数／２」の分周
率を実現可能な回路の消費電流の低減を図ることにあ
る。さらに、本発明の別の目的は、「自然数／２」の分
周率を実現可能な分周器を含む分周回路やそれを含むＰ
ＬＬ回路を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、第１の手段として、入力信号波
形の立ち上がり立ち下がりの双方をトリガとして動作可
能な第１両エッジトリガ型フリップフロップ回路と、上
記第１両エッジトリガ型フリップフロップ回路の後段に
配置され、上記入力信号波形の立ち上がり立ち下がりの
双方をトリガとして動作可能な第２両エッジトリガ型フ
リップフロップ回路と、上記第１両エッジトリガ型フリ
ップフロップ回路及び上記第２両エッジトリガ型フリッ
プフロップ回路の出力信号と制御信号とに基づいて上記
入力信号の分周比を制御可能な複合ゲートとを含んで分
周器を構成する。

【００１２】上記の手段によれば、第１両エッジトリガ
型フリップフロップ回路及び第２両エッジトリガ型フリ
ップフロップ回路は、入力信号波形の立ち上がり立ち下
がりの双方をトリガとして動作する。このことは、入力
信号のローレベルからハイレベルへの変化タイミングで
のみ動作するライズエッジトリガ型フリップフロップ回
路を用いる場合に比べて、２倍の速度で信号変化を得る
ことができる。例えば、ライズエッジトリガ型フリップ
フロップ回路を用いて、４分周及び３分周を選択的に実
現可能な分周器（これを「４，３分周器」と表記する）
が構成されるとき、上記ライズエッジトリガ型フリップ
フロップ回路を両エッジトリガ型フリップフロップ回路
に置き換えることにより、２分周及び１．５分周を選択
的に実現可能な分周器（これを「２，１．５分周器」と
表記する）を実現することができる。このことが、「自
然数／２」の分周率を実現可能な分周器を簡単な回路で
実現するという、本発明の目的を達成する。また、両エ
ッジトリガ型フリップフロップ回路を用いた上記構成の
分周器は、例えば特開平６−１３８９１号公報に記載さ
れている回路に比べると、高い周波数である入力周波数
（≒無線周波数）で動く回路の規模が小さいため、その
分、消費電流が少なくなる。このことが、「自然数／
２」の分周率を実現可能な回路の消費電力の低減を図る
という、本発明の別の目的を達成する。

【００１３】第２の手段として、それぞれ入力信号をト
リガとして動作可能な複数のレベルトリガ型フリップフ
ロップ回路を含んで成る第１ブロックと、上記第１ブロ
ックの後段に配置され、それぞれ入力信号をトリガとし
て動作可能な複数のレベルトリガ型フリップフロップ回
路を含んで成る第２ブロックと、上記第１ブロック及び
上記第２ブロックの出力信号と、入力された制御信号と
に基づいて上記入力信号の分周比を変更可能な複合ゲー
トと、上記入力信号に応じて上記第１ブロックと上記第
２ブロックとが相補的にホールド状態と動作状態とに交
互に切り換えられるとき、ホールド状態におけるブロッ
クの出力信号を選択的に出力可能なセレクタと、を含ん
で分周器を構成する。

【００１４】上記の手段によれば、セレクタは、上記入
力信号に応じて上記第１ブロックと上記第２ブロックと
が相補的にホールド状態と動作状態とに交互に切り換え
られるとき、ホールド状態におけるブロックの出力信号
を選択的に出力する。このような２ステージ構成を採用
することで、レベルトリガ型フリップフロップ回路の適
用を可能とする。レベルトリガ型フリップフロップ回路
は、一般には物理ゲート１段のみで構成することがで
き、高速動作可能とされる。また、２ステージ構成を採
用することで、１入力信号周期当たりに動作させなけれ
ばならない物理ゲートの段数を減少させることができ、
このことが、消費電流の低減を達成する。

【００１５】そして、第１分周器と、この第１分周器の
後段に直列配置され、入力信号を分周するための少なく
とも１個の第２分周器と、上記第２分周器の出力信号を
プログラマブルにダウンカウントするためのプログラマ
ブルダウンカウンタとを含んで分周回路が構成されると
き、上記第１分周器として、上記構成の分周器を適用す
ることができる。また、このとき、入力信号を２分周す
るための第３分周器を上記第１分周器の前段に配置する
ことによって最大動作周波数を上げることができる。

【００１６】さらに、入力電圧のレベルに応じて発振周
波数が制御される電圧制御発振器と、上記電圧制御発振
器の出力信号を分周する分周手段と、上記分周手段から
の分周出力と、外部から与えられた参照信号との位相比
較を行う位相比較器と、上記位相比較器の比較結果に応
じた電流を出力するチャージポンプと、所定の周波数特
性に基づいて上記チャージポンプの出力電流から上記電
圧制御発振器を制御するための電圧を得るループフィル
タとを含んでＰＬＬ回路が構成されるとき、上記分周手
段として、上記構成の分周回路を適用することができ
る。

【００１７】

【発明の実施の形態】図１には、本発明にかかる分周器
の一例である分周回路の構成例が示される。

【００１８】図１に示される分周器１０は、２，１．５
分周を可能とする回路とされ、２個の両エッジトリガ型
フリップフロップ回路１１，１２と、複合ゲート１３と
が結合されて成る。両エッジトリガ型フリップフロップ
回路１１，１２はそれぞれデータ入力端子Ｄ、クロック
入力端子ＣＫ、及び出力端子Ｑを備える。複合ゲート１
３は、ノア論理を得るためのノアゲート１４と、オア論
理を得るためのオアゲート１５とが結合されて成る。ノ
アゲート１４の一方の入力端子には、制御端子ＣＮＴか
らのコントロール信号が入力される。ノアゲート１４の
他方の入力端子及び両トリガ型フリップフロップ回路１
２の入力端子Ｄには両エッジトリガ型フリップフロップ
回路１１の出力端子Ｑからの出力信号Ｑ０が伝達され
る。ノアゲート１４の出力端子は、後段のオアゲート１
５の一方の入力端子に伝達される。また、このオアゲー
ト１５の他方の入力端子には両エッジトリガ型フリップ
フロップ回路１２の出力端子Ｑからの出力信号Ｑ１が伝
達される。そしてこの出力信号Ｑ１は、出力端子ＯＵＴ
を介して後段回路へ出力される。オアゲート１５の出力
信号は、両エッジトリガ型フリップフロップ回路１１に
おけるデータ入力端子Ｄに伝達される。両エッジトリガ
型フリップフロップ回路１１，１２におけるクロック入
力端子ＣＫには、入力端子ＩＮからの入力信号が伝達さ
れる。

【００１９】上記両エッジトリガ型フリップフロップ回
路１１，１２は、図２３に示されるように、それぞれク
ロック入力端子ＣＫの論理に応じて信号切換えを行う３
個のセレクタ３３１，３３２，３３３を含む。つまり、
３個のセレクタ３３１，３３２，３３３による２段構成
とされ、クロック入力端子ＣＫが、論理値“０”から論
理値“１”に遷移するタイミング、及び論理値“１”か
ら論理値“０”に遷移するタイミングでのみ、データ入
力端子Ｄの値を取り込み出力端子Ｑから出力される。他
の状態では直前のＱの値を保持し続ける。

【００２０】ここで、図１に示される分周器１０の比較
対象とされる回路について説明する。

【００２１】図１８に示される分周器２８０は、４分周
固定とされ、２個のライズエッジトリガ型フリップフロ
ップ回路２８１，２８２が結合されて成る。上記ライズ
エッジトリガ型フリップフロップ回路２８１，２８２
は、図２２に示されるように、物理ゲートである２個の
セレクタ回路３２１，３２３による２段構成であり、ク
ロック入力端子ＣＫが論理値“０”から論理値“１”へ
の変化タイミングでのみデータ入力端子Ｄからの入力デ
ータを取り込んで出力端子に伝達する。他の状態では直
前の出力端子Ｑの値を保持し続ける。分周器２８０は、
図１９に示されるように、入力端子ＩＮからの入力信号
のライズエッジ毎に、保持値（Ｑ０，Ｑ１）は、４つの
状態が切り換えられる。

【００２２】図２０に示される分周器３００は、図１８
に示される回路に、複合ゲート３０３を設けたものであ
る。複合ゲート３０３は、ノア論理を得るためのノアゲ
ート３０４と、オア論理を得るためのオアゲート３０５
とを含み、図１に示される場合と同様に構成される。図
２１には図２０における主要部の動作タイミングが示さ
れる。制御端子ＣＮＴからのコントロール信号が第１の
状態（図２１では論理値“１”の状態）では、図１８に
示される回路と同じ動作をするが、制御端子ＣＮＴから
のコントロール信号が第２の状態（図２１では論理値
“０”の状態）では、図１８に示される回路に対して
（Ｑ０，Ｑ１）＝（０，０）の次が（１，１）となり、
特定の保持値（０，１）のみがスキップされることで３
つの状態が順次変化される。

【００２３】同様に、図１に示される構成においても、
主要部の動作タイミングが図２に示されるように、制御
端子ＣＮＴからのコントロール信号が第１の状態では、
図１８に示される回路と同じ動作をするが、制御端子Ｃ
ＮＴからのコントロール信号が第２の状態では、図１８
に示される回路に対して（Ｑ０，Ｑ１）＝（０，０）の
次が（１，１）となり、特定の保持値（０，１）のみが
スキップされることで３つの状態が順次変化される。し
かしながら、図１に示される構成においては、両エッジ
トリガ型フリップフロップ回路１１，１２が用いられ、
クロック入力端子ＣＫが、論理値“０”から論理値
“１”に遷移するタイミング、及び論理値“１”から論
理値“０”に遷移するタイミングでのみ、データ入力端
子Ｄの値を取り込み出力端子Ｑから出力されるため、２
倍の速度で信号変化を作ることができ、それによって、
２，１．５分周器を実現できる。

【００２４】尚、図１に示される構成では、３個分の物
理ゲートを持つ２個の両エッジトリガ型フリップフロッ
プ回路１１，１２と、１個分の物理ゲートを持つ１個の
複合ゲート１３とを含んで構成され、物理ゲート数は７
個とされる。また、入力端子ＩＮからの入力信号の切り
替わり半周期当たり２段分の物理ゲート段数を持つ１段
の両エッジトリガ型フリップフロップ回路１１，１２
と、物理ゲート１段分の複合ゲート１３の動作が必要と
され、物理段数は入力周期当たり６段とされる。

【００２５】上記の例によれば、以下の作用効果を得る
ことができる。

【００２６】（１）図２０に示されるようにライズエッ
ジトリガ型フリップフロップ回路２８１，２８２を用い
て４，３分周器が構成されるのに比べて、図１に示され
るように両エッジトリガ型フリップフロップ回路１１，
１２を用いることにより、２，１．５分周器を実現する
ことができる。これにより、２，１．５分周器を簡単な
回路で実現することができる。

【００２７】（２）両エッジトリガ型フリップフロップ
回路を用いた上記構成の分周器は、例えば特開平６−１
３８９１号公報に記載されている回路に比べると、高い
周波数である入力周波数（≒無線周波数）で動く回路の
規模を小さくすることができるため、その分、消費電流
が少なくなり、回路の消費電力の低減を図ることができ
る。

【００２８】次に、分周器の別の構成例について説明す
る。

【００２９】図３に示される分周器３０は、４個のレベ
ルトリガ型フリップフロップ回路３１，３２，３３，３
４と、２個の複合ゲート３４１，３５１と、セレクタ３
６，３７とを含む。

【００３０】レベルトリガ型フリップフロップ回路３
１，３２のクロック入力端子ＣＫには、入力端子ＩＮか
らの入力信号がそのまま入力されるが、レベルトリガ型
フリップフロップ回路３３，３４のクロック入力端子Ｃ
Ｋには、入力端子ＩＮからの入力信号が反転されてから
入力される。上記４個のレベルトリガ型フリップフロッ
プ回路３１，３２，３３，３４は、それぞれデータ入力
端子Ｄ、クロック入力端子ＣＫ、出力端子Ｑを備え、特
に制限されないが、図５に示されるように、物理ゲート
である１個のセレクタ３７によって構成される。クロッ
ク入力端子ＣＫが論理値“１”で、データ入力端子Ｄか
らの入力データが出力端子Ｑに伝達される（スルー動
作）。また、クロック入力端子ＣＫが論理値“０”の場
合には、出力端子Ｑにおける直前の値が保持されるよう
になっている。複合ゲート３４１は、ノアゲート４１と
それの後段に配置されたオアゲート４２とが結合されて
成る。複合ゲート３５１は、ノアゲート４３とそれの後
段に配置されたオアゲート４４とが結合されて成る。ノ
アゲート４１，４３の一方の入力端子には、制御端子Ｃ
ＮＴからのコントロール信号が供給される。ノアゲート
４１，４３の他方の入力端子には、それぞれレベルトリ
ガ型フリップフロップ回路３１，３３の出力端子Ｑから
の出力信号が供給される。オアゲート４２，４４の他方
の入力端子にはそれぞれレベルトリガ型フリップフロッ
プ回路３２，３４の出力端子Ｑからの出力信号が供給さ
れる。

【００３１】レベルトリガ型フリップフロップ回路３１
の出力端子Ｑからの出力信号は、ノアゲート４１の一方
の入力端子に入力されることにより、制御端子ＣＮＴか
らのコントロール信号とのノア論理が求められる。ま
た、レベルトリガ型フリップフロップ回路３１の出力端
子Ｑからの出力信号は、レベルトリガ型フリップフロッ
プ回路３４のデータ入力端子Ｄに伝達されるとともに、
仮想ゲート３６に伝達される。

【００３２】レベルトリガ型フリップフロップ回路３２
の出力端子Ｑからの出力信号は、オアゲート４２に伝達
され、そこでノアゲート４１からの出力信号とのオア論
理が求められる。このオアゲート４２の出力信号はレベ
ルトリガ型フリップフロップ回路３３のデータ入力端子
Ｄに伝達される。また、レベルトリガ型フリップフロッ
プ回路３２及び３４の出力端子Ｑからの出力信号はセレ
クタ３７及び出力端子ＯＵＴを介して外部出力可能とさ
れる。

【００３３】レベルトリガ型フリップフロップ回路３３
の出力端子Ｑからの出力信号は、ノアゲート４３の一方
の入力端子に伝達されて、制御端子ＣＮＴからのコント
ロール信号とのノア論理が求められる。また、レベルト
リガ型フリップフロップ回路３３の出力端子Ｑからの出
力信号は、仮想ゲート３６に伝達されるとともに、レベ
ルトリガ型フリップフロップ回路３２のデータ入力端子
Ｄに伝達される。

【００３４】レベルトリガ型フリップフロップ回路３４
の出力端子Ｑからの出力信号は、オアゲート４４の一方
の入力端子に伝達されて、ノアゲート４３からの出力信
号とのオア論理が求められる。このオアゲート４４から
の出力信号はレベルトリガ型フリップフロップ回路３１
のデータ入力端子Ｄに伝達される。また、レベルトリガ
型フリップフロップ回路３４の出力端子Ｑからの出力信
号は、セレクタ３７及び外部端子ＯＵＴを介して外部出
力可能とされる。

【００３５】セレクタ３７は、入力端子ＩＮからの入力
信号が論理値“０”の場合に、レベルトリガ型フリップ
フロップ回路３２の出力信号を外部出力し、入力端子Ｉ
Ｎからの入力信号が論理値“１”の場合に、レベルトリ
ガ型フリップフロップ回路３４の出力信号を外部出力す
る。

【００３６】入力端子ＩＮからの入力信号が論理値
“０”のとき、レベルトリガ型フリップフロップ回路３
１，３２はホールド状態、レベルトリガ型フリップフロ
ップ回路３３，３４は動作状態とされる。また、入力端
子ＩＮからの入力信号が論理値“１”のとき、レベルト
リガ型フリップフロップ回路３１，３２は動作状態、レ
ベルトリガ型フリップフロップ回路３３，３４はホール
ド状態とされる。このように入力端子ＩＮからの入力信
号の１／２の動作周波数毎に動作ブロックの変わる２ス
テージ構成を採ることで、図５に示される物理ゲート１
段のみのセレクタ３７から成るレベルトリガ型フリップ
フロップ回路３１，３２，３３，３４の使用が可能にさ
れる。このレベルトリガ型フリップフロップ回路３１，
３２，３３，３４は、物理ゲート１段のみのセレクタ３
７から構成されるため、高速動作が可能とされる。

【００３７】これにより、入力信号の上限周波数は、図
２０に示される構成に対して、３／４倍（＝物理ゲート
段数比）程度に抑えられ、図１に示される構成に対して
は、３／２倍（＝６／４＝物理ゲート段数比）に高速化
される。

【００３８】ここで、レベルトリガ型フリップフロップ
回路３１，３２が本発明における第１ブロックの一例と
され、レベルトリガ型フリップフロップ回路３３，３４
が本発明における第２ブロックの一例とされる。

【００３９】図４には、図３に示される分周器３０にお
ける主要部の動作タイミングが示される。制御端子ＣＮ
Ｔからのコントロール信号が論理値“１”のとき、入力
信号が２分周されて出力される。制御信号ＣＮＴからの
コントロール信号が論理値“０”のとき、（Ｑ０，Ｑ
１）＝（０，１）の場合がスキップされることによっ
て、入力信号の１．５分周が可能とされる。

【００４０】図６には、上記分周器を含んで成る分周回
路が示される。

【００４１】図６に示される分周回路６０は、特に制限
されないが、２，１．５分周器６０１、２分周器６０
２，６０３、プログラマブルダウンカウンタ６０４，６
０５を含んで成る。

【００４２】２，１．５分周器６０は、入力端子ＩＮか
らの入力信号を２分周又は１．５分周して出力端子ＯＵ
Ｔから出力する。分周比の切り換えは制御端子ＣＮＴか
らのコントロール信号によって行われる。この２，１．
５分周器６０には、図１や図３に示される構成が適用さ
れる。

【００４３】２分周器６０２は、前段に配置された２，
１．５分周器６０からの出力信号を入力端子ＩＮから取
り込み、それを２分周して出力端子ＯＵＴから出力す
る。２分周器６０３は、前段に配置された２分周器６０
２のからの出力信号を入力端子ＩＮから取り込み、それ
を２分周して出力端子ＯＵＴから出力する。この出力信
号は、プログラマブルダウンカウンタ６０４，６０５に
伝達される。２分周器６０２，６０３は、図８に示され
るように１個のフリップフロップ回路によって構成さ
れ、図９に示されるように入力端子ＩＮからの入力信号
が２分周されて出力端子ＯＵＴから出力される。

【００４４】プログラマブルダウンカウンタ６０４，６
０５は、入力信号をプログラマブルにダウンカウントす
る。すなわち、プログラマブルダウンカウンタ６０４，
６０５は、ＲＥＳ信号（ポジティブパルス）が入力され
ると、ＺＥＲＯ出力信号が論理値“０”となり、２値論
理信号ＣＯＵＮＴ＿ＮＵＭＢＥＲによって指示された回
数だけ、入力信号ｆｉｎのライズエッジ信号が入力され
ると、ダウンカウント動作によりＺＥＲＯ出力信号が論
理値“１”になる。プログラマブルダウンカウンタ６０
４に対する２値論理信号ＣＯＵＮＴ＿ＮＵＭＢＥＲは、
分周率（Ｎ）によって与えられ、プログラマブルダウン
カウンタ６０５に対する２値論理信号ＣＯＵＮＴ＿ＮＵ
ＭＢＥＲは、分周率（Ａ）によって与えられる。プログ
ラマブルダウンカウンタ６０５からのＺＥＲＯ出力信号
の反転信号と、２分周器６０２からの出力信号と、２，
１．５分周器６０１からの出力信号とのオア論理がオア
ゲート６０６によって得られ、このオアゲート６０６の
出力信号が、コントロール信号として分周器６０１の制
御端子ＣＮＴに伝達される。プログラマブルダウンカウ
ンタ６０４，６０５は、特に制限されないが、図１０に
示されるように、複数のロード機能付きライズエッジト
リガ型フリップフロップ回路１０１と、この複数のロー
ド機能付きライズエッジトリガ型フリップフロップ回路
１０１の出力端子Ｑからの出力信号の反転信号のナンド
論理を得るナンドゲート１０２と、それによってセット
されるフリップフロップ回路１０５を含んで成る。フリ
ップフロップ回路１０５は、２入力ナンドゲート１０
３，１０４とが結合されて成る。このフリップフロップ
回路１０５は、ＲＥＳ信号によって初期化される。図１
１には、上記ライズエッジトリガ型フリップフロップ回
路１０１の構成例が示される。ＬＴが論理値“０”であ
れば、図２２に示されるライズエッジトリガ型フリップ
フロップ回路２８１，２８２と同機能とであり、ＬＴが
論理値“１”であれば、ＬＤの値が出力端子Ｑから出力
される。

【００４５】図７には、図６に示される分周回路の比較
対象とされる回路が示される。

【００４６】図７に示される回路は、自然数分周器とさ
れ、入力初段に、４分周及び３分周を可能とする４，３
分周器７１が配置され、この４，３分周器７１の出力信
号が２分周器６０２に供給されるようになっている。こ
れに対して図６に示される構成では、上記４，３分周器
７１に代えて、２，１．５分周器６０１が配置されてお
り、任意の自然数に対して、「自然数／２」の分周動作
を行うことができる。

【００４７】図１２には、分周回路６０の別の構成例が
示される。

【００４８】図１２に示される分周回路６０が、図６に
示されるのと大きく異なるのは、２，１．５分周器６０
１に代えて、２分周と２．５分周とを選択的に可能とす
る分周器（「２，２．５分周器」と表記する）１２１が
設けられている点である。２，１．５分周器６０１に代
えて、２，２．５分周器１２１を用いても「自然数／
２」の分周動作が可能とされる。

【００４９】尚、図１２に示される分周回路では、プロ
グラマブルダウンカウンタ６０５の出力信号と、２分周
器６０２の出力信号と、２，２．５分周器１２１の出力
信号とのノア論理を求めるためのノアゲート１２２が設
けられ、このノアゲート１２２の出力信号が、２，２．
５分周器１２１の制御端子ＣＮＴにコントロール信号と
して入力されるようになっている。

【００５０】図１３には、上記２，２．５分周器１２１
の構成例が示される。

【００５１】２，２．５分周器１２１は、６個のレベル
トリガ型フリップフロップ回路１３１，１３２，１３
３，１３４，１３５，１３６と、２個の複合ゲート１３
７，１４０と、セレクタ１４３，１４４とを含む。レベ
ルトリガ型フリップフロップ回路１３１，１３２，１３
３のクロック入力端子ＣＫには、入力端子ＩＮからの入
力信号がそのまま入力されるが、レベルトリガ型フリッ
プフロップ回路１３４，１３５，１３６のクロック入力
端子ＣＫには、入力端子ＩＮからの入力信号が反転され
てから入力される。上記６個のレベルトリガ型フリップ
フロップ回路１３１，１３２，１３３，１３４，１３
５，１３６は、それぞれデータ入力端子Ｄ、クロック入
力端子ＣＫ、出力端子Ｑを備え、特に制限されないが、
図５に示されるように、物理ゲート１段である１個のセ
レクタ３７によって構成される。クロック入力端子ＣＫ
が論理値“１”で、データ入力端子Ｄからの入力データ
が出力端子Ｑに伝達される（スルー動作）。また、クロ
ック入力端子ＣＫが論理値“０”の場合には、出力端子
Ｑにおける直前の値が保持されるようになっている。複
合ゲート１３７は、ノアゲート１３８，１３９とを含
む。複合ゲート１４０は、ノアゲート１４１，１４２と
を含む。ノアゲート１３８，１４１の一方の入力端子に
は、制御端子ＣＮＴからのコントロール信号が供給され
る。ノアゲート１３８，１４１の他方の入力端子には、
それぞれレベルトリガ型フリップフロップ回路１３３，
１３６の出力端子Ｑからの出力信号が反転されて伝達さ
れる。ノアゲート１３９の一方の入力端子にはレベルト
リガ型フリップフロップ回路１３２の出力端子Ｑからの
出力信号が伝達され、ノアゲート１３８の出力信号との
ノア論理が得られるようになっている。そしてこのノア
ゲート１３９の出力信号は、後段のレベルトリガ型フリ
ップフロップ回路１３４のデータ入力端子Ｄに伝達され
る。また、レベルトリガ型フリップフロップ回路１３１
の出力端子Ｑからの出力信号は、レベルトリガ型フリッ
プフロップ回路１３５のデータ入力端子Ｄに伝達され
る。ノアゲート１４２の一方の入力端子にはレベルトリ
ガ型フリップフロップ回路１３５の出力端子Ｑからの出
力信号が伝達され、ノアゲート１４１の出力信号とのノ
ア論理が得られるようになっている。そしてこのノアゲ
ート１４２の出力信号はレベルトリガ型フリップフロッ
プ回路１３１のデータ入力端子Ｄに伝達される。レベル
トリガ型フリップフロップ回路１３４の出力端子Ｑから
の出力信号はレベルトリガ型フリップフロップ回路１３
２のデータ入力端子Ｄに伝達され、レベルトリガ型フリ
ップフロップ回路１３２の出力端子Ｑからの出力信号は
レベルトリガ型フリップフロップ回路１３６のデータ入
力端子Ｄに伝達される。レベルトリガ型フリップフロッ
プ回路１３５の出力端子Ｑからの出力信号はレベルトリ
ガ型フリップフロップ回路１３３のデータ入力端子Ｄに
伝達され、レベルトリガ型フリップフロップ回路１３３
の出力端子Ｑからの出力及びレベルトリガ型フリップフ
ロップ回路１３６の出力端子Ｑからの出力はセレクタ１
４４及び出力端子ＯＵＴを介して外部出力可能とされ
る。

【００５２】入力端子ＩＮからの入力信号が論理値
“０”のとき、レベルトリガ型フリップフロップ回路１
３１，１３２，１３３はホールド状態、レベルトリガ型
フリップフロップ回路１３４，１３５，１３６は動作状
態とされる。また、入力端子ＩＮからの入力信号が論理
値“１”のとき、レベルトリガ型フリップフロップ回路
１３１，１３２，１３３は動作状態、レベルトリガ型フ
リップフロップ回路１３４，１３５，１３６はホールド
状態とされる。このように入力端子ＩＮからの入力信号
の１／２の動作周波数毎に動作ブロックの変わる２ステ
ージ構成を採ることで、図５に示される物理ゲート１段
のみのセレクタ３７から成るレベルトリガ型フリップフ
ロップ回路１３１，１３２，１３３，１３４，１３５，
１３６の使用が可能にされる。このレベルトリガ型フリ
ップフロップ回路１３１，１３２，１３３，１３４，１
３５，１３６は、物理ゲート１段のみのセレクタ３７か
ら構成されるため、高速動作が可能とされる。

【００５３】ここで、レベルトリガ型フリップフロップ
回路１３１〜１３３が本発明における第１ブロックの一
例とされ、レベルトリガ型フリップフロップ回路１３４
〜１３６が本発明における第２ブロックの一例とされ
る。

【００５４】図１４には、図１３に示される分周器３０
における主要部の動作タイミングが示される。制御端子
ＣＮＴからのコントロール信号が論理値“１”のとき、
入力信号が２．５分周されて出力される。制御信号ＣＮ
Ｔからのコントロール信号が論理値“０”のとき、（Ｑ
０，Ｑ１，Ｑ２）＝（０，０，０）の場合がスキップさ
れることによって、入力信号の２分周が可能とされる。

【００５５】図１３に示される回路構成では、１個分の
物理ゲートである６個のレベルトリガ型フリップフロッ
プ回路１３１，１３２，１３３，１３４，１３５，１３
６と、１個分の物理ゲートである２個の複合ゲート１３
７，１４０と、１個分の物理ゲートである１個のセレク
タ１４４とを含んで構成されるため、物理ゲート数は全
部で９個であり、また、入力端子ＩＮからの入力信号の
論理切り替わりの半周期当たり、１段分のレベルトリガ
型フリップフロップ回路１３１〜１３３又は１３４〜１
３６と、物理ゲート１段分の複合ゲート１３７又は１４
０の動作が必要であり、物理段数は、入力周期当たり４
段とされる。

【００５６】図１５には、分周回路６０の別の構成例が
示される。

【００５７】図１５に示される分周回路６０が、図６に
示されるのと大きく異なるのは、２，１．５分周器６０
１の前段に、特に制限されないが、２分周器１５１が設
けられている点である。この２分周器１５１は、入力端
子ＩＮを介して入力された信号を２分周して、それを出
力端子ＯＵＴから２，１．５分周器６０１に出力する。

【００５８】このように分周回路６０の入力初段に２分
周器１５１を設けることにより、分周率は自然数に限定
されるものの、最大動作周波数は、図７に示される回路
に比べて、約１．５倍になる。これは次の理由による。
すなわち、分周回路６０の入力初段に２分周器１５１を
設けることにより見かけ上は２倍に高速化されるが、実
際には、図７に示される回路に比べて、４，３分周回路
７１に対する２，１．５分周回路６０１の低速化分３／
４を勘案すると、２×（３／４）＝１．５倍となる。

【００５９】図１６には、上記分周回路の適用例として
のＰＬＬ回路が示される。

【００６０】図１６に示されるＰＬＬ回路１６０は、特
に制限されないが、位相比較器１６１、チャージポンプ
１６２、ループフィルタ１６３、電圧制御発振器（ＶＣ
Ｏ）１６４、分周回路１６５とを含む。

【００６１】電圧制御発振器（ＶＣＯ）１６４は、入力
電圧のレベルに応じて発振周波数が制御される。このＶ
ＣＯ１６４の出力信号は分周回路１６５に伝達される。

【００６２】分周回路１６５は、ＶＣＯ１６４の出力信
号を分周する機能を有し、この分周回路１６５には、図
６、図１２、図１５に示される分周回路が適用される。
分周率（Ｎ，Ａ）は外部から変更することができる。

【００６３】位相比較器１６１は、分周回路１６５の出
力信号と参照信号ｆｒｅｆとの位相比較を行う。この位
相比較器１６１では、分周回路１６５の出力信号と参照
信号ｆｒｅｆとの位相差に応じてアップダウン信号ＵＰ
及びダウン信号ＤＯＷＮが出力される。

【００６４】チャージポンプ１６２は、アップダウン信
号ＵＰ及びダウン信号ＤＯＷＮのパルス幅に比例した電
流を出力する。この電流はループフィルタ１６３に伝達
される。

【００６５】ループフィルタ１６３は、チャージポンプ
１６２の出力信号を取り込み、目的の周波数特性を持た
せた電圧を出力する。この出力電圧は、後段のＶＣＯ１
６４に、その発振周波数制御のために伝達される。

【００６６】上記の構成において、分周回路１６５の出
力信号と参照信号ｆｒｅｆとの位相差が無くなるよう
に、フィードバックがかかり、参照信号ｆｒｅｆを外部
制御可能な分周率倍（図６の分周器を適用した場合（１
５Ｎ＋Ａ）／２）した周波数の出力信号ｆｏｕｔを得る
ことができる。

【００６７】ここで、分周率が通常自然数にしか設定で
きない場合には、周波数設定分解能≧比較周波数となっ
てしまう。また、スプリアス成分を低減するため、比較
周波数は、帰還帯域幅よりも遙かに高く設定され、隣接
チャネルとの周波数間隔は、周波数設定分解能以上に設
定される。これにより、帰還帯域幅は、隣接チャネルと
の周波数間隔に比べて遙かに狭くなるため、帰還帯域幅
が制限されることで、ＰＬＬ回路のロック時間（周波数
切換え時間）の制限、ＰＬＬ動作により位相雑音が低減
できる下限帯域の制限などの制約が発生する。また、帰
還帯域幅の減少を抑えるために（帰還帯域幅／比較周波
数）の比を大きめに取ると、ループフィルタの利得を増
大させることになり、スプリアス成分の増大や、ループ
フィルタ雑音の増大が生じる。

【００６８】これに対して、図１６に示されるＰＬＬ回
路における分周回路１６５として、図６や図１２に示さ
れる回路を適用した場合には、任意の自然数に対して、
「自然数／２」の分周動作を行うことができるため、ロ
ック時間の短縮、ＶＣＯの位相雑音を低減できる下限帯
域幅の拡大、スプリアス成分の抑圧、ループフィルタの
雑音低減、通信にかかわる時間の短縮等の効果が得られ
る。

【００６９】図１７には、上記ＰＬＬ回路１６０を含む
無線システムが示される。

【００７０】図１７に示される無線システム１７０は、
特に制限されないが、周波数チャネル制御回路１７１、
水晶発振器１７２、プリアンプ１７３、パワーアンプ１
７４、復調器１７５、及び変調器１７６を含んで成る。

【００７１】水晶発振器１７２は、所定周波数の参照信
号を発振する。ＰＬＬ回路１６０は、図１６に示される
構成とされ、上記水晶発振器１７２からの参照信号と周
波数チャネル制御回路１７１の出力信号とに基づいて、
ローカル周波数ｆｌｏの出力信号を得る。上記ローカル
周波数は周波数チャネル制御回路１７１によって制御可
能とされる。送信信号（周波数ｆｔ）は、変調器１７６
によりｆｌｏ＋ｆｔの周波数に変換され、後段のパワー
アンプ１７４を介して、図示しないアンテナに伝達され
る。

【００７２】一方、図示しないアンテナを介して得られ
た信号（周波数ｆｌｏ＋ｆｒ）は、プリアンプ１７５で
増幅された後に後段の復調器１７５周波数ｆｒに変換さ
れてから受信信号として後段回路に伝達される。受信信
号や変調信号は、必要に応じて中間周波数処理されるこ
ともあるが、何れにしても無線周波数であるアンテナ出
力周波数（ｆｌｏ＋ｆｔ）やアンテナ入力周波数（ｆｌ
ｏ＋ｆｒ）は、周波数チャネル制御回路１７１から変更
可能とされる。

【００７３】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７４】例えば、上記の例では、２個の２分周器６
０２，６０３を設けたが、この２個の２分周器６０２，
６０３を１個の分周器に置き換えることもできるし、２
分周器６０２，６０３に代えて、３個以上の分周器を従
属接続するようにしても良い。

【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である無線シ
ステムに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電子機器に広く適用
することができる。

【００７６】本発明は、少なくともクロック信号を取り
扱うことを条件に適用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７８】すなわち、第１両エッジトリガ型フリップ
フロップ回路及び第２両エッジトリガ型フリップフロッ
プ回路は、入力信号波形の立ち上がり立ち下がりの双方
をトリガとして動作する。このことは、入力信号のロー
レベルからハイレベルへの変化タイミングでのみ動作す
るライズエッジトリガ型フリップフロップ回路を用いる
場合に比べて、２倍の速度で信号変化を得ることができ
る。ライズエッジトリガ型フリップフロップ回路を用い
て、４，３分周器が構成されるとき、上記ライズエッジ
トリガ型フリップフロップ回路を両エッジトリガ型フリ
ップフロップ回路に置き換えることにより、２，１．５
分周器を実現することができるので、「自然数／２」の
分周率を実現可能な分周器を簡単な回路で実現すること
ができる。

【００７９】また、両エッジトリガ型フリップフロップ
回路を用いた上記構成の分周器は、高い周波数である入
力周波数（≒無線周波数）で動く回路の規模が比較的小
さいため、その分、消費電流が少なくて済むことから、
消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる分周器の構成例回路図である。

【図２】図１に示される分周器における主要部の動作タ
イミング図である。

【図３】上記分周器の別の構成例回路図である。

【図４】図３に示される分周器における主要部の動作タ
イミング図である。

【図５】図３に示される分周器における主要部の構成例
回路図である。

【図６】上記分周器を含む分周回路の構成例ブロック図
である。

【図７】図６に示される分周回路の比較対象とされる回
路の構成例回路図である。

【図８】図６に示される分周回路における主要部の構成
例回路図である。

【図９】図８に示される回路の動作タイミング図であ
る。

【図１０】図６に示される分周回路における主要部の構
成例回路図である。

【図１１】図１０に示される回路における主要部の構成
例回路図である。

【図１２】上記分周回路の別の構成例ブロック図であ
る。

【図１３】図１２に含まれる分周器の構成例回路図であ
る。

【図１４】図１３に示される分周器における主要部の動
作タイミング図である。

【図１５】上記分周回路の別の構成例ブロック図であ
る。

【図１６】上記分周回路を含んで成るＰＬＬ回路の構成
例ブロック図である。

【図１７】上記ＰＬＬ回路を含んで成る無線システムの
構成例ブロック図である。

【図１８】入力信号を４分周する４分周器の構成例回路
図である。

【図１９】上記４分周器における主要部の動作タイミン
グ図である。

【図２０】４，３分周器の構成例回路図である。

【図２１】図２０に示される回路における主要部動作タ
イミング図である。

【図２２】ライズエッジトリガ型フリップフロップ回路
の構成例回路図である。

【図２３】両エッジトリガ型フリップフロップ回路の構
成例回路図である。

【符号の説明】

１０ 分周器 １１，１２ 両エッジトリガ型フリップフロップ回路 １３，３４１，３５１ 複合ゲート ３１〜３４，１３１〜１３６ レベルトリガ型フリップ
フロップ回路 １５１，６０２，６０３ ２分周器 １６１ 位相比較器 １６２ チャージポンプ １６３ ループフィルタ １６４ ＶＣＯ １６５ 分周回路 ６０１ ２，１．５分周器 ６０４，６０５ プログラマブルダウンカウンタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号を分周する分周器であって、 入力信号波形の立ち上がり立ち下がりの双方をトリガと
   して動作可能な第１両エッジトリガ型フリップフロップ
   回路と、 上記第１両エッジトリガ型フリップフロップ回路の後段
   に配置され、上記入力信号波形の立ち上がり立ち下がり
   の双方をトリガとして動作可能な第２両エッジトリガ型
   フリップフロップ回路と、 上記第１両エッジトリガ型フリップフロップ回路及び上
   記第２両エッジトリガ型フリップフロップ回路の出力信
   号と、入力された制御信号とに基づいて上記入力信号の
   分周比を制御可能な複合ゲートと、を含むことを特徴と
   する分周器。
2. 【請求項２】 入力信号を分周する分周器であって、 それぞれ入力信号をトリガとして動作可能な複数のレベ
   ルトリガ型フリップフロップ回路を含んで成る第１ブロ
   ックと、 上記第１ブロックの後段に配置され、それぞれ入力信号
   をトリガとして動作可能な複数のレベルトリガ型フリッ
   プフロップ回路を含んで成る第２ブロックと、 上記第１ブロック及び上記第２ブロックの出力信号と、
   入力された制御信号とに基づいて上記入力信号の分周比
   を変更可能な複合ゲートと、 上記入力信号に応じて上記第１ブロックと上記第２ブロ
   ックとが相補的にホールド状態と動作状態とに交互に切
   り換えられるとき、ホールド状態におけるブロックの出
   力信号を選択的に出力可能なセレクタと、を含むことを
   特徴とする分周器。
3. 【請求項３】 第１分周器と、 上記第１分周器の後段に直列配置され、入力信号を分周
   するための少なくとも１個の第２分周器と、 上記第２分周器の出力信号をプログラマブルにダウンカ
   ウントするためのプログラマブルダウンカウンタと、を
   含み、上記第１分周器として、請求項１又は２記載の分
   周器を含むことを特徴とする分周回路。
4. 【請求項４】 上記第１分周器の前段に配置され、入力
   信号を分周してそれを上記第１分周器に供給するための
   第３分周器を含む請求項３記載の分周回路。
5. 【請求項５】 入力電圧のレベルに応じて発振周波数が
   制御される電圧制御発振器と、 上記電圧制御発振器の出力信号を分周する分周手段と、 上記分周手段からの分周出力と、外部から与えられた参
   照信号との位相比較を行う位相比較器と、 上記位相比較器の比較結果に応じた電流を出力するチャ
   ージポンプと、 所定の周波数特性に基づいて上記チャージポンプの出力
   電流から上記電圧制御発振器を制御するための電圧を得
   るループフィルタと、を含むＰＬＬ回路であって、 上記分周手段として、請求項３又は４記載の分周回路を
   含んで成ることを特徴とするＰＬＬ回路。