CN109672442A - 一种可编程超高速超前置数型分频器 - Google Patents

一种可编程超高速超前置数型分频器 Download PDF

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Abstract

本发明涉及一种可编程超高速超前置数型分频器，包括第一或非门、第一与非门、第二或非门、第0位分频模块、第1位分频模块、第2位分频模块和N个第3位分频模块。本发明提供的可编程超高速超前置数型分频器，电路结构简单，采用全数字电路设计，复用性强，面积开销低，且规模非常容易扩展；可编程实现2至2N分频值，编程范围广；采用快速预置各分频模块内部锁存器节点状态的方法进行置数，避免因输入时钟频率过高而产生的寄存器建立（setup）问题，可实现超高速分频。

Description

一种可编程超高速超前置数型分频器
技术领域
本发明涉及一种可编程超高速超前置数型分频器，属于集成电路技术领域。
背景技术
分频器在锁相环（Phase Locked Loop，PLL）中位于压控振荡器（Voltage Voltagecontrolled oscillator,VCO）与鉴频鉴相器（Phase frequency detector,PFD）之间，作用是降低VCO输出信号频率，并将其反馈到PFD中与参考信号进行相位、频率比较。
图7所示为采用异步逻辑电路的设计方法实现的8/9双模分频器。当分频比控制MC信号为低电平时，检测器电路停止工作，实现8分频；当MC与各除二分频器的输出信号均是高电平时，检测器产生一个负脉冲，该负脉冲会“吞掉”一个时钟信号周期，实现9分频。这种双模分频器，可通过改变级联除二分频器的数目N实现分频比为2N/2N+1的分频器，设计原理简单，功耗较低，但噪声性能差，且只能实现固定的双模分频，分频范围受限。
随着无线通信系统等相关领域迅速发展，多模通信芯片的研究引起越来越多的关注，在多模通信系统中，提供高精度的标准参考频率的频率综合器是设计的难点。高速可编程分频器（Programmable frequency divider）是基于PLL的频率综合器的关键模块。可编程分频器是一种分频比可变的分频器，传统可编程分频器的优点是结构规整、布局方便、速度快，但分频比较大时，信号传输至最末级二分频器的延时变大，降低分频器性能，且面积开销大。
发明内容
本发明要解决技术问题是：克服上述技术的缺点，提供一种编程范围广、复用性强，面积开销低，且规模非常容易扩展的可编程超高速超前置数型分频器。
为了解决上述技术问题，本发明提出的技术方案是：一种可编程超高速超前置数型分频器，包括第一或非门、第一与非门、第二或非门、第0位分频模块、第1位分频模块、第2位分频模块和N个第3位分频模块，所述N为大于等于1的正整数；
所述可编程超高速超前置数型分频器的输入端CK通过串联的第一反相器和第二反相器连接所述第0位分频模块的输入端CK，所述第一反相器和第二反相器的连接结点连接所述第0位分频模块的输入端CN；所述第0位分频模块的输出端OUT构成所述可编程超高速超前置数型分频器的输出端OUT；
所述第0位分频模块的输出端Q和输出端QN分别连接所述第1位分频模块的输入端CK和输入端CN；所述第1位分频模块的输出端Q和输出端QN分别连接所述第2位分频模块的输入端CK和输入端CN；所述第2位分频模块的输出端Q和输出端QN分别连接第一个所述第3位分频模块的输入端CK和输入端CN；
第n个所述第3位分频模块的输出端Q和输出端QN分别连接第n+1个所述第3位分频模块的输入端CK和输入端CN，所述n为正整数且n∈[1，N-1]；
所述第1位分频模块的输出端Q还连接至所述第一或非门的一个输入端；
所述第2位分频模块的输出端Q与第一个所述第3位分频模块的输出端Q分别连接至所述第二或非门的输入端；
当所述N为大于1的奇数时，第m个所述第3位分频模块输出端Q与所述第m+1个所述第3位分频模块的输出端Q连接一个第三或非门的输入端，其中所述m为偶数且m∈[2，N-1]；
当所述N为大于1的偶数时，第m个所述第3位分频模块输出端Q与所述第m+1个所述第3位分频模块的输出端Q连接一个所述第三或非门的输入端，其中所述m为偶数且m∈[2，N-2]，第N个所述第3位分频模块输出端Q连接一个第三反相器；
所述第三或非门、第二或非门与第三反相器的输出端均连接至所述第一与非门的输入端，所述第一与非门的输出端连接所述第一或非门的另一个输入端；所述第一或非门的输出端连接所述第0位分频模块的输入端ALLZERO；
所述第0位分频模块的输入端RSTN与所述第3位分频模块的输入端RSTN连接构成所述可编程超高速超前置数型分频器的输入端RSTN；
所述第0位分频模块的输出端LOAD1连接所述第1位分频模块的输出端LOAD；所述第0位分频模块的输出端LOAD2、第2位分频模块的输出端LOAD和第3位分频模块的输出端LOAD连接；
所述第0位分频模块的输入端CIN连接所述第1位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<0>；
所述第1位分频模块的输入端CIN1连接所述第2位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<1>；
所述第2位分频模块的输入端CIN1连接第一个所述第3位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<2>；
第M个所述第3位分频模块的输入端CIN1连接第M+1个所述第3位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<M+1>，所述M为正整数且m∈[2，N-1]。
上述方案进一步的改进在于：所述第0位分频模块包括寄存器、置数模块、第二与非门和第三与非门；所述第二与非门和第三与非门的输出端分别构成所述第0位分频模块的输出端LOAD1和输出端LOAD2；所述第二与非门和第三与非门的一个输入端相互连接并与所述寄存器和置数模块的输入端RSTN连接构成所述第0位分频模块的输入端RSTN；所述第二与非门和第三与非门的另一个输入端相互连接后连接所述置数模块的第一输出端；所述寄存器和置数模块的第一输入端相互连接构成所述第0位分频模块的输入端CK，所述寄存器和置数模块的第二输入端相互连接构成所述第0位分频模块的输入端CN，所述置数模块的第三输入端构成所述第0位分频模块的输入端ALLZERO；所述置数模块的第四输入端构成所述第0位分频模块的输入端CIN；所述置数模块的第四输出端构成所述第0位分频模块的输出端OUT；所述寄存器的第一输出端LOAD0连接所述置数模块的第五输入端；所述寄存器的第二和第三输出端分别构成所述第0位分频模块的输出端Q和输出端QN。
上述方案进一步的改进在于：所述第1位分频模块包括寄存器、置数模块、第四与非门、第五与非门和第六与非门；所述第四与非门、第五与非门和第六与非门的一个输入端相互连接构成所述第1位分频模块的输入端LOAD；所述第四与非门、第五与非门和第六与非门的另一个输入端分别连接所述置数模块的输出端L11、输出端L0N和输出端L1N；所述第四与非门、第五与非门和第六与非门的输出端分别连接所述寄存器的第一、第二和第三输入端；所述置数模块的输入端C0和输入端C1分别作为所述第1位分频模块的输入端CIN0和输入端CIN1；所述寄存器的输入端Clk和输入端分别作为所述第1位分频模块的输入端CK和输入端CN，所述寄存器的输出端Q和输出端分别作为所述第1位分频模块的输出端Q和输出端QN，所述寄存器的输入端D与输出端Q相连。
上述方案进一步的改进在于：所述第2位分频模块与所述第1位分频模块结构相同。
上述方案进一步的改进在于：所述第3位分频模块包括寄存器、置数模块、第七与非门和第八与非门；所述第七与非门和第八与非门的一个输入端相互连接构成所述第3位分频模块的输入端LOAD；所述第七与非门和第八与非门的另一个输入端分别连接所述置数模块的输出端L0N和输出端L1N；所述第七与非门和第八与非门的输出端分别连接所述寄存器的第一、第二输入端；所述置数模块的输入端C0和输入端C1分别作为所述第3位分频模块的输入端CIN0和输入端CIN1；所述寄存器的输入端Clk和输入端分别作为所述第3位分频模块的输入端CK和输入端CN，所述寄存器的输出端Q和输出端分别作为所述第3位分频模块的输出端Q和输出端QN，所述寄存器的输入端D与输出端Q相连；所述寄存器的输入端RSTN作为所述第3位分频模块的输入端RSTN。
本发明提供的可编程超高速超前置数型分频器，电路结构简单，采用全数字电路设计，复用性强，面积开销低，且规模非常容易扩展；可编程实现2至2N分频值，编程范围广；采用快速预置各分频模块内部锁存器节点状态的方法进行置数，避免因输入时钟频率过高而产生的寄存器建立（setup）问题，可实现超高速分频。
附图说明
下面结合附图对本发明作进一步说明。
图1是本发明一个优选的实施例结构示意图。
图2是图1中第0位分频模块结构示意图。
图3是图1中第1位分频模块结构示意图。
图4是图1中第3位分频模块结构示意图。
图5是图1中奇数扩展第3位分频模块时的结构示意图。
图6是图1中偶数扩展第3位分频模块时的结构示意图。
图7是现有的采用异步逻辑电路的设计方法实现的8/9双模分频器结构示意图。
具体实施方式
实施例
本实施例的可编程超高速超前置数型分频器如图1所示，包括或非门107、与非门108、或非门109、第0位分频模块103、第1位分频模块104、第2位分频模块105和N个第3位分频模块106，N为大于等于1的正整数；
可编程超高速超前置数型分频器的输入端CK通过串联的第一反相器101和第二反相器102连接第0位分频模块103的输入端CK，第一反相器和第二反相器的连接结点连接第0位分频模块103的输入端CN；第0位分频模块103的输出端OUT构成可编程超高速超前置数型分频器的输出端OUT；
第0位分频模块103的输出端Q和输出端QN分别连接第1位分频模块104的输入端CK和输入端CN；第1位分频模块104的输出端Q和输出端QN分别连接第2位分频模块105的输入端CK和输入端CN；第2位分频模块105的输出端Q和输出端QN分别连接第一个第3位分频模块106的输入端CK和输入端CN；
第n个第3位分频模块106的输出端Q和输出端QN分别连接第n+1个第3位分频模块106的输入端CK和输入端CN，n为正整数且n∈[1，N-1]；如此可以实现快速扩展；
第1位分频模块104的输出端Q还连接至或非门107的一个输入端；
第2位分频模块105的输出端Q与第一个第3位分频模块106的输出端Q分别连接至或非门109的输入端；
如图5，当N为大于1的奇数时，第m个第3位分频模块106输出端Q与第m+1个第3位分频模块106的输出端Q连接一个第三或非门的输入端，其中m为偶数且m∈[2，N-1]；相当于第一个第3位分频模块106与第2位分频模块105组合之后，剩下的第3位分频模块106两两组合，分别连接第三或非门的输入端；
如图7，当N为大于1的偶数时，第m个第3位分频模块106输出端Q与第m+1个第3位分频模块106的输出端Q连接一个第三或非门的输入端，其中m为偶数且m∈[2，N-2]，第N个第3位分频模块106输出端Q连接一个第三反相器；相当于第一个第3位分频模块106与第2位分频模块105组合之后，剩下的第3位分频模块106两两组合，连接到第三或非门的输入端，而最后一个第3位分频模块106由于不存在与其组对的分频模块， 所以将其输出端单独增加一个反相器；
如上，扩展第3位分频模块106通过增加第三或非门、第三反相器来实现连接。
第三或非门、或非门109与第三反相器的输出端均连接至与非门108的输入端，与非门108的输出端连接或非门107的另一个输入端；或非门107的输出端连接第0位分频模块103的输入端ALLZERO；
第0位分频模块103的输入端RSTN与第3位分频模块106的输入端RSTN连接构成可编程超高速超前置数型分频器的输入端RSTN；
第0位分频模块103的输出端LOAD1连接第1位分频模块104的输出端LOAD；第0位分频模块103的输出端LOAD2、第2位分频模块105的输出端LOAD和第3位分频模块106的输出端LOAD连接；
第0位分频模块103的输入端CIN连接第1位分频模块104的输入端CIN0构成可编程超高速超前置数型分频器的输入端CIN<0>；
第1位分频模块104的输入端CIN1连接第2位分频模块105的输入端CIN0构成可编程超高速超前置数型分频器的输入端CIN<1>；
第2位分频模块105的输入端CIN1连接第一个第3位分频模块106的输入端CIN0构成可编程超高速超前置数型分频器的输入端CIN<2>；
第M个第3位分频模块106的输入端CIN1连接第M+1个第3位分频模块106的输入端CIN0构成可编程超高速超前置数型分频器的输入端CIN<M+1>，M为正整数且m∈[2，N-1]；
如图2，第0位分频模块103包括寄存器201、置数模块202、与非门204和与非门205；与非门204和与非门205的输出端分别构成第0位分频模块103的输出端LOAD1和输出端LOAD2；与非门204和与非门205的一个输入端相互连接并与寄存器201和置数模块202的输入端RSTN连接构成第0位分频模块103的输入端RSTN；与非门204和与非门205的另一个输入端相互连接后连接置数模块202的第一输出端；寄存器201和置数模块202的第一输入端相互连接构成第0位分频模块103的输入端CK，寄存器201和置数模块202的第二输入端相互连接构成第0位分频模块103的输入端CN，置数模块202的第三输入端构成第0位分频模块103的输入端ALLZERO；置数模块202的第四输入端构成第0位分频模块103的输入端CIN；置数模块202的第四输出端构成第0位分频模块103的输出端OUT；寄存器201的第一输出端LOAD0连接置数模块202的第五输入端；寄存器201的第二和第三输出端分别构成第0位分频模块103的输出端Q和输出端QN。
如图3，第1位分频模块104包括寄存器305、置数模块301、与非门302、与非门303和与非门304；与非门302、与非门303和与非门304的一个输入端相互连接构成第1位分频模块104的输入端LOAD；与非门302、与非门303和与非门304的另一个输入端分别连接置数模块301的输出端L11、输出端L0N和输出端L1N；与非门302、与非门303和与非门304的输出端分别连接寄存器305的第一、第二和第三输入端；置数模块301的输入端C0和输入端C1分别作为第1位分频模块104的输入端CIN0和输入端CIN1；寄存器305的输入端Clk和输入端分别作为第1位分频模块104的输入端CK和输入端CN，寄存器305的输出端Q和输出端分别作为第1位分频模块104的输出端Q和输出端QN，寄存器305的输入端D与输出端Q相连。
第2位分频模块105与第1位分频模块104结构相同。
如图4，第3位分频模块106包括寄存器404、置数模块401、与非门402和与非门403；与非门402、与非门403的一个输入端相互连接构成第3位分频模块106的输入端LOAD；与非门402、与非门403的另一个输入端分别连接置数模块401的输出端L0N和输出端L1N；与非门402和与非门403的输出端分别连接寄存器404的第一、第二输入端；置数模块401的输入端C0和输入端C1分别作为第3位分频模块106的输入端CIN0和输入端CIN1；寄存器404的输入端Clk和输入端分别作为第3位分频模块106的输入端CK和输入端CN，寄存器404的输出端Q和输出端分别作为第3位分频模块106的输出端Q和输出端QN，寄存器404的输入端D与输出端Q相连；寄存器404的输入端RSTN作为第3位分频模块106的输入端RSTN。
具体工作过程如下：RSTN为置位信号，当RSTN=0，电路进入清零模式，分频器电路被复位。图2中，当RSTN=0，经寄存器201，第0位分频模块103的输出端Q被置为1，QN被置为0，置数模块202的输出端OUT被置为0；经二输入与非门203、204，使第0位分频模块103的输出端LOAD1、LOAD2被置为1。在图1中，第0位分频模块103的输出端Q=1，QN=0，作为第1位分频模块104的输入信号，使第1位分频模块104的输出端Q=0，QN=1。同理第2位分频模块105的输出端Q=1，QN=0。RSTN信号作为第3位分频模块106的输入信号，使第3位分频模块106的输出端Q=0，QN=1，若有第N位分频模块，各信号初始状态以此类推。
可编程超高速超前置数型分频器的输入端CK经反相器101及反相器102，为第0位分频模块103提供一对差分时钟信号。当RSTN=1，复位结束，电路开始工作。此时图1中，第2位分频模块105的输出端Q=1，使二输入或非门109的输出为0，进而使与非门108的输出为1，因此二输入或非门107输出0至模块103的输入端口ALLZERO端。在图2中，ALLZERO端为0，经过置数模块202、二输入与非门203、204，使第0位分频模块103的输出端OUT、LOAD0、LOAD1、LOAD2均为0，此时电路进入自减计数模式：寄存器201对时钟信号CK、CN进行二分频并由输出端Q、QN输出。图1中，由于第0位分频模块103的输出端LOAD1、LOAD2均为0，第1位分频模块104、第2位分频模块105及第3位分频模块106均对各自输入信号进行二分频。N级分频器模块的Q<N:0>和QN<N:0>节点为自减计数器的计数值，其计数值随时钟信号CK变化而不断减小。
当自减计数器计数值为0，即第1位分频模块104、第2位分频模块105、第3位分频模块106……第N位分频模块的输出端Q同时为0的情况时，由二输入或非门109、107及与非门108组成的逻辑电路将由二输入或非门107的输出端输出信号1到第0位分频模块103的输入端ALLZERO端口，此时整个电路进入置数状态。图2中ALLZERO信号经置数模块202、二输入与非门203、204，使第0位分频模块103的输出端LOAD1、LOAD2均为1，OUT端在QN的下降沿发出一个脉冲，作为分频器的输出。此时分频器完成一次分频。
此时LOAD0信号由第0位分频模块103的输入端CIN<0>决定，通过LOAD0将寄存器201的内部锁存器节点置为特定状态，从而使寄存器201的输出端Q被置为CIN<0>、QN输出端被置为CIN<0>反相信号。图1中，第0位分频模块103的输出端LOAD1将信号输入到第1位分频模块104的输入端LOAD端口，图3中，当LOAD信号为1时，第1位分频模块104的输入端CIN0、CIN1通过置数模块301内部组合逻辑电路输出L11、L0N、L1N，并分别通过二输入与非门302、303、304将寄存器305的内部锁存器节点置为特定状态，使寄存器305的输出端Q被置为CIN<1>、QN输出端被置为CIN<1>反相信号。图4中的第3位分频模块106与第1位分频模块104同理，不同之处在于第3位分频模块106比第1位分频模块104多了输入端RSTN，且置数模块401的输出端为L0N、L1N，只用两个二输入与非门402、403的输出端来控制寄存器内部锁存器节点及输出信号。
当所有分频单元都完成置数后，输出端Q<N:0>被置为CIN<N:0>、QN<N:0>输出端被置为CIN<N:0>反相信号，整个电路重新进入自减计数模式。直至自减计数器计数值为0，OUT端在QN的下降沿再次发出一个脉冲，作为分频器的输出。此时分频器再次完成分频。随后整个电路重新进行置数并如此反复，持续对时钟进行分频输出。
本发明不局限于上述实施例。凡采用等同替换形成的技术方案，均落在本发明要求的保护范围。

Claims (5)

1.一种可编程超高速超前置数型分频器，其特征在于，包括：第一或非门、第一与非门、第二或非门、第0位分频模块、第1位分频模块、第2位分频模块和N个第3位分频模块，N为大于等于1的正整数；
所述可编程超高速超前置数型分频器的输入端CK通过串联的第一反相器和第二反相器连接所述第0位分频模块的输入端CK，所述第一反相器和第二反相器的连接结点连接所述第0位分频模块的输入端CN；所述第0位分频模块的输出端OUT构成所述可编程超高速超前置数型分频器的输出端OUT；
所述第0位分频模块的输出端Q和输出端QN分别连接所述第1位分频模块的输入端CK和输入端CN；所述第1位分频模块的输出端Q和输出端QN分别连接所述第2位分频模块的输入端CK和输入端CN；所述第2位分频模块的输出端Q和输出端QN分别连接第一个所述第3位分频模块的输入端CK和输入端CN；
第n个所述第3位分频模块的输出端Q和输出端QN分别连接第n+1个所述第3位分频模块的输入端CK和输入端CN，n为正整数且n∈[1，N-1]；
所述第1位分频模块的输出端Q还连接至所述第一或非门的一个输入端；
所述第2位分频模块的输出端Q与第一个所述第3位分频模块的输出端Q分别连接至所述第二或非门的输入端；
当所述N为大于1的奇数时，第m个所述第3位分频模块输出端Q与所述第m+1个所述第3位分频模块的输出端Q连接一个第三或非门的输入端，其中m为偶数且m∈[2，N-1]；
当所述N为大于1的偶数时，第m个所述第3位分频模块输出端Q与所述第m+1个所述第3位分频模块的输出端Q连接一个所述第三或非门的输入端，其中m为偶数且m∈[2，N-2]，第N个所述第3位分频模块输出端Q连接一个第三反相器；
所述第三或非门、第二或非门与第三反相器的输出端均连接至所述第一与非门的输入端，所述第一与非门的输出端连接所述第一或非门的另一个输入端；所述第一或非门的输出端连接所述第0位分频模块的输入端ALLZERO；
所述第0位分频模块的输入端RSTN与所述第3位分频模块的输入端RSTN连接构成所述可编程超高速超前置数型分频器的输入端RSTN；
所述第0位分频模块的输出端LOAD1连接所述第1位分频模块的输出端LOAD；所述第0位分频模块的输出端LOAD2、第2位分频模块的输出端LOAD和第3位分频模块的输出端LOAD连接；
所述第0位分频模块的输入端CIN连接所述第1位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<0>；
所述第1位分频模块的输入端CIN1连接所述第2位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<1>；
所述第2位分频模块的输入端CIN1连接第一个所述第3位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<2>；
第M个所述第3位分频模块的输入端CIN1连接第M+1个所述第3位分频模块的输入端CIN0构成所述可编程超高速超前置数型分频器的输入端CIN<M+1>，M为正整数且M∈[2，N-1]。
2.根据权利要求1所述的可编程超高速超前置数型分频器，其特征在于：所述第0位分频模块包括寄存器、置数模块、第二与非门和第三与非门；所述第二与非门和第三与非门的输出端分别构成所述第0位分频模块的输出端LOAD1和输出端LOAD2；所述第二与非门和第三与非门的一个输入端相互连接并与所述寄存器和置数模块的输入端RSTN连接构成所述第0位分频模块的输入端RSTN；所述第二与非门和第三与非门的另一个输入端相互连接后连接所述置数模块的第一输出端；所述寄存器和置数模块的第一输入端相互连接构成所述第0位分频模块的输入端CK，所述寄存器和置数模块的第二输入端相互连接构成所述第0位分频模块的输入端CN，所述置数模块的第三输入端构成所述第0位分频模块的输入端ALLZERO；所述置数模块的第四输入端构成所述第0位分频模块的输入端CIN；所述置数模块的第四输出端构成所述第0位分频模块的输出端OUT；所述寄存器的第一输出端LOAD0连接所述置数模块的第五输入端；所述寄存器的第二和第三输出端分别构成所述第0位分频模块的输出端Q和输出端QN。
3. 根据权利要求1所述的可编程超高速超前置数型分频器，其特征在于：所述第1位分频模块包括寄存器、置数模块、第四与非门、第五与非门和第六与非门；所述第四与非门、第五与非门和第六与非门的一个输入端相互连接构成所述第1位分频模块的输入端LOAD；所述第四与非门、第五与非门和第六与非门的另一个输入端分别连接所述置数模块的输出端L11、输出端L0N和输出端L1N；所述第四与非门、第五与非门和第六与非门的输出端分别连接所述寄存器的第一、第二和第三输入端；所述置数模块的输入端C0和输入端C1分别作为所述第1位分频模块的输入端CIN0和输入端CIN1；所述寄存器的输入端Clk和输入端分别作为所述第1位分频模块的输入端CK和输入端CN，所述寄存器的输出端Q和输出端分别作为所述第1位分频模块的输出端Q和输出端QN，所述寄存器的输入端D与输出端Q相连。
4.根据权利要求3所述的可编程超高速超前置数型分频器，其特征在于：所述第2位分频模块与所述第1位分频模块结构相同。
5.根据权利要求1所述的可编程超高速超前置数型分频器，其特征在于：所述第3位分频模块包括寄存器、置数模块、第七与非门和第八与非门；所述第七与非门和第八与非门的一个输入端相互连接构成所述第3位分频模块的输入端LOAD；所述第七与非门和第八与非门的另一个输入端分别连接所述置数模块的输出端L0N和输出端L1N；所述第七与非门和第八与非门的输出端分别连接所述寄存器的第一、第二输入端；所述置数模块的输入端C0和输入端C1分别作为所述第3位分频模块的输入端CIN0和输入端CIN1；所述寄存器的输入端Clk和输入端分别作为所述第3位分频模块的输入端CK和输入端CN，所述寄存器的输出端Q和输出端分别作为所述第3位分频模块的输出端Q和输出端QN，所述寄存器的输入端D与输出端Q相连；所述寄存器的输入端RSTN作为所述第3位分频模块的输入端RSTN。
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