CN103152034A - 一种小数分频锁相环电路及分频比控制方法 - Google Patents

Abstract

本发明提供了一种小数分频锁相环电路及分频比控制方法，以解决高速扫频时小数分频锁相时间不能满足需求的问题。一种小数分频锁相环电路，包括：参考时钟、鉴相器、环路积分器、压控振荡器、前置分频器和Σ‐Δ小数分频器；压控振荡器的输出信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‐Δ小数分频器实现分频，鉴相器对分频后的信号与参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考时钟频率上。本发明实现小数分频锁相环的快速精确锁相，以满足高速宽带扫频时小数分频锁相环在每个频率点都能锁相的要求。

Description

一种小数分频锁相环电路及分频比控制方法

技术领域

本发明涉及电子技术领域，特别涉及一种小数分频锁相环电路，还涉及一种分频比控制方法。

背景技术

随着电子技术的发展，扫频信号源已经广泛应用于无线电、电视、雷达、通信及电子线路和网络幅频特性和相频特性测试中，为分析和改善电路性能提供了便利的手段。现有的扫频源，有的采用开环扫描的方式，这种方式简单，扫描速度不受锁相的影响，扫描速度快，但是由于采用的是开环方式，频率发生漂移，频率不准确；有的采用DDS（Direct Digital Synthesizer，直接数字式频率合成器）方式，扫频速度较快，但频率范围有限；有的采用锁相的方式，全频段扫频时锁相，这种方式信号质量高，但由于全程锁相，因此扫描速度受锁相速度影响，目前高端信号源一般采用此方式，因此减少扫频时锁相时间是一项非常关键的技术。目前高端扫频信号源在斜坡扫频时使用了小数分频锁相环单环锁相，减少小数环锁相时间就提高了扫频的速度。

目前在扫频时，首先计算出每个频率点的小数分频比，扫频过程中每个频率点重新置送小数分频比使小数分频锁相环锁相。小数分频锁相环锁相过程主要分为2部分，一部分为置送小数分频比，另一部分为频率牵引锁相。

送小数分频比时，先把小数分频选通线拉低，然后由送数端口串行输入小数分频比，小数分频比总共有59位，第一位是符号位，接下来10位是整数位，然后是48的小数位，这59位数据放在qh[58..0]寄存器中，小数分频比送数完毕时，把小数分频选通线拉高，小数分频开始工作。假定系统采用SPI总线送数，送数时钟为2MHz左右，则59位小数分频比的置数时间约为30μs。因此斜坡扫描时，假定扫频点数为1601点，则置送小数分频比的时间消耗为30μs*1601≈48ms，加上锁相的时间，因此扫频时间大于48ms。

随着电子技术的发展，对信号源的扫速要求越来越高，很多应用要求1601点扫描时间为10ms甚至更短时间。因此在扫频时每个频点都需重新置送小数分频比的方式已经不能满足更快的扫描速度的要求。

发明内容

本发明提供了一种小数分频锁相环电路及分频比控制方法，以解决高速扫频时小数分频锁相时间不能满足需求的问题。

本发明的技术方案是这样实现的：

一种小数分频锁相环电路，包括：参考时钟、鉴相器、环路积分器、压控振荡器、前置分频器和Σ‐Δ小数分频器；压控振荡器的输出信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‐Δ小数分频器实现分频，鉴相器对分频后的信号与参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考时钟频率上。

可选地，所述Σ‐Δ小数分频器为FPGA电路。

可选地，所述Σ‐Δ小数分频器包括：送数端，接收小数分频比信号；工作时钟，接收所述参考时钟输出的参考信号；输入端，接收所述前置分频器的输出信号；输出端，发送分频后的输出信号到所述鉴相器。

可选地，所述压控振荡器输出信号频率为小数分频比乘以参考时钟再乘以4或8。

可选地，所述小数分频比共有118位。

本发明还提供一种基于上述的小数分频锁相环电路的分频比控制方法，包括以下步骤：步骤1，将压控振荡器的输出信号，一路直接输出，另一路除4或除8，然后由变模前置分频器和Σ‐Δ小数分频器实现分频；步骤2，通过鉴相器将分频后的信号与参考时钟输出的参考信号进行鉴相，输出鉴相误差信号；步骤3，通过环路积分器对鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考信号频率上。

可选地，点频工作时，串行输入小数分频比，存放在寄存器的相应位置中，扫描步进为0；小数分频比送数完毕时，小数分频器开始工作。

可选地，当准备扫频工作时，根据设定的扫频起始频率、终止频率和扫描时间等参数计算出起始频率时的小数分频比和扫频时的分频比步进，将此时的小数分频比和分频比步进送入到寄存器。

可选地，当扫频开始时，小数分频锁相环首先锁定在起始频率上，然后小数分频比按照计算好的步进在参考时钟的作用下累加一次，锁相环锁相在该小数分频比对应的频率点上；然后小数分频比再累加一次，锁相环又在该小数分频比对应的频率点上锁相，依此规律，进行全频段锁相扫描。

本发明的有益效果是：

（1）实现小数分频锁相环的快速精确锁相，以满足高速宽带扫频时小数分频锁相环在每个频率点都能锁相的要求；

（2）精度高、易调试。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明小数分频锁相环电路的控制框图；

图2为基于本发明的小数分频锁相环电路的分频比控制方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明利用小数分频锁相环的参考时钟对扫频时起始频率的小数分频比按扫频步进累加，从而省掉扫频过程中每个频点的小数分频比送数时间，实现高速扫频中的快速锁相。

如图1所示，本发明的小数分频锁相环电路包括参考时钟60、鉴相器40、环路积分器30、压控振荡器20、预置及扫描数模转换器160、前置分频器80和Σ‐Δ小数分频器90。

根据本发明小数分频锁相环电路的一个实施例，参考时钟60输出的参考信号为5MHz，扫频工作时，压控振荡器20产生3.2～10GHz信号，一路直接输出，另一路先除4或除8，优选地，3.2～5GHz时除以4，5～10GHz时除以8；然后由变模前置分频器80和Σ‐Δ小数分频器90实现N.F分频；鉴相器40将分频后的信号与5MHz参考信号进行鉴相；环路积分器30对鉴相误差信号进行积分滤波生成压控振荡器20调谐误差控制信号，控制压控振荡器20的输出信号并使其锁定在5MHz频率参考上。例如小数分频比为120，则压控振荡器20输出信号频率为小数分频比乘以参考时钟再乘以4或8，即120*5MHz*8=4.8GHz。

N.F分频采用纯数字设计方式，Σ‐Δ小数分频器90的所有电路集成在一片FPGA里。Datain为Σ‐Δ小数分频器的送数端，接收小数分频比N.F信号；CLK0为Σ‐Δ小数分频器工作时钟，接收参考时钟60输出的参考信号；前置分频器的输出信号Fin作为Σ‐Δ小数分频器的输入信号；Fout为经过Σ‐Δ小数分频器分频后的输出信号，与5MHz参考信号进行鉴相；MC1、MC2、SC1（图1中未示出）为多模前置分频器80的模式控制线。

基于本发明的小数分频锁相环电路，本发明还提供了一种信号源斜坡扫频时小数分频锁相环的分频比控制方法，如图2所示，包括以下步骤：

步骤1，将压控振荡器的输出信号，一路直接输出，另一路除4或除8，然后由变模前置分频器和Σ‐Δ小数分频器实现N.F分频；

步骤2，通过鉴相器将分频后的信号与参考信号进行鉴相，输出鉴相误差信号；

步骤3，环路积分器对鉴相误差信号进行积分滤波生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考信号频率上，压控振荡器输出信号的频率为小数分频比乘以参考时钟再乘以4或8。

具体地，在送小数分频比前，先把小数分频选通线拉低，此时扫描使能线为低电平。点频工作时，由Datain端口串行输入小数分频比，小数分频比共有118位，第一位是符号位，接下来10位是整数位，然后是48的小数位，这59位数据放在寄存器qh[58..0]中，最后59位为扫频时的扫频步进，放在寄存器ql[58..0]中，小数分频比送数完毕时，把小数分频选通线拉高，扫描使能线保持低电平，小数分频开始工作。点频工作时，扫描步进为0。

当准备扫频工作时，根据设定的扫频起始频率、终止频率和扫描时间等参数计算出起始频率时的小数分频比和扫频时的分频比步进，将此时的小数分频比和分频比步进送入到寄存器qh[58..0]和寄存器ql[58..0]。

当扫频开始时，小数分频锁相环首先锁定在起始频率上，然后小数分频比按照计算好的步进在参考时钟的作用下累加一次，锁相环锁相在该小数分频比对应的频率点上；然后小数分频比再累加一次，锁相环又在该小数分频比对应的频率点上锁相，依次规律，实现了全频段锁相扫描。由于每个频率点没有小数分频比送数时间，只有小数分频比步进累加时间，参考时钟为5MHz，那么小数分频比步进累加的时间最快为200ns，相比之前每个频率点都要送分频比所需要的30μs，扫描速度提高约100倍。

根据本发明分频比控制方法的一个实施例，扫频起始频率5GHz，终止频率9GHz，扫描时间10ms，那么小数分频锁相环起始频率为5GHz/8/=625MHz，此时分频比为625MHz/5MHz=125；由于扫描跨度为9GHz‐5GHz=4GHz，扫描点数为1601，因此压控振荡器20扫描步进为4000MHz/1600=2.5MHz，对应的小数分频比扫频步进为压控振荡器扫频步进/8/参考频率=2.5M/8/5MHz=0.0625。由于扫描时间为10ms，因此小数分频比按步进变化时间为10ms/1600=6.25μs，即小数分频比每隔6.25μs以0.0625步进累加一次。由于压控振荡器扫描步进小，只有2.5MHz，因此频率牵引锁相的时间非常短暂，基本可以忽略不计，因此整个扫频过程中可以快捷地实现全频段锁相。

本发明利用小数分频锁相环的参考时钟对扫频时起始频率的小数分频比按照计算好的扫频步进累加，从而省去每个频率点都要置送小数分频比所耗费的时间，实现小数分频锁相环的快速精确锁相，以满足高速宽带扫频时小数分频锁相环在每个频率点都能锁相的要求，具有精度高、易调试等特点。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种小数分频锁相环电路，其特征在于，包括：参考时钟、鉴相器、环路积分器、压控振荡器、预置及扫描数模转换器、前置分频器和Σ‐Δ小数分频器；压控振荡器的输出信号，一路直接输出，另一路先除4或除8，由前置分频器和Σ‐Δ小数分频器实现分频，鉴相器对分频后的信号与参考时钟输出的参考信号进行鉴相，环路积分器对鉴相器输出的鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考时钟频率上。

2.如权利要求1所述的小数分频锁相环电路，其特征在于，所述Σ‐Δ小数分频器为FPGA电路。

3.如权利要求2所述的小数分频锁相环电路，其特征在于，所述Σ‐Δ小数分频器包括：送数端，接收小数分频比信号；工作时钟，接收所述参考时钟输出的参考信号；输入端，接收所述前置分频器的输出信号；输出端，发送分频后的输出信号到所述鉴相器。

4.如权利要求3所述的小数分频锁相环电路，其特征在于，所述压控振荡器输出信号频率为小数分频比乘以参考时钟再乘以4或8。

5.如权利要求4所述的小数分频锁相环电路，其特征在于，所述小数分频比共有118位，存储在所述Σ‐Δ小数分频器的寄存器中。

6.一种基于权利要求5所述的小数分频锁相环电路的分频比控制方法，其特征在于，包括以下步骤：

步骤1，将压控振荡器的输出信号，一路直接输出，另一路除4或除8，然后由变模前置分频器和Σ‐Δ小数分频器实现分频；

步骤2，通过鉴相器将分频后的信号与参考时钟输出的参考信号进行鉴相，输出鉴相误差信号；

步骤3，通过环路积分器对鉴相误差信号进行积分滤波，生成压控振荡器调谐误差控制信号，控制压控振荡器的输出信号并使其锁定在参考信号频率上。

7.如权利要求6所述的分频比控制方法，其特征在于，点频工作时，串行输入小数分频比，存放在寄存器的相应位置中，扫描步进为0；小数分频比送数完毕时，小数分频器开始工作。

8.如权利要求7所述的分频比控制方法，其特征在于，当准备扫频工作时，根据设定的扫频起始频率、终止频率和扫描时间等参数计算出起始频率时的小数分频比和扫频时的分频比步进，将此时的小数分频比和分频比步进送入到寄存器。

9.如权利要求8所述的分频比控制方法，其特征在于，当扫频开始时，小数分频锁相环首先锁定在起始频率上，然后小数分频比按照计算好的步进在参考时钟的作用下累加一次，锁相环锁相在该小数分频比对应的频率点上；然后小数分频比再累加一次，锁相环又在该小数分频比对应的频率点上锁相，依此进行全频段锁相扫描。