CN107346964A - 一种带自校准功能的高速脉冲信号脉宽精密控制电路及控制方法 - Google Patents

Abstract

本发明提出了一种带自校准功能的高速脉冲信号脉宽精密控制电路，参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步。本发明的电路结构简单、成本低、功耗小，适合于几乎所有高速脉冲信号发生器和噶朴素串行误码仪；输出最小脉宽小、控制精度高，最小输出脉宽可达100ps，脉宽控制精度可达1ps；工作频率高，最高工作频率可达4.1GHz；具有自动校准功能，能自动补偿因环境和温度的变化引起的误差，校准电路采用纯数字化设计，校准效率极高，调试难度大幅下降。

Description

一种带自校准功能的高速脉冲信号脉宽精密控制电路及控制 方法

技术领域

本发明涉及测试技术领域，特别涉及一种带自校准功能的高速脉冲信号脉宽精密控制电路，还涉及一种带自校准功能的高速脉冲信号脉宽精密控制方法。

背景技术

脉宽调节是脉冲信号发生器和串行误码仪等测试仪器的一项重要功能，现有的脉宽调节电路其调节精度主要受延时电路的准确性、温度等因素的影响。由于大范围的可控延时集成电路一般采用级联逻辑门来实现延时量的堆叠，因此逻辑门延时的离散性成为影响脉宽调节电路精度的最重要的因素。

现有的脉宽精密调节方法是采用多级延时电路和逻辑门电路相配合来实现，如图1所示，现有的脉宽精密调节技术，原始脉冲信号分为两路，一路作为延时补偿，另一路利用可控延时作脉宽，再通过沿恢复电路，调整传输过程中的被恶化的时钟沿，最后经“与”(产生占空比≤50％的信号)或“或”(产生占空比＞50％的信号)得到脉宽经过调整的脉冲信号。其中延时支路主要是为了均衡不同频率下脉宽延时支路的固有延时及传输线延时。脉宽延时支路，主要是通过改变该支路的延时来实现对脉冲信号脉宽的调节。

现有技术的缺点：

(1)电路工作频率范围小，现有电路工作频率上限受制于延时芯片工作速率，其工作频率一般在1.5GHz以下。

(2)脉宽控制精度差，现有脉宽控制电路中使用了多级可选门电路作为脉宽控制手段，在多级门电路切换选择过程中，其延时变化是非线性的，个别点的延时甚至是非单调的，除手动逐点校准外，几乎没有可行的方法可以对电路进行精密校准。且该电路一致性差，调试难度大、效率低，可生产性差。

(3)温度漂移大，现有脉宽控制电路受温度变化影响很大，在0℃到50℃范围内延时温漂一般在15％以上，需要极其复杂的温度补偿电路来进行补偿，且补偿校准后，其精度一般只能停留在百皮秒级。

发明内容

针对现有技术的以上缺点，本发明提出了一种带自校准功能的高速脉冲信号脉宽精密控制电路及控制方法，采用多路同步PLL(锁相环)合成占空比精密可控的采样时钟，配合高速转码器来彻底改造传统脉宽调整电路，显著提高了脉宽控制精度和电路工作频率；加上本发明的电路具有自动校准功能，能够实现因温度的变化引起误差的自动补偿，提高了脉宽调整的准确度和温度适应性，且该校准电路采用纯数字化电路设计，显著降低了脉宽调整电路的生产调试难度。

本发明的技术方案是这样实现的：

一种带自校准功能的高速脉冲信号脉宽精密控制电路，参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步。

可选地，第一PLL输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器；

第二PLL和第三PLL通过后级的逻辑门合成占空比可变的采样时钟，通过调节第二PLL和第三PLL的相对相位完成采样时钟占空比的调节。

可选地，所述第二PLL和第三PLL的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

可选地，所述转码器是利用由所述第二PLL和第三PLL通过后级的逻辑门合成的占空比可变的采样时钟，通过NRZ至RZ转码器完成NRZ码到占空比可变的RZ码的转换。

可选地，所述校准电路包括分频器和FPGA；

将分频器输出信号引入FPGA，在FPGA内部以分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样；当第二PLL与第三PLL的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变第二PLL与第三PLL的相位差，得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，求出第二PLL与第三PLL的零相差点。

可选地，所述校准电路的校准步骤如下：

步骤(1)，配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL；

步骤(2)，固定第二PLL的相位为中值180°，将第二PLL的相位控制字设为中间值，然后从0开始步进增加第三PLL的相位控制字，让第三PLL的相位从0°开始逐渐增加，以固定时间间隔定时查询FPGA内部计数器，若计数器值一直增加，则保持第三PLL的相位控制字继续增加，若计数器值连续两次查询无变化，则说明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时第三PLL的相位控制字B1；

步骤(3)，继续从B1开始步进增加第三PLL的相位控制字，此时分频器会保持无输出状态，直至第三PLL的相位超过180°，继续以固定时间间隔定时查询FPGA内部计数器，若计数器值一直不变，则保持第三PLL的相位控制字继续增加，若计数器值开始增加，则说明第二PLL的相位已超前第三PLL的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时第三PLL的相位控制字B2；

步骤(4)，取第三PLL的相位控制字B1、B2的中间值，将此数值与第二PLL相位在180°时的相位控制字求差，差值为第三PLL需要补足的校准值Δt，将Δt补偿修正加入以后第三PLL相位控制字计算公式，自动校准完成。

本发明还提出了一种带自校准功能的高速脉冲信号脉宽精密控制方法，参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步。

可选地，第一PLL输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器；

第二PLL和第三PLL通过后级的逻辑门合成占空比可变的采样时钟，通过调节第二PLL和第三PLL的相对相位完成采样时钟占空比的调节；

所述第二PLL和第三PLL的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

可选地，所述校准电路包括分频器和FPGA；

将分频器输出信号引入FPGA，在FPGA内部以分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样；当第二PLL与第三PLL的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变第二PLL与第三PLL的相位差，得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，求出第二PLL与第三PLL的零相差点。

可选地，所述校准电路的校准步骤如下：

步骤(1)，配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL；

步骤(2)，固定第二PLL的相位为中值180°，将第二PLL的相位控制字设为中间值，然后从0开始步进增加第三PLL的相位控制字，让第三PLL的相位从0°开始逐渐增加，以固定时间间隔定时查询FPGA内部计数器，若计数器值一直增加，则保持第三PLL的相位控制字继续增加，若计数器值连续两次查询无变化，则说明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时第三PLL的相位控制字B1；

步骤(3)，继续从B1开始步进增加第三PLL的相位控制字，此时分频器会保持无输出状态，直至第三PLL的相位超过180°，继续以固定时间间隔定时查询FPGA内部计数器，若计数器值一直不变，则保持第三PLL的相位控制字继续增加，若计数器值开始增加，则说明第二PLL的相位已超前第三PLL的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时第三PLL的相位控制字B2；

步骤(4)，取第三PLL的相位控制字B1、B2的中间值，将此数值与第二PLL相位在180°时的相位控制字求差，即为第三PLL需要补足的校准值Δt，将Δt补偿修正加入以后第三PLL相位控制字计算公式，自动校准完成。

本发明的有益效果是：

(1)电路结构简单、成本低、功耗小，适合于几乎所有高速脉冲信号发生器和噶朴素串行误码仪；

(2)输出最小脉宽小、控制精度高，最小输出脉宽可达100ps，脉宽控制精度可达1ps；

(3)工作频率高，最高工作频率可达4.1GHz；

(4)具有自动校准功能，能自动补偿因环境和温度的变化引起的误差，校准电路采用纯数字化设计，校准效率极高，调试难度大幅下降。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的脉冲宽度控制电路原理框图；

图2为本发明的脉宽精密控制电路原理框图；

图3为本发明的转码电路的时序图；

图4为本发明的数字化校准电路的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

传统的可调脉宽脉冲信号发生电路多用延时电路和逻辑门电路相配合来实现脉冲宽度的调整。首先将脉冲信号分为两路，第一路正常输出，第二路通过可编程延时器，将两路信号过与门或者或门，即可得到脉宽改变的归零码脉冲信号，改变第二路可编程延时器的延时量，即可改变脉冲宽度。然而，由于传统脉宽控制电路中的可编程延时器多采用串联多级逻辑门来实现，其电路一致性差，温漂大，不适合用于精密可调脉宽脉冲信号的发生；由于可编程延时器普遍工作速率一般都在GHz以下，不能满足高速脉冲信号脉宽调整的需要。

本发明提出了一种带自校准功能的高速脉冲信号脉宽精密控制电路，基于多路同步PLL和高速转码器来实现。多路同步PLL合成占空比精密可控的采样时钟，通过高速转码器将原始脉冲信号转化为脉宽精密可调的归零码脉冲信号。由于其电路结构简单、功耗小、控制精度高、工作频率高，且具有全数字化的自动校准功能，能有效的解决传统脉宽控制技术所面临的难题。

如图2所示，本发明的脉宽精密控制电路中，参考输入时钟通过三路采用Δ-∑调制技术的同步小数分频PLL，同时产生三个相参、频率相同的时钟信号，FPGA可以通过调节每一路信号的小数分频相位累加字初始值来精密调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号即可将三个PLL同步。

本发明中，多路同步PLL的设计主要采用HITTITE公司的宽带集成PLL芯片HMC835来实现，其相位控制精度为2πx1/(2²⁴)，在10MHz参考时钟频率下，其相位调节精度约为0.006ps，实际工程中采用1ps为步进。

同步PLL1输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器。

同步PLL2和同步PLL3通过后级的逻辑门合成占空比可变的采样时钟，通过调节PLL2和PLL3的相对相位完成采样时钟占空比的精密调节。PLL2和PLL3的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

本发明的方案中，转码器是利用由上述同步PLL2和同步PLL3通过后级的逻辑门合成的占空比可变的采样时钟，通过NRZ至RZ高速转码器完成NRZ码到占空比可变的RZ码的转换，高速转码器采用的是HITTITE公司的可工作在13Gbps速率下的HMC706，转码器的时序图见图3。

本发明的方案中，校准电路包括分频器和FPGA，分频器采用的是CENTELLAX公司的可工作在14GHz频率下的UXN14M9P。

分频器对输入信号的脉宽敏感门限有一个下限，经实测，为60ps，当输入的采样时钟高电平或低电平宽度小于60ps时，则分频器无输出信号。将分频器输出信号引入FPGA，在FPGA内部以此分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样。当PLL2与PLL3的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变PLL2与PLL3的相位差，即可得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，即可求出PLL2与PLL3的零相差点。由于该校准电路对分频器的脉宽敏感门限并不敏感，取均值的过程，抵消了脉宽敏感门限离散性可能造成的电路校准误差。由于采用全数字化校准技术，其校准效率极高，一般在20ms之内可以完成电路的快速校准。

如图4所示，本发明的校准电路的全数字化校准步骤如下：

(1)配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL。

(2)固定PLL2的相位为中值180°，即将PLL2的相位控制字设为中间值，然后从0开始步进增加PLL3的相位控制字，让PLL3的相位从0°开始逐渐增加，以固定时间间隔定时查询上文的FPGA内部计数器，若计数器值一直增加，则保持PLL3的相位控制字继续增加，若计数器值连续两次查询无变化，则说明PLL2的相位仍然落后于PLL3的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时PLL3的相位控制字B1。

(3)继续从B1开始步进增加PLL3的相位控制字，此时分频器会保持无输出状态，直至PLL3的相位超过180°，继续以固定时间间隔定时查询上文的FPGA内部计数器，若计数器值一直不变，则保持PLL3的相位控制字继续增加，若计数器值开始增加，则说明PLL2的相位已超前PLL3的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时PLL3的相位控制字B2。

(4)取PLL3的相位控制字B1、B2的中间值，将此数值与PLL2相位在180°时的相位控制字求差，即为PLL3需要补足的校准值Δt，将Δt补偿修正加入以后PLL3相位控制字计算公式，自动校准完成。

本发明是一种基于多路同步PLL和高速转码器的高速脉冲信号脉宽精密控制技术，突出优点如下：

(1)电路结构简单、成本低、功耗小，适合于几乎所有高速脉冲信号发生器和噶朴素串行误码仪；

(2)输出最小脉宽小、控制精度高，最小输出脉宽可达100ps，脉宽控制精度可达1ps；

(3)工作频率高，最高工作频率可达4.1GHz；

(4)具有自动校准功能，能自动补偿因环境和温度的变化引起的误差，校准电路采用纯数字化设计，校准效率极高，调试难度大幅下降。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步。

2.如权利要求1所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

第一PLL输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器；

第二PLL和第三PLL通过后级的逻辑门合成占空比可变的采样时钟，通过调节第二PLL和第三PLL的相对相位完成采样时钟占空比的调节。

3.如权利要求2所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

所述第二PLL和第三PLL的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

4.如权利要求3所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，

所述转码器是利用由所述第二PLL和第三PLL通过后级的逻辑门合成的占空比可变的采样时钟，通过NRZ至RZ转码器完成NRZ码到占空比可变的RZ码的转换。

5.如权利要求3所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，所述校准电路包括分频器和FPGA；

将分频器输出信号引入FPGA，在FPGA内部以分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样；当第二PLL与第三PLL的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变第二PLL与第三PLL的相位差，得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，求出第二PLL与第三PLL的零相差点。

6.如权利要求5所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，所述校准电路的校准步骤如下：

步骤(1)，配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL；

步骤(2)，固定第二PLL的相位为中值180°，将第二PLL的相位控制字设为中间值，然后从0开始步进增加第三PLL的相位控制字，让第三PLL的相位从0°开始逐渐增加，以固定时间间隔定时查询FPGA内部计数器，若计数器值一直增加，则保持第三PLL的相位控制字继续增加，若计数器值连续两次查询无变化，则说明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时第三PLL的相位控制字B1；

步骤(3)，继续从B1开始步进增加第三PLL的相位控制字，此时分频器会保持无输出状态，直至第三PLL的相位超过180°，继续以固定时间间隔定时查询FPGA内部计数器，若计数器值一直不变，则保持第三PLL的相位控制字继续增加，若计数器值开始增加，则说明第二PLL的相位已超前第三PLL的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时第三PLL的相位控制字B2；

步骤(4)，取第三PLL的相位控制字B1、B2的中间值，将此数值与第二PLL相位在180°时的相位控制字求差，差值为第三PLL需要补足的校准值Δt，将Δt补偿修正加入以后第三PLL相位控制字计算公式，自动校准完成。

7.一种带自校准功能的高速脉冲信号脉宽精密控制方法，其特征在于，

参考输入时钟通过三路PLL，同时产生三个相参、频率相同的时钟信号，FPGA通过调节每一路信号的小数分频相位累加字初始值来调节每一路PLL相对于参考输入时钟的相位，再利用同步触发信号将三个PLL同步。

8.如权利要求7所述的一种带自校准功能的高速脉冲信号脉宽精密控制方法，其特征在于，

第一PLL输出整个电路的基准系统时钟到脉冲码型发生电路，用于原始NRZ码型脉冲信号合成，合成的原始NRZ码型脉冲信号送至转码器；

第二PLL和第三PLL通过后级的逻辑门合成占空比可变的采样时钟，通过调节第二PLL和第三PLL的相对相位完成采样时钟占空比的调节；

所述第二PLL和第三PLL的输出信号先通过沿恢复电路进行波形整理，沿恢复电路的输出信号送到与/或逻辑门合成占空比可变的采样时钟，逻辑门输出信号一路送至转码器用于产生脉宽可调的RZ码型脉冲信号，另一路送至校准电路。

9.如权利要求8所述的一种带自校准功能的高速脉冲信号脉宽精密控制方法，其特征在于，所述校准电路包括分频器和FPGA；

将分频器输出信号引入FPGA，在FPGA内部以分频时钟输出为基础设计一款计数器，用FGPA内部系统时钟对该计数器数值进行等间隔采样；当第二PLL与第三PLL的相位差值小于分频器的脉宽敏感门限下限时，分频器无输出，FPGA内部以其作为时钟源的计数器数值保持不变，均匀改变第二PLL与第三PLL的相位差，得到一个两倍于脉宽敏感门限下限的计数器停止工作区间，取这个区间两端的相位控制字的平均值，求出第二PLL与第三PLL的零相差点。

10.如权利要求9所述的一种带自校准功能的高速脉冲信号脉宽精密控制电路，其特征在于，所述校准电路的校准步骤如下：

步骤(1)，配置各PLL寄存器，之后通过复位信号初始化各PLL，并通过一个复用的同步单脉冲信号同步各PLL；

步骤(2)，固定第二PLL的相位为中值180°，将第二PLL的相位控制字设为中间值，然后从0开始步进增加第三PLL的相位控制字，让第三PLL的相位从0°开始逐渐增加，以固定时间间隔定时查询FPGA内部计数器，若计数器值一直增加，则保持第三PLL的相位控制字继续增加，若计数器值连续两次查询无变化，则说明第二PLL的相位仍然落后于第三PLL的相位，但其差值小于分频器的脉宽敏感门限下限时，分频器已无输出，FPGA记录此时第三PLL的相位控制字B1；

步骤(3)，继续从B1开始步进增加第三PLL的相位控制字，此时分频器会保持无输出状态，直至第三PLL的相位超过180°，继续以固定时间间隔定时查询FPGA内部计数器，若计数器值一直不变，则保持第三PLL的相位控制字继续增加，若计数器值开始增加，则说明第二PLL的相位已超前第三PLL的相位，且其差值大于分频器的脉宽敏感门限下限时，分频器重新输出输出，FPGA记录此时第三PLL的相位控制字B2；

步骤(4)，取第三PLL的相位控制字B1、B2的中间值，将此数值与第二PLL相位在180°时的相位控制字求差，即为第三PLL需要补足的校准值Δt，将Δt补偿修正加入以后第三PLL相位控制字计算公式，自动校准完成。