CN105959001A - 变频域全数字锁相环及锁相控制方法 - Google Patents

Abstract

变频域全数字锁相环及锁相控制方法，数字鉴相器模块ua信号输出端与相位自动测控模块输入端相接，ah、be信号输出端分别与可变模可逆计数器模块第一、第二信号输入端相接，相位自动测控模块的m信号输出端与可变模可逆计数器模块第三输信号入端相接，可变模可逆计数器模块的inc、dec信号输出端分别与增减脉冲控制电路模块两个信号输入端相接，增减脉冲控制电路模块IDout信号输出端与可控分频器模块第一信号输入端相接，频率自动测控模块N信号输出端与可控分频器模块第二输入端相接，可控分频器模块fout信号输出端与数字鉴相器模块fout信号输入端相接。通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定。

Description

变频域全数字锁相环及锁相控制方法

技术领域

本发明属于电子信息技术领域，具体涉及一种应用于片上系统（SOC）的变频域全数字锁相环及锁相控制方法。

背景技术

全数字锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。

现有全数字锁相环所存在以下缺陷：

一是锁相范围窄、用途单一、通用性不强。现有全数字锁相环是设计者根据在某一应用领域的单一固定频域而确定其系统设计方案的，各锁相环的频率锁定范围相对较小，当锁相环输入信号的频率超出其工作频域时，其锁相性能会变得很差，甚至因失锁而不能正常工作，这样以来，对用于不同频域范围、不同用途的锁相环需要重新设计或定制。

二是控制方式欠佳。锁相环的环路带宽与锁相速度、捕获范围和抗扰性能密切相关，而且是相互矛盾的，拓展环路带宽可以扩大捕获范围，加快锁相速度，提高锁相环的动态性能，但同时会增加相位抖动、降低系统的抗扰性能，造成系统的稳定性能变差；反之，缩小环路带宽，可减小相位抖动、提高系统的抗扰性能，增强系统的稳定性，但却又会使锁相环的捕获范围变窄，锁相速度减慢。由于现有全数字锁相环的系统参数是固定不变的，设计时只能采取折中的方案，因此，不能完全解决提高锁相环动态性能与增强稳态性能所存在的矛盾。

发明内容

本发明的目的是克服现有技术的上述不足而提供一种应用于片上系统（SOC）中的变频域全数字锁相环及锁相控制方法，这种全数字锁相环可实现系统参数的动态调节与控制，能够在较宽的输入信号频率范围内实现自动跟踪与快速锁定，并且具有稳定性能高、可移植性好和通用性强的特点，该锁相环能够解决现有全数字锁相环锁相速度与稳定性相矛盾的问题，解决锁相环通用性不强和自适应差的问题。

本发明的技术方案是：变频域全数字锁相环，包括数字鉴相模块、可变模可逆计数器模块、增减脉冲控制电路模块、可控分频器模块、相位自动测控模块和频率自动测控模块，利用电子设计自动化技术完成各个模块电路的设计。

数字鉴相器模块有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，数字鉴相器模块通过检测变频域全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间超前相差极性信号ah、滞后相差极性信号be及相差与频差信号ua。

可变模可逆计数器模块计数方向的控制信号来自数字鉴相器模块的输出信号ah和be，其数模值m的大小是由相位自动测控模块来控制。

数字鉴相器模块的输出的超前相差极性信号ah为可变模可逆计数器模块的加控制信号，数字鉴相器模块的输出的滞后相差极性信号be为可变模可逆计数器模块的减控制信号，可变模可逆计数器模块分别输出进位脉冲信号inc及借位脉冲信号dec，它们分别作为增减脉冲控制电路模块的控制信号，不同的模数值m表示可变模可逆计数器模块不同的计数深度，模数值m的取值影响着锁相环的锁相速度和稳定性，当输入信号与输出信号的相位误差较大时，若模数值m取较小值，能提高增减脉冲控制信号的频率，锁相速度就会加快，而当环路锁定后，若模数值m取较大值，能降低增减脉冲控制信号的频率，故使锁相环的相位抖动减小，稳定性提高，当可变模可逆计数器模块的模数值分别为2、4、8、16、32时，增减脉冲控制信号inc或dec的频率逐渐减小。

增减脉冲控制电路模块的输入信号分别是进位脉冲信号inc和借位脉冲信号dec，它们是增减脉冲控制电路模块控制信号，其输出信号为Idout，当进位脉冲信号inc为高电平时，锁相环在增减脉冲控制电路模块输出信号IDout的下一个周期增加一个时钟脉冲，使得输出信号IDout的相位提前；当借位脉冲信号dec为高电平时，锁相环在增减脉冲控制电路模块输出信号IDout的下一个周期减去一个时钟脉冲，使得输出信号IDout的相位延后；当进位脉冲信号inc与借位脉冲信号dec都为低电平时，增减脉冲控制电路模块只对锁相环时钟信号进行二分频。

可控分频器模块的第一输入端与增减脉冲控制电路模块的IDout信号输出端相接，可控分频器模块中的计数器对增减脉冲控制电路模块输出信号IDout的序列脉冲进行计数，可控分频器模块的第二输入端与频率自动测控模块频率控制字N输出端相接，频率自动测控模块为可控分频器模块中的计数器提供频率控制字N，频率自动测控模块根据输入信号fin的频率变化，确定相应的频率控制字N，能够实时调节可控分频器模块的输出频率fout，从而扩展了锁相环的锁频范围。

相位自动测控模块由时间数字转换电路、比较电路和模数控制电路组成，时间数字转换电路输出端与比较电路的输入端相接，比较电路的输出端与模数控制电路的输入端相接。

时间数字转换电路的作用是把锁相环输入信号fin与输出信号fout的相差与频差信号ua量化成数字信号，比较电路对前一周期与后一周期相差与频差信号ua的量化数字信号的大小进行比较，以判别锁相环处于哪一个锁相阶段，并产生相应的切换信号，模数控制电路根据锁相环所处的工作阶段，生成相应的模数值m，并将其送入可变模可逆计数器模块，并实时调整模数值m。

频率自动检测模块由频率检测电路和频率控制字生成电路组成，频率检测电路输出端与频率控制字生成电路的输入端相接。

频率检测电路的作用是对输入信号fin的频率进行检测和存储，频率控制字生成电路的作用是根据输入信号fin频率的检测值，生成相应的频率控制字N，当输入信号fin的频率不变时，保持相应的频率控制字N恒定，而当输入信号fin的频率发生变化时，立即改变频率控制字N，通过频率控制字N能够实时调节可控分频器模块输出信号fout的频率，实现对锁相环中心频率的动态调节。

数字鉴相器模块三个信号输出端中的ua信号输出端与相位自动测控模块的输入端相接，ah信号输出端、be信号输出端分别与可变模可逆计数器模块的第一信号输入端及第二信号输入端相接，相位自动测控模块的m信号输出端与可变模可逆计数器模块的第三输信号入端相接，可变模可逆计数器模块的inc信号输出端和dec信号输出端分别与增减脉冲控制电路模块的两个信号输入端相接，增减脉冲控制电路模块的IDout信号输出端与可控分频器模块的第一信号输入端相接，频率自动测控模块的N信号输出端与可控分频器模块的第二输入端相接，可控分频器模块的 fout信号输出端为锁相环输出信号，且与数字鉴相器模块的fout信号输入端相接。

本发明根据变频域全数字锁相环的系统结构框图，采用自顶而下的设计方法，利用电子设计自动化（EDA）技术完成变频域全数字锁相环顶层电路设计。

在变频域全数字锁相环顶层电路中，系统时钟信号clk分别与相位自动测控模块、频率自动检测模块、可变模可逆计数器模块的输入端clk及增减脉冲电路模块的输入端IDclk相接。

系统复位信号reset分别与相位自动测控模块、频率自动检测模块、可变模可逆计数器模块、增减脉冲电路模块及可控分频器模块的输入端reset相接。

使能信号en与可变模可逆计数器模块的输入端en相接。

系统输入信号fin分别与数字鉴相器模块和频率自动检测模块的输入端fin相接。

数字鉴相器模块的输出信号有三个，分别为ah、be及ua，其中ah、be分别与可变模可逆计数器模块的输入端ah、be相接，ua与相位自动测控模块的输入端ua相接。

相位自动测控模块的输出端Km与可变模可逆计数器模块的输入端Km相接。

可变模可逆计数器模块的二个输出端inc、dec分别与增减脉冲电路模块的输入端inc、dec相接。

增减脉冲电路模块的输出端IDout与可控分频器模块的输入端idout相接。

频率自动检测模块的输出端N与可控分频器模块的输入端N相接，可控分频器模块的输出端fout为系统的输出信号端，同时又反馈到系统的输入端口与数字鉴相器模块的输入端fout相接。

本发明提供的变频域全数字锁相环的锁相控制方法，是通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定。

其具体的锁相控制过程如下：

数字鉴相器模块通过检测锁相环输入信号fin和输出信号fout的上升沿，输出相应的相位超前信号ah或滞后信号be及相位误差信号ua。

相位自动测控模块对相位误差信号进行数值量化和比较，当相位误差较大时，减小送入可变模可逆计数器模块的模数值m；当相位误差较小的时，增大送入可变模可逆计数器模块的模数值m。

同时，当数字鉴相器模块输出的相位超前信号ah为高电平时，可变模可逆计数器模块进行加计数，当加计数值达到可变模可逆计数器模块模数值m后，可变模可逆计数器模块输出加脉冲控制信号inc；当数字鉴相器模块输出的相位滞后信号be为高电平时，可变模可逆计数器模块进行减计数，当减计数值达到模数值m后，可变模可逆计数器模块输出减脉冲控制信号dec。

增减脉冲电路模块根据可变模可逆计数器模块输出的脉冲加、减控制信号，通过加上或减去一个系统时钟周期的时间去调整输出信号IDout的相位。

频率自动测控模块实时监测输入信号的频率，并根据一定的算法确定可控分频器模块的频率控制字N，以调整锁相环的中心频率，使其快速接近输入信号的频率。

可控分频器模块的输出信号fout送入数字鉴相器模块进行下一周期的比较，从而逐渐减小相位误差和频率误差，并最终实现锁相环的锁定。

在变频域全数字锁相环中，可变模可逆计数器模块的模数值m和可控分频器的频率控制字N是通过变频域全数字锁相环中的相位自动测控模块和频率自动测控模块动态调节的，通过调节可变模可逆计数器模块中的模数值m，在锁相环的捕捉阶段，能使增减脉冲控制信号的频率升高，进而加快相位的调整，提高锁相环的锁相速度；而当锁相环锁定时，能减小增减脉冲控制信号的频率，进而能减小相位抖动，增强锁相环的稳定性。

改变可控分频器模块的频率控制字N，使得锁相环中心频率能够调节，实现对不同频率的输入信号进行锁定，拓宽锁相范围。

本发明与现有技术相比具有如下特点：

本发明所提出的变频域全数字锁相环，采用电子设计自动化（EDA）技术完成系统设计，其性能特点在于：

1、通过动态调节可控分频器的参数，使环路的中心频率可随输入信号频率的不同而变化，从而拓宽了系统的锁相范围。

2、能够通过动态调节数字滤波器的参数，既可在环路的捕捉阶段提高系统的锁相速度，又能在环路锁定后减小相位抖动，增强系统的稳定性能。

3、该锁相环路具有锁相速度快、锁相范围宽、电路结构简单和易于集成等优点，并可作为功能模块嵌入到系统芯片（SOC）中，具有十分广泛的用途。

以下结合附图和具体实施方式对本发明的详细结构作进一步描述。

附图说明

附图1为变频域全数字锁相环的系统结构框图；

附图2为数字滤波器的仿真波形图；

附图3为相位自动测控模块原理框图；

附图4为频率自动测控模块原理框图；

附图5为变频域全数字锁相环的顶层电路图；

附图6为fin=10Hz时的波形仿真图；

附图7为fin=50MHz时的波形仿真图；

附图8为fin=200kHz向fin=50kHz跳变时的波形图。

具体实施方式

变频域全数字锁相环，包括数字鉴相模块1、可变模可逆计数器模块2、增减脉冲控制电路模块3、可控分频器模块4、相位自动测控模块5和频率自动测控模块6，利用电子设计自动化技术完成各个模块电路的设计。

数字鉴相器模块1有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，数字鉴相器模块1通过检测变频域全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间超前相差极性信号ah、滞后相差极性信号be及相差与频差信号ua。

可变模可逆计数器模块2计数方向的控制信号来自数字鉴相器模块1的输出信号ah和be，其数模值m的大小是由相位自动测控模块5来控制。

数字鉴相器模块1的输出的超前相差极性信号ah为可变模可逆计数器模块2的加控制信号，数字鉴相器模块1的输出的滞后相差极性信号be为可变模可逆计数器模块2的减控制信号，可变模可逆计数器模块2分别输出进位脉冲信号inc及借位脉冲信号dec，它们分别作为增减脉冲控制电路模块3的控制信号，不同的模数值m表示可变模可逆计数器模块2不同的计数深度，模数值m的取值影响着锁相环的锁相速度和稳定性，当输入信号与输出信号的相位误差较大时，若模数值m取较小值，能提高增减脉冲控制信号的频率，锁相速度就会加快，而当环路锁定后，若模数值m取较大值，能降低增减脉冲控制信号的频率，故使锁相环的相位抖动减小，稳定性提高，当可变模可逆计数器模块2的模数值分别为2、4、8、16、32时，增减脉冲控制信号inc或dec的频率逐渐减小。

增减脉冲控制电路模块3的输入信号分别是进位脉冲信号inc和借位脉冲信号dec，它们是增减脉冲控制电路模块3控制信号，其输出信号为IDout。当进位脉冲信号inc为高电平时，锁相环在增减脉冲控制电路模块3输出信号IDout的下一个周期增加一个时钟脉冲，使得输出信号IDout的相位提前；当借位脉冲信号dec为高电平时，锁相环在增减脉冲控制电路模块3输出信号IDout的下一个周期减去一个时钟脉冲，使得输出信号IDout的相位延后；当进位脉冲信号inc与借位脉冲信号dec都为低电平时，增减脉冲控制电路模块3只对锁相环时钟信号进行二分频。

可控分频器模块4的第一输入端与增减脉冲控制电路模块3的IDout信号输出端相接，可控分频器模块4中的计数器对增减脉冲控制电路模块3输出信号IDout的序列脉冲进行计数，可控分频器模块4的第二输入端与频率自动测控模块6频率控制字N输出端相接，频率自动测控模块6为可控分频器模块4中的计数器提供频率控制字N，频率自动测控模块6根据输入信号fin的频率变化，确定相应的频率控制字N，能够实时调节可控分频器模块4的输出频率fout，从而扩展了锁相环的锁频范围。

相位自动测控模块5由时间数字转换电路5-1、比较电路5-2和模数控制电路5-3组成，时间数字转换电路5-1输出端与比较电路5-2的输入端相接，比较电路5-2的输出端与模数控制电路5-3的输入端相接。

时间数字转换电路5-1的作用是把锁相环输入信号fin与输出信号fout的相差与频差信号ua量化成数字信号，比较电路5-2对前一周期与后一周期相差与频差信号ua的量化数字信号的大小进行比较，以判别锁相环处于哪一个锁相阶段，并产生相应的切换信号，模数控制电路5-3根据锁相环所处的工作阶段，生成相应的模数值m，并将其送入可变模可逆计数器模块2，并实时调整模数值m。

频率自动检测模块6由频率检测电路6-1和频率控制字生成电路6-2组成，频率检测电路6-1输出端与频率控制字生成电路6-2的输入端相接。

频率检测电路6-1的作用是对输入信号fin的频率进行检测和存储，频率控制字生成电路6-2的作用是根据输入信号fin频率的检测值，生成相应的频率控制字N，当输入信号fin的频率不变时，保持相应的频率控制字N恒定，而当输入信号fin的频率发生变化时，立即改变频率控制字N，通过频率控制字N能够实时调节可控分频器模块4输出信号fout的频率，实现对锁相环中心频率的动态调节。

数字鉴相器模块1三个信号输出端中的ua信号输出端与相位自动测控模块5的输入端相接，ah信号输出端、be信号输出端分别与可变模可逆计数器模块2的第一信号输入端及第二信号输入端相接，相位自动测控模块5的m信号输出端与可变模可逆计数器模块2的第三输信号入端相接，可变模可逆计数器模块2的inc信号输出端和dec信号输出端分别与增减脉冲控制电路模块3的两个信号输入端相接，增减脉冲控制电路模块3的IDout信号输出端与可控分频器模块4 的第一信号输入端相接，频率自动测控模块6的N信号输出端与可控分频器模块4的第二输入端相接，可控分频器模块4的 fout信号输出端为锁相环输出信号，且与数字鉴相器模块1的fout信号输入端相接。

本发明根据变频域全数字锁相环的系统结构框图，采用自顶而下的设计方法，利用电子设计自动化技术完成变频域全数字锁相环顶层电路设计。

在变频域全数字锁相环顶层电路中，系统时钟信号clk分别与相位自动测控模块5、频率自动检测模块6、可变模可逆计数器模块2的输入端clk及增减脉冲电路模块3的输入端IDclk相接。

系统复位信号reset分别与相位自动测控模块5、频率自动检测模块6、可变模可逆计数器模块2、增减脉冲电路模块3及可控分频器模块4的输入端reset相接。

使能信号en与可变模可逆计数器模块2的输入端en相接。

系统输入信号fin分别与数字鉴相器模块1和频率自动检测模块6的输入端fin相接。

数字鉴相器模块1的输出信号有三个，分别为ah、be及ua，其中ah、be分别与可变模可逆计数器模块2的输入端ah、be相接，ua与相位自动测控模块5的输入端ua相接。

相位自动测控模块5的输出端Km与可变模可逆计数器模块2的输入端Km相接。

可变模可逆计数器模块2的二个输出端inc、dec分别与增减脉冲电路模块3的输入端inc、dec相接。

增减脉冲电路模块3的输出端IDout与可控分频器模块4的输入端idout相接。

频率自动检测模块6的输出端N与可控分频器模块4的输入端N相接，可控分频器模块4的输出端fout为系统的输出信号端，同时又反馈到系统的输入端口与数字鉴相器模块1的输入端fout相接。

本发明提供的变频域全数字锁相环的锁相控制方法，是通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定。

其具体的锁相控制过程如下：

数字鉴相器模块1通过检测锁相环输入信号fin和输出信号fout的上升沿，输出检测到相位超前信号ah或滞后信号be及相位误差信号ua。

相位自动测控模块5对相位误差信号进行数值量化和比较，当相位误差较大时，减小送入可变模可逆计数器模块2的模数值m；当相位误差较小的时，增大送入可变模可逆计数器模块2的模数值m；同时，当数字鉴相器模块1输出的相位超前信号ah为高电平时，可变模可逆计数器模块2进行加计数，当加计数值达到可变模可逆计数器模块2模数值m后，可变模可逆计数器模块2输出加脉冲控制信号inc；当数字鉴相器模块1输出的相位滞后信号be为高电平时，可变模可逆计数器模块2进行减计数，当减计数值达到模数值m后，可变模可逆计数器模块2输出减脉冲控制信号dec；增减脉冲电路模块3根据可变模可逆计数器模块2输出的脉冲加、减控制信号，通过加上或减去一个系统时钟周期的时间去调整输出信号IDout的相位；频率自动测控模块6实时监测输入信号的频率，并根据一定的算法确定可控分频器模块4的频率控制字N，以调整锁相环的中心频率，使其快速接近输入信号的频率；可控分频器模块4的输出信号fout送入数字鉴相器模块1进行下一周期的比较，从而逐渐减小相位误差和频率误差，并最终实现锁相环的锁定。

在变频域全数字锁相环中，可变模可逆计数器模块2的模数值m和可控分频器可变模4的频率控制字N是通过变频域全数字锁相环中的相位自动测控模块5和频率自动测控模块6动态调节的，通过调节可变模可逆计数器模块2中的模数值m，在锁相环的捕捉阶段，能使增减脉冲控制信号的频率升高，进而加快相位的调整，提高锁相环的锁相速度；而当锁相环锁定时，能减小增减脉冲控制信号的频率，进而能减小相位抖动，增强锁相环的稳定性。改变可控分频器模块4的频率控制字N，使得锁相环中心频率能够调节，实现对不同频率的输入信号进行锁定，拓宽锁相范围。

对变频域全数字锁相环电路进行系统仿真，其仿真结果如图6、图7、图8所示，其中图6和图7分别是频率为10Hz和50MHz时的仿真波形，图8为输入信号频率由200kHz跳变到50kHz时的仿真波形，图中en为系统使能信号，reset为系统复位信号，clk为系统时钟信号，fin为系统输入信号，fout为系统输出信号。

由锁相环仿真可知，该锁相环的锁相范围为10Hz-50MHz，当输入信号的相位发生变化时，锁相环可在很短的时间内实现重新锁定，最快可在二个输入信号周期内锁定，当输入信号的频率发生跳变时，锁相环也可在几个输入信号周期内实现快速重新锁定。

Claims (3)

1.变频域全数字锁相环，其特征是：包括数字鉴相模块、可变模可逆计数器模块、增减脉冲控制电路模块、可控分频器模块、相位自动测控模块和频率自动测控模块，利用电子设计自动化技术完成各个模块电路的设计；

数字鉴相器模块有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，数字鉴相器模块通过检测变频域全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间超前相差极性信号ah、滞后相差极性信号be及相差与频差信号ua；

可变模可逆计数器模块计数方向的控制信号来自数字鉴相器模块的输出信号ah和be，其数模值m的大小是由相位自动测控模块来控制；

数字鉴相器模块的输出的超前相差极性信号ah为可变模可逆计数器模块的加控制信号，数字鉴相器模块的输出的滞后相差极性信号be为可变模可逆计数器模块的减控制信号，可变模可逆计数器模块分别输出进位脉冲信号inc及借位脉冲信号dec，它们分别作为增减脉冲控制电路模块的控制信号，不同的模数值m表示可变模可逆计数器模块不同的计数深度，模数值m的取值影响着锁相环的锁相速度和稳定性，当输入信号与输出信号的相位误差较大时，若模数值m取较小值，能提高增减脉冲控制信号的频率，锁相速度就会加快，而当环路锁定后，若模数值m取较大值，能降低增减脉冲控制信号的频率，故使锁相环的相位抖动减小，稳定性提高，当可变模可逆计数器模块的模数值分别为2、4、8、16、32时，增减脉冲控制信号inc或dec的频率逐渐减小；

增减脉冲控制电路模块的输入信号分别是进位脉冲信号inc和借位脉冲信号dec，它们是增减脉冲控制电路模块控制信号，其输出信号为Idout，当进位脉冲信号inc为高电平时，锁相环在增减脉冲控制电路模块输出信号IDout的下一个周期增加一个时钟脉冲，使得输出信号IDout的相位提前；当借位脉冲信号dec为高电平时，锁相环在增减脉冲控制电路模块输出信号IDout的下一个周期减去一个时钟脉冲，使得输出信号IDout的相位延后；当进位脉冲信号inc与借位脉冲信号dec都为低电平时，增减脉冲控制电路模块只对锁相环时钟信号进行二分频；

可控分频器模块的第一输入端与增减脉冲控制电路模块的IDout信号输出端相接，可控分频器模块中的计数器对增减脉冲控制电路模块输出信号IDout的序列脉冲进行计数，可控分频器模块的第二输入端与频率自动测控模块频率控制字N输出端相接，频率自动测控模块为可控分频器模块中的计数器提供频率控制字N，频率自动测控模块根据输入信号fin的频率变化，确定相应的频率控制字N，能够实时调节可控分频器模块的输出频率fout，从而扩展了锁相环的锁频范围；

相位自动测控模块由时间数字转换电路、比较电路和模数控制电路组成，时间数字转换电路输出端与比较电路的输入端相接，比较电路的输出端与模数控制电路的输入端相接；

时间数字转换电路的作用是把锁相环输入信号fin与输出信号fout的相差与频差信号ua量化成数字信号，比较电路对前一周期与后一周期相差与频差信号ua的量化数字信号的大小进行比较，以判别锁相环处于哪一个锁相阶段，并产生相应的切换信号，模数控制电路根据锁相环所处的工作阶段，生成相应的模数值m，并将其送入可变模可逆计数器模块，并实时调整模数值m；

频率自动检测模块由频率检测电路和频率控制字生成电路组成，频率检测电路输出端与频率控制字生成电路的输入端相接；

频率检测电路的作用是对输入信号fin的频率进行检测和存储，频率控制字生成电路的作用是根据输入信号fin频率的检测值，生成相应的频率控制字N，当输入信号fin的频率不变时，保持相应的频率控制字N恒定，而当输入信号fin的频率发生变化时，立即改变频率控制字N，通过频率控制字N能够实时调节可控分频器模块输出信号fout的频率，实现对锁相环中心频率的动态调节；

数字鉴相器模块三个信号输出端中的ua信号输出端与相位自动测控模块的输入端相接，ah信号输出端、be信号输出端分别与可变模可逆计数器模块的第一信号输入端及第二信号输入端相接，相位自动测控模块的m信号输出端与可变模可逆计数器模块的第三输信号入端相接，可变模可逆计数器模块的inc信号输出端和dec信号输出端分别与增减脉冲控制电路模块的两个信号输入端相接，增减脉冲控制电路模块的IDout信号输出端与可控分频器模块的第一信号输入端相接，频率自动测控模块的N信号输出端与可控分频器模块的第二输入端相接，可控分频器模块的 fout信号输出端为锁相环输出信号，且与数字鉴相器模块的fout信号输入端相接。

2.如权利要求1所述的变频域全数字锁相环，其特征是：根据变频域全数字锁相环的系统结构框图，采用自顶而下的设计方法，利用电子设计自动化技术完成变频域全数字锁相环顶层电路的设计；

在变频域全数字锁相环顶层电路中，系统时钟信号clk分别与相位自动测控模块、频率自动检测模块、可变模可逆计数器模块的输入端clk及增减脉冲电路模块的输入端IDclk相接；

系统复位信号reset分别与相位自动测控模块、频率自动检测模块、可变模可逆计数器模块、增减脉冲电路模块及可控分频器模块的输入端reset相接；

使能信号en与可变模可逆计数器模块的输入端en相接；

系统输入信号fin分别与数字鉴相器模块和频率自动检测模块的输入端fin相接；

数字鉴相器模块的输出信号有三个，分别为ah、be及ua，其中ah、be分别与可变模可逆计数器模块的输入端ah、be相接，ua与相位自动测控模块的输入端ua相接；

相位自动测控模块的输出端Km与可变模可逆计数器模块的输入端Km相接；

可变模可逆计数器模块的二个输出端inc、dec分别与增减脉冲电路模块的输入端inc、dec相接；

增减脉冲电路模块的输出端IDout与可控分频器模块的输入端idout相接；

频率自动检测模块的输出端N与可控分频器模块的输入端N相接，可控分频器模块的输出端fout为系统的输出信号端，同时又反馈到系统的输入端口与数字鉴相器模块的输入端fout相接。

3.采用如权利要求1所述的变频域全数字锁相环的锁相控制方法，其特征是：通过对锁相环系统参数的动态调节与控制，在较宽的输入信号频率范围内实现自动跟踪与快速锁定，其具体的锁相控制过程如下：

数字鉴相器模块通过检测锁相环输入信号fin和输出信号fout的上升沿，输出相应的相位超前信号ah或滞后信号be及相位误差信号ua；

相位自动测控模块对相位误差信号进行数值量化和比较，当相位误差较大时，减小送入可变模可逆计数器模块的模数值m，当相位误差较小的时，增大送入可变模可逆计数器模块的模数值m；

同时，当数字鉴相器模块输出的相位超前信号ah为高电平时，可变模可逆计数器模块进行加计数，当加计数值达到可变模可逆计数器模块模数值m后，可变模可逆计数器模块输出加脉冲控制信号inc；当数字鉴相器模块输出的相位滞后信号be为高电平时，可变模可逆计数器模块进行减计数，当减计数值达到模数值m后，可变模可逆计数器模块输出减脉冲控制信号dec；

增减脉冲电路模块根据可变模可逆计数器模块输出的脉冲加、减控制信号，通过加上或减去一个系统时钟周期的时间去调整输出信号IDout的相位；

频率自动测控模块实时监测输入信号的频率，并根据一定的算法确定可控分频器模块的频率控制字N，以调整锁相环的中心频率，使其快速接近输入信号的频率；

可控分频器模块的输出信号fout送入数字鉴相器模块进行下一周期的比较，从而逐渐减小相位误差和频率误差，并最终实现锁相环的锁定；

在变频域全数字锁相环中，可变模可逆计数器模块的模数值m和可控分频器可变模的频率控制字N是通过变频域全数字锁相环中的相位自动测控模块和频率自动测控模块动态调节的，通过调节可变模可逆计数器模块中的模数值m，在锁相环的捕捉阶段，能使增减脉冲控制信号的频率升高，进而加快相位的调整，提高锁相环的锁相速度；而当锁相环锁定时，能减小增减脉冲控制信号的频率，进而能减小相位抖动，增强锁相环的稳定性；

改变可控分频器模块的频率控制字N，使得锁相环中心频率能够调节，实现对不同频率的输入信号进行锁定，拓宽锁相范围。