CN110750048A - 一种基于逐步逼近式pid控制算法的dll系统 - Google Patents

一种基于逐步逼近式pid控制算法的dll系统 Download PDF

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Abstract

本发明提供了一种基于逐步逼近式PID控制算法的DLL系统，该系统包括：锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块组成，并且系统时钟是整个系统的主时钟，参考时钟是需要被锁定的时钟信号，锁相输出时钟是锁定后的时钟信号，该系统不断循环调节锁相输出时钟，经过数个循环后，最终输出与参考时钟固定相位差的时钟信号。本系统的参考时钟既可以工作在高频段，也可以工作在低频段；不需要延迟线，可以减小面积并降低功耗；避免了延时单元延时时间不一致的问题；设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。

Description

一种基于逐步逼近式PID控制算法的DLL系统
技术领域
本发明涉及延迟锁相环(Delay-Locked Loop，DLL)领域，尤其涉及一种基于逐步逼近式比例积分微分控制(proportional-integral-derivative control，PID)控制算法的DLL系统。
背景技术
随着集成电路的发展，时钟质量越来越成为人们关注的重点。DLL(Delay-LockedLoop)，即延迟锁相环，被广泛地用于芯片内部时钟的控制，例如时钟延时消除、倍频分频和时钟校正等方面。
DLL通过调整延迟线上的延迟时间，使得DLL的输出时钟(Dllclk)和参考时钟(Refcl k)的上升沿对齐，完成锁相的功能。图1是现有的DLL系统功能示意图。在没有DLL锁相的电路中，输出时钟(Actclk)的上升沿滞后参考时钟(Refclk)的上升沿actual_delay时间，此时，输出时钟(Actclk)的相位落后于参考时钟(Refclk)的相位；引入DLL后，输出时钟(Dllclk)的上升沿被延时added_delay时间，使得输出时钟(Dllclk)的上升沿与参考时钟(Refclk)的上升沿对齐，二者的相位差为零，实现锁相的目的。
传统的DLL主要通过器件延时线和相位选择器来实现时钟上升沿对齐的功能。图2为现有的传统DLL系统结构框图。理想的延迟线由一系列固定延时时间的延时单元串联组成；相位选择器根据输出时钟(Dllclk)和参考时钟(Refclk)二者的相位误差，自动调节延时单元的个数，使得输出时钟(Dllclk)的上升沿被推迟到合适的时间，实现锁相的功能。
传统DLL的实现方法存在一些缺点。首先，参考时钟(Refclk)的频率被延时线的长度所限制，这意味着参考时钟(Refclk)的频率不能很低，否则延时线的长度会变得很长；过长的延迟线会占用较大的面积，也会造成功耗的增加。并且，在FPGA实现过程中,是无法保证综合后的每个延时单元的延时时间是一致的，这会使得相位选择器要求的延时时间不可控,导致实际延迟时间可能超过要求的延时时间，系统就进入失锁状态。
发明内容
针对上述问题，本发明利用引入的高速时钟和逐步逼近式PID控制算法，来取代器件延时线和相位选择器。高速时钟对参考时钟和输出时钟的相位差进行计数，然后通过逐步逼近式PID控制算法来减小二者的相位差，使其处于可以接受的范围。
本发明提出了一种基于逐步逼近式PID控制算法的DLL系统，该DLL系统由由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块组成，并且系统时钟(Sysclk)是整个DLL系统的主时钟，参考时钟(Refclk)是需要被锁定的时钟信号，锁相输出时钟(Dllclk)是锁定后的时钟信号；
所述系统时钟(Sysclk)连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块；所述参考时钟(Refclk)连接参考时钟上升沿检测模块和初始化模块；所述锁相输出时钟(Dllclk)连接锁相输出时钟上升沿检测模块；所述锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端；所述误差计数模块的输出端连接到逐步逼近式PID控制模块的输入端；所述逐步逼近式PID控制模块的输出端连接到可变模分频模块的输入端；所述可变所述模分频模块的输出信号(Dllclk)即为整个系统的输出信号；所述初始化模块的输出端连接到可变模分频模块的输入端。
相比传统的DLL系统实现方法有以下特点：
1.参考时钟既可以工作在高频段，也可以工作在低频段；有效地解决了传统DLL在低频段出现的问题。
2.不需要延迟线，利用系统时钟作为延时依据，既能减小面积，也可以降低功耗。
3.延时时间是根据稳定的系统时钟来计算和实现，这就避免了使用延时单元来实现延时，完全避开了延时单元延时时间不一致的问题。
4.设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。
附图说明
图1为现有的DLL系统功能示意图
图2为现有的传统DLL系统结构框图
图3为本发明的DLL系统的结构框图
图4为本发明逐次逼近式PID控制模块内部流程图
图5为本发明的DLL系统仿真结果图
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本发明为一种基于逐步逼近式PID控制算法的DLL系统，图3是本发明提出的DLL系统的结构框图。整个系统由【锁相输出时钟上升沿检测模块】、【参考时钟上升沿检测模块】、【误差计数模块】、【逐步逼近式PID控制模块】、【可变模分频模块】和【初始化模块】组成。系统时钟(Sysclk)是整个系统的主时钟，参考时钟(Refclk)是需要被锁定的时钟信号，锁相输出时钟(Dllclk)是锁定后的时钟信号。
如图3所示，系统时钟(Sysclk)连接【锁相输出时钟上升沿检测模块】、【参考时钟上升沿检测模块】、【误差计数模块】、【逐步逼近式PID控制模块】、【可变模分频模块】和【初始化模块】；参考时钟(Refclk)连接【参考时钟上升沿检测模块】和【初始化模块】；锁相输出时钟(Dllclk)连接【锁相输出时钟上升沿检测模块】。【锁相输出时钟上升沿检测模块】的输出端和【参考时钟上升沿检测模块】的输出端连接到【误差计数模块】的输入端；【误差计数模块】的输出端连接到【逐步逼近式PID控制模块】的输入端；【逐步逼近式PID控制模块】的输出端连接到【可变模分频模块】的输入端；【可变模分频模块】的输出信号(Dllclk)即为整个系统的输出信号；【初始化模块】的输出端连接到【可变模分频模块】的输入端。
本发明中系统各模块的功能描述如下：
1.【初始化模块】用来确定【可变模分频模块】中分频系数的初始值Ninit。具体为，复位后系统进入工作状态，其内部计数器开始统计当前参考时钟(Refclk)一个周期内的系统时钟(Sysclk)脉冲数。结束计数后，该计数器数值(Ninit)被用作【可变模分频模块】中分频系数的初始值。
2.【参考时钟上升沿检测模块】用来确定参考时钟(Refclk)上升沿到来的时刻。具体为，当输入信号(Refclk)的上升沿到来时，该模块的输出信号Refclk_posedge为有效，其余时间输出信号Refclk_posedge为无效。
【锁相输出时钟上升沿检测模块】用来确定锁相输出时钟(Dllclk)上升沿到来的时刻。具体为，当反馈回来的锁相输出时钟(Dllclk)的上升沿到来时，该模块的输出信号Dllclk_posedge为有效，其余时间输出信号Dllclk_posedge为无效。
3.【误差计数模块】用来确定参考时钟(Refclk)和锁相输出时钟(Dllclk)的相位误差信息。具体为，
当参考时钟(Refclk)的相位超前于锁相输出时钟(Dllclk)的相位，即先检测到Refclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始加1计数，即err_cntcur＝err_cntpre+1,其中，err_cntcur为内部计数器当前值，err_cntpre为内部计数器原有值，直至检测到Dllclk_posedge有效,内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至【逐步逼近式PID控制模块】。有效误差ERR表示参考时钟(Refclk)超前锁相输出时钟(Dllclk)的相位信息。
当锁相输出时钟(Dllclk)的相位超前于参考时钟(Refclk)的相位，即先检测到Dllclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始减1计数，即err_cntcur＝err_cntpre-1,其中，err_cntcur为内部计数器当前值，err_cntpre为内部计数器原有值，直至检测到Refclk_posedge有效，内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至【逐步逼近式PID控制模块】。有效误差ERR表示锁相输出时钟(Dllclk)超前参考时钟(Refclk)的相位信息。
4.【逐步逼近式PID控制模块】用来确定【可变模分频模块】中分频系数更新值的增量ΔNnew。具体为，该模块采用逐步逼近式PID控制方法,能够使系统快速进入锁相稳定状态。该模块根据【误差计数模块】所输出的相位误差信息(即有效误差)ERR的大小，选择不同的比例系数Kp、微分系数Kd和积分系数Ki，通过计算公式获得分频系数更新值的增量ΔNnew，之后将ΔNnew输出至【可变模分频模块】。PID是一种经典的控制方法，其计算公式是固定的，通过修改比例系数、微分系数和积分系数的大小，达到想要的控制效果。
图4为【逐次逼近式PID控制模块】内部流程图。
当接收到有效误差ERR(n)时，该模块开始工作。n表示当前时刻，n-1表示前一时刻；所以，ERR(n)表示当前时刻的有效误差，ERR(n-1)表示前一时刻的有效误差。
当|ERR(n)|>Threshold_upper，即参考时钟(Refclk)与锁相输出时钟(Dllclk)的相位出现较大误差时，取Kp＝Kp_max,Ki＝Ki_max,Kd＝Kd_max；当Threshold_lower<|ERR(n)|<＝Threshold_uppper，即参考时钟(Refclk)与锁相输出时钟(Dllclk)相位出现中等误差时，取Kp＝Kp_med,Ki＝Ki_med,Kd＝Kd_med；当|ERR(n)|<＝Threshold_lower，即参考时钟(Refclk)与锁相输出时钟(Dllclk)相位出现较小误差时，取Kp＝Kp_min,Ki＝Ki_min,Kd＝Kd_min。增量ΔNnew的计算公式为：ΔNnew＝Kp[ERR(n)–ERR(n-1)]+Ki[ERR(n)]+Kd{ERR(n)–2[ERR(n-1)]+ERR(n-2)}；其中，Threshold_upper为参考时钟(Refclk)与锁相输出时钟(Dllclk)的预设相位大误差限定值，Threshold_lower为参考时钟(Refclk)与锁相输出时钟(Dllclk)的预设相位小误差限定值，Kp_max为较大误差时的比例系数，Ki_max为较大误差时的积分系数，Kd_max为较大误差时的微分系数，Kp_med为中等误差时的比例系数，Ki_med为中等误差时的积分系数，Kd_med为中等误差时的微分系数，Kp_min为较小误差时的比例系数，Ki_min为较小误差时的积分系数，Kd_min为较小误差时的微分系数，ΔNnew为分频系数的增量，ERR(n)为参考时钟和锁相输出时钟当前周期的相位误差信息，ERR(n-1)为存储的参考时钟和锁相输出时钟前一个周期的相位误差信息，ERR(n-2)为存储的参考时钟和锁相输出时钟前两个周期的相位误差信息。
5.【可变模分频模块】用来计算分频系数更新值和输出时钟波形。具体为，首先计算分频系数更新值，计算公式：Nnew＝Ncur+ΔNnew，其中，Nnew为分频系数更新值，Ncur为分频系数当前值，ΔNnew为分频系数的增量。然后该模块根据分频系数更新值，对系统时钟(Sysclk)进行分频，输出时钟波形(Dllclk)。
本发明的DLL系统进行锁相的具体操作如下：
1.复位后系统进入工作状态。【初始化模块】计数了一个参考时钟(Refclk)周期时间后，输出计数值Ninit到【可变分频模块】，然后停止工作。【可变分频模块】根据Ninit输出相应的时钟波形。
2.【参考时钟上升沿检测模块】对参考时钟(Refclk)的上升沿进行检测，【锁相输出时钟上升沿检测模块】对锁相输出时钟(Dllclk)的上升沿进行检测。二者并行工作。
3.【误差计数模块】对【锁相输出时钟上升沿检测模块】的输出Dllclk_posedge和【参考时钟上升沿检测模块】的输出Refclk_posedge进行计数，以确定参考时钟(Refclk)和锁相输出时钟(Dllclk)的相位误差信息，所述误差计数模块中的内部计数器计数过程结束后，将数值ERR输出至【逐步逼近式PID控制模块】。
4.【逐步逼近式PID控制模块】利用当前相位误差ERR(n)和存储的相位误差ERR(n-1)与ERR(n-2)，计算得到分频系数更新值的增量ΔNnew。之后将数值ΔNnew输出至【可变模分频模块】。
5.【可变模分频模块】首先计算得到Nnew，然后根据Nnew生成对应的时钟波形为锁相输出时钟(Dllclk)，最后把锁相输出时钟(Dllclk)反馈到【锁相输出时钟上升沿检测模块】的输入端,形成控制环路。
控制环路不断循环调节锁相输出时钟(Dllclk)，经过数个循环后，最终输出与参考时钟(Refclk)固定相位差的时钟信号(Dllclk)。
在本发明的实施例中，根据前面描述的各模块功能、连接关系和处理流程，在FPGA上实现整个DLL设计。在该实现中，系统时钟(Sysclk)的频率为50MHz；Threshold_upper为16，Threshold_lower为8；Kp_max为31/32，Ki_max为3/4，Kd_max为1/8；Kp_med为24/32，Ki_med为5/8，Kd_med为0；Kp_min为23/32，Ki_min为1/4，Kd_min为0。
图5为本发明的DLL系统仿真结果图。
在该系统仿真结果图中，信号locked_vaild为高电平表明系统进入锁相稳定状态；而锁相稳定状态意味着|ERR(n)|<＝1,|ERR(n-1)|<＝1。
如图5a所示，在TA时刻处，参考时钟(Refclk)的频率由5kHz突变到4.902kHz，此时参考时钟(Refclk)与锁相输出时钟(Dllclk)之间存在较大的相位误差。系统对变大的相位误差进行调整，调整过程仅用8个参考时钟(Refclk)周期(约1.6ms)；从TB时刻起，该系统就进入锁相稳定状态。
如图5b所示，在TA时刻处，参考时钟(Refclk)的频率由5kHz突变到4.993kHz，此时参考时钟(Refclk)与锁相输出时钟(Dllclk)之间存在较小的相位误差。系统对变大的相位误差进行调整，调整过程仅用6个参考时钟(Refclk)周期(约1.2ms)；在TB时刻处，该系统就进入锁相稳定状态。
仿真结果表明，本发明可以很好地跟踪输入信号的频率；当输入信号的频率发生突变时，该系统也能很快地进入锁相稳定状态。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围。凡采用等同替换或等效替换，这些变化是显而易见，一切利用本发明构思的发明创造均在保护之列。

Claims (5)

1.一种基于逐步逼近式PID控制算法的DLL系统，其特征在于，该延迟锁相环(Delay-Locked Loop，DLL)系统在FPGA上进行实现，并且该DLL系统由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式比例积分微分(proportional-integral-derivative，PID)控制模块、可变模分频模块和初始化模块组成，并且系统时钟Sysclk是整个DLL系统的主时钟，参考时钟Refclk是需要被锁定的时钟信号，锁相输出时钟Dllclk是锁定后的时钟信号；
所述系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块；所述参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；所述锁相输出时钟Dllclk连接锁相输出时钟上升沿检测模块；所述锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端；所述误差计数模块的输出端连接到逐步逼近式PID控制模块的输入端；所述逐步逼近式PID控制模块的输出端连接到可变模分频模块的输入端；所述可变所述模分频模块的输出信号Dllclk即为整个DLL系统的输出信号；所述初始化模块的输出端连接到可变模分频模块的输入端。
2.根据权利要求1所述的基于逐步逼近式PID控制算法的DLL系统，其特征在于，所述DLL系统中各模块的功能为：
所述初始化模块用来确定所述可变模分频模块中分频系数的初始值Ninit，具体为，复位后系统进入工作状态，所述初始化模块的内部计数器开始统计当前参考时钟Refclk一个周期内的系统时钟Sysclk脉冲数，结束计数后，该计数器数值Ninit被用作可变模分频模块中分频系数的初始值；
所述参考时钟上升沿检测模块用来确定参考时钟Refclk上升沿到来的时具体为，当输入信号Refclk的上升沿到来时，所述参考时钟上升沿检测模块的输出信号Refclk_posedge为有效，其余时间输出信号Refclk_posedge为无效；
所述锁相输出时钟上升沿检测模块用来确定锁相输出时钟Dllclk上升沿到来的时刻，具体为，当反馈回来的锁相输出时钟Dllclk的上升沿到来时，所述锁相输出时钟上升沿检测模块的输出信号Dllclk_posedge为有效，其余时间输出信号Dllclk_posedge为无效；
所述误差计数模块用来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息，具体为，
当参考时钟Refclk的相位超前于锁相输出时钟Dllclk的相位，即先检测到Refclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始加1计数，即err_cntcur＝err_cntpre+1，其中，err_cntcur为所述误差计数模块的内部计数器当前值，err_cntpre为所述误差计数模块的内部计数器原有值，直至检测到Dllclk_posedge有效,内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至逐步逼近式PID控制模块，此时，有效误差ERR表示参考时钟Refclk超前锁相输出时钟Dllclk的相位信息。
当锁相输出时钟Dllclk的相位超前于参考时钟Refclk的相位，即先检测到Dllclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始减1计数，即err_cntcur＝err_cntpre-1，其中，err_cntcur为所述误差计数模块的内部计数器当前值，err_cntpre为所述误差计数模块的内部计数器原有值，直至检测到Refclk_posedge有效，内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至逐步逼近式PID控制模块，此时，有效误差ERR表示锁相输出时钟Dllclk超前参考时钟Refclk的相位信息；
所述逐步逼近式PID控制模块用来确定可变模分频模块中分频系数更新值的增量ΔNnew，具体为，所述逐步逼近式PID控制模块采用逐步逼近式PID控制方法，使系统快速进入锁相稳定状态，所述逐步逼近式PID控制模块根据误差计数模块所输出的有效误差ERR的大小，选择不同的比例系数Kp、微分系数Kd和积分系数Ki，通过所述逐步逼近式PID控制模块中的计算公式获得分频系数更新值的增量ΔNnew，之后将ΔNnew输出至可变模分频模块；
所述可变模分频模块用来计算分频系数更新值和输出时钟波形，具体为，首先计算分频系数更新值，计算公式为Nnew＝Ncur+ΔNnew，其中，Nnew为分频系数更新值，Ncur为分频系数当前值，ΔNnew为分频系数的增量，然后该模块根据分频系数更新值，对系统时钟Sysclk进行分频，输出时钟波形Dllclk。
3.根据权利要求2所述的基于逐步逼近式PID控制算法的DLL系统，其特征在于，所述逐次逼近式PID控制模块的具体工作流程为：
当接收到有效误差ERR(n)时，该模块开始工作，其中n表示当前时刻，n-1表示前一时刻，ERR(n)表示当前时刻的有效误差，ERR(n-1)表示前一时刻的有效误差；随后判断|ERR(n)|的大小：当|ERR(n)|>Threshold_upper时，即参考时钟Refclk与锁相输出时钟Dllclk的相位出现较大误差时，取Kp＝Kp_max,Ki＝Ki_max,Kd＝Kd_max；当Threshold_lower<|ERR(n)|<＝Threshold_uppper，即参考时钟Refclk与锁相输出时钟Dllclk相位出现中等误差时，取Kp＝Kp_med,Ki＝Ki_med,Kd＝Kd_med；当|ERR(n)|<＝Threshold_lower，即参考时钟Refclk与锁相输出时钟Dllclk相位出现较小误差时，取Kp＝Kp_min,Ki＝Ki_min,Kd＝Kd_min；
增量ΔNnew的计算公式为：ΔNnew＝Kp[ERR(n)–ERR(n-1)]+Ki[ERR(n)]+Kd{ERR(n)–2[ERR(n-1)]+ERR(n-2)}，其中，Threshold_upper为参考时钟Refclk与锁相输出时钟Dllclk的预设相位大误差限定值，Threshold_lower为参考时钟Refclk与锁相输出时钟Dllclk的预设相位小误差限定值，Kp_max为较大误差时的预设比例系数，Ki_max为较大误差时的预设积分系数，Kd_max为较大误差时的预设微分系数，Kp_med为中等误差时的预设比例系数，Ki_med为中等误差时的预设积分系数，Kd_med为中等误差时的预设微分系数，Kp_min为较小误差时的预设比例系数，Ki_min为较小误差时的预设积分系数，Kd_min为较小误差时的预设微分系数，ΔNnew为分频系数的增量，ERR(n)为参考时钟和锁相输出时钟当前周期的相位误差信息，ERR(n-1)为存储的参考时钟和锁相输出时钟前一个周期的相位误差信息，ERR(n-2)为存储的参考时钟和锁相输出时钟前两个周期的相位误差信息。
4.根据权利要求3所述的基于逐步逼近式PID控制算法的DLL系统，其特征在于，所述DLL系统进行锁相的具体操作如下：
a.复位后所述DLL系统进入工作状态：所述初始化模块计数了一个参考时钟(Refclk)周期时间后，输出计数值Ninit到可变分频模块，然后停止工作，所述可变分频模块根据Ninit输出相应的时钟波形；
b.所述参考时钟上升沿检测模块对参考时钟Refclk的上升沿进行检测，所述锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测，这二者并行工作；
c.所述误差计数模块对所述锁相输出时钟上升沿检测模块的输出Dllclk_posedge和所述参考时钟上升沿检测模块的输出Refclk_posedge进行计数，以确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息，所述误差计数模块中的内部计数器计数过程结束后，将有效误差ERR的数值输出至所述逐步逼近式PID控制模块；
d.所述逐步逼近式PID控制模块利用当前相位误差信息ERR(n)和存储的相位误差信息ERR(n-1)与ERR(n-2)，计算得到分频系数更新值的增量ΔNnew，之后将数值ΔNnew输出至所述可变模分频模块；
e.所述可变模分频模块首先计算得到Nnew，然后根据Nnew生成对应的时钟波形为锁相输出时钟Dllclk，最后把锁相输出时钟Dllclk反馈到所述锁相输出时钟上升沿检测模块的输入端，形成控制环路；
所述控制环路不断循环调节锁相输出时钟Dllclk，经过数个循环后，最终输出与参考时钟Refclk固定相位差的时钟信号Dllclk。
5.根据权利要求4所述的基于逐步逼近式PID控制算法的DLL系统，其特征在于，所述系统时钟Sysclk的频率为50MHz；Threshold_upper为16，Threshold_lower为8；Kp_max为31/32，Ki_max为3/4，Kd_max为1/8；Kp_med为24/32，Ki_med为5/8，Kd_med为0；Kp_min为23/32，Ki_min为1/4，Kd_min为0。
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