CN104639158A - 同步双锁相环调节方法 - Google Patents
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Abstract
本发明公开一种同步双锁相环调节方法，包括以下步骤：获取本地时钟与上级基准时钟的相位差；校准模式下，将本地时钟通过频率合成方式调整至高频值，以该高频值作为计数频率；改变分频计数器B的脉冲计数值，快速改变本地时钟的相位，使本地时钟的相位与上级基准时钟同步；通过本地时钟与上级基准时钟的相位差反推计算出本地时钟的实际频率与本地时钟的固有频率之间的误差，调节本地时钟的实际频率，使频率误差趋向零收敛。提供一种同步双锁相环调节方法，通过两个锁相环分别对本地时钟进行调相和调频控制，实现相位快速修正和频率缓慢调整，提高本地时钟调整过程的速度和稳定度。
Description
技术领域
本发明涉及通信和时钟同步的技术领域，尤其涉及一种同步双锁相环调节方法。
背景技术
同步是通信系统内各种设备之间相互通信的基础，如果通信双方没有建立良好的同步，则信息在传送过程中就不可避免地会出现误码、滑码等现象，从而造成通信质量下降的后果。例如，对于语音通话来说，若通话双方没有建立同步就开始通话，双方很有可能会听到咔嗒声，甚至造成双方无法通信的后果；若通信双方没有建立同步就进行收发传真，很有可能造成接收方接收到的信息不全或者模糊不清等后果，因此，为了确保通信双方的通信质量，同步在通信系统中是必不可少的。
时钟锁相环装置是实现时钟同步的一种装置，它实现时钟同步效果的好坏直接关系到数字通信系统能否正常通信。传统时钟锁相环装置的工作原理是比较本地时钟与上级基准时钟的相位，通过相位差调整本地时钟的频率，以实现本地时钟频率与上级基准时钟频率一致。
例如，中国专利文献CN1770634A公开一种时钟锁相环装置，包括鉴相器、环路滤波器、处理器、分频器，还包括DDS单元和向所述DDS单元提供时钟的本地时钟源。其中，DDS单元分别连接所述处理器和分频器，用于在所述处理器的控制下，根据频率差调整输出的时钟频率，以便所述时钟频率锁定参考时钟频率。
但是以此种方式调整的频率和相位一般会以“阻尼振荡”的方式进行收敛，此过程很长，无法满足快速启动的要求，同时在调整相位过程中，经常需要过调整以补偿绝对相位误差，导致频率晃动，影响时钟的短期稳定度。
发明内容
本发明的一个目的在于：提供一种同步双锁相环调节方法，通过两个锁相环分别对本地时钟进行调相和调频控制，实现相位快速修正和频率缓慢调整，提高本地时钟调整过程的速度和稳定度。
为达此目的，本发明采用以下技术方案：
一种同步双锁相环调节方法，包括：
获取本地时钟与上级基准时钟的相位差；
校准模式下，将本地时钟通过频率合成方式调整至高频值，以该高频值作为计数频率；
改变分频计数器B的脉冲计数值，快速改变本地时钟的相位，使本地时钟的相位与上级基准时钟同步；
通过本地时钟与上级基准时钟的相位差反推计算出本地时钟的实际频率与本地时钟的固有频率之间的误差，调节本地时钟的实际频率，使频率误差趋向零收敛。
具体地，本地时钟的固有频率是指本地时钟理论上的无误差的频率，而本地时钟的实际频率是指本地时钟实际工作过程中的存在误差的频率。
具体地，本发明采用两个锁相环，一个锁相环用于快速使本地时钟的相位与上级基准时钟的相位同步，该锁相环根据鉴相器反馈的鉴相值确定相位差，直接调整分频计数器B的脉冲计数值，通过改变脉冲计数值大小直接调整本地时钟相位，使其与上级基准时钟相位同步，称为“调相环”。另一个锁相环用于调整频率同步，该锁相环通过鉴相器做累积相位误差处理，同时计时，由于相位差是频率差在时间上的累积，故可以通过相位差反推频率差，锁相环获得频率差后再通过一定算法调整本地时钟的实际频率，使频率误差趋向零收敛，称为“调频环”。
从短时间来看，“调相环”能很好的保证本地时钟相位的瞬态性能，可以快速准确的捕获跟踪上级基准时钟的相位，由于是根据相位调相位，因此较短时间就能将相位调整准确，大大缩短本地时钟跟踪捕获上级基准时钟达到相位同步的时间。从长时间来看，“调频环”能很好的保证本地时钟的稳态性能，该锁相环仅为调准本地时钟的实际频率，对相位准确度没有要求，因此只需将相位的相对误差调准，即只需频率调整，不需要调整相位的绝对误差。
上述两个锁相环的不同之处在于，“调相环”通过改变分频计数器B的脉冲计数值快速调整相位，并不调整本地时钟的实际频率；而“调频环”根据相位差反推频率差，在不改变分频器计数器的脉冲计数值的情况下，通过控制器调整本地时钟的实际频率，使频率误差趋向零收敛。通过两个锁相环相辅相成，既可满足相位快速捕获和修正，又保证频率调整的高稳定性和高精度，而且此方法更利于晶振老化模型的建立，以及提高后续在丢失上级基准时钟状态下的保持性能。
作为一种优选的技术方案，所述步骤：将本地时钟通过频率合成方式调整至高频值，以该高频值作为计数频率之后，还包括：
利用本地时钟的固有频率计算出与该实际频率的高频值对应的固有频率的高频值；
根据本地时钟的固有频率的高频值和需要输出脉冲信号的频率确定分频计数器A、分频计数器B的初始化计数值。
具体地，分频计数器A和分频计数器B的初始化计数值是本地时钟向外部输出一个脉冲信号需要经历的内部脉冲的理论次数。即当本地时钟的实际频率与固有频率一致时，本地时钟经历初始化计数值次数的内部脉冲就能向外部输出一个准确的脉冲信号。
优选的，分频计数器A应用在“调频环”，分频计数器B应用在“调相环”。
作为一种优选的技术方案，所述步骤：改变分频计数器B的脉冲计数值，具体包括：
判断本地时钟的相位是否滞后于上级基准时钟的相位；
若是，根据滞后的相位差减少分频计数器B的脉冲计数值；
若否，根据超前的相位差增加分频计数器B的脉冲计数值。
作为一种优选的技术方案，所述步骤：根据滞后的相位差减少分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值减去两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值减去脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
作为一种优选的技术方案，所述步骤：根据超前的相位差增加分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值加上两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值加上脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
作为一种优选的技术方案，所述步骤：调节本地时钟的实际频率，使频率误差趋向零收敛之后，还包括：
记录本地时钟与上级基准时钟的相位差；
计算相邻两次相位差的差值；
判断相邻两次相位差的差值是否为零；
若是，退出校准模式；
若否，返回所述步骤：记录本地时钟与上级基准时钟的相位差。
具体地，由公式△f＝△P/△T可知相位差△P是频率差△f在时间上的累积，从公式分析，通过调整频率差△f，当相位差△P为0时，表示频率差△f也为0。因此，保持分频计数器A的脉冲计数值不变，调整本地时钟的实际频率，经过时间T后，在输出脉冲信号x和输出脉冲信号x+1时刻本地时钟与上级基准时钟的相位差P(x)＝P(x+1)，即△P＝0，由此判断此时频率差△f为0。
具体地，此处的相位差△P指的并不是绝对的本地时钟与上级基准时钟的相位差，而是输出两个相邻脉冲信号时本地时钟与上级基准时钟的相位差的差值。由于并不需要将相位差P(x)调整为0，所以与单纯的通过调频调整相位的方法相比，效率更高，本地时钟的实际频率的稳定性更高。
作为一种优选的技术方案，所述步骤：退出校准模式之后，还包括：
返回所述步骤：获取本地时钟与上级基准时钟的相位差。
作为一种优选的技术方案，所述步骤：获取本地时钟与上级基准时钟的相位差之前，还包括：
捕获上级基准时钟的相位；
分频形成本地时钟的相位；
对比上级基准时钟的相位与本地时钟的相位，计算相位差。
作为一种优选的技术方案，所述步骤：获取本地时钟与上级基准时钟的相位差之后，还包括：
判断相位差是否为零；
若是，返回所述步骤：获取本地时钟与上级基准时钟的相位差；
若否，控制进入校准模式。
作为一种优选的技术方案，所述步骤：将本地时钟通过频率合成方式调整至高频值，具体包括：
获取本地时钟的实际频率；
通过具有DDS或者倍频片的频率合成器将本地时钟的实际频率倍频。
本发明的有益效果为：提供一种同步双锁相环调节方法，通过两个锁相环分别对本地时钟进行调相和调频控制，实现相位快速修正和频率缓慢调整，同时提高本地时钟调整过程的稳定度，有利于建立老化模型，使在丢失上级基准时钟后，本地时钟的保持能力更可靠。
附图说明
下面根据附图和实施例对本发明作进一步详细说明。
图1为实施例所述的同步双锁相环调节方法的结构示意图；
图2为实施例所述的调相环调节过程的脉冲对比示意图；
图3为实施例所述的调频环调节过程的脉冲对比示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
于本实施例中，一种同步双锁相环调节方法，其调节过程的结构示意图如图1所示，该方法具体包括以下步骤：
S10、捕获上级基准时钟的相位。
S11、分频形成本地时钟的相位。
S12、对比上级基准时钟的相位与本地时钟的相位，计算相位差。
S13、获取本地时钟与上级基准时钟的相位差。
S14、判断相位差是否为零；
若是，返回所述步骤：获取本地时钟与上级基准时钟的相位差；
若否，控制进入校准模式。
S15、校准模式下，获取本地时钟的实际频率，通过具有DDS或者倍频片的频率合成器将本地时钟的实际频率倍频，形成高频的本地时钟，以该高频值作为计数频率。
具体地，本地时钟的实际频率是指本地时钟实际工作过程中的存在误差的频率。
S16、利用本地时钟的固有频率计算出与该实际频率的高频值对应的固有频率的高频值。
具体地，本地时钟的固有频率是指本地时钟理论上的无误差的频率。
S17、根据本地时钟的该固有频率的高频值和需要输出脉冲信号的频率确定分频计数器A、分频计数器B的初始化计数值。
具体地，分频计数器A和分频计数器B的初始化计数值是本地时钟向外部输出一个脉冲信号需要经历的内部脉冲的理论次数。即当本地时钟的实际频率与固有频率一致时，本地时钟经历初始化计数值次数的内部脉冲就能向外部输出一个准确的脉冲信号。分频计数器A应用在“调频环”，分频计数器B应用在“调相环”。
S18、改变分频计数器B的脉冲计数值，快速改变本地时钟的相位，使本地时钟的相位与上级基准时钟同步。
S19、通过本地时钟与上级基准时钟的相位差反推计算出本地时钟的实际频率与本地时钟的固有频率之间的误差，调节本地时钟的实际频率，使频率误差趋向零收敛。
S20、记录本地时钟与上级基准时钟的相位差。
S21、计算相邻两次相位差的差值。
S22、判断相邻两次相位差的差值是否为零；
若是，退出校准模式，并返回所述步骤：获取本地时钟与上级基准时钟的相位差；
若否，返回所述步骤：记录本地时钟与上级基准时钟的相位差。
具体地，由公式△f＝△P/△T可知相位差△P是频率差△f在时间上的累积，从公式分析，通过调整频率差△f，当相位差△P为0时，表示频率差△f也为0。因此，保持分频计数器A的脉冲计数值不变，调整本地时钟的实际频率，经过时间T后，在输出脉冲信号x和输出脉冲信号x+1时刻本地时钟与上级基准时钟的相位差P(x)＝P(x+1)，即△P＝0，由此判断此时频率差△f为0。
具体地，此处的相位差△P指的并不是绝对的本地时钟与上级基准时钟的相位差，而是输出两个相邻脉冲信号时本地时钟与上级基准时钟的相位差的差值。由于并不需要将相位差P(x)调整为0，所以与单纯的通过调频调整相位的方法相比，效率更高，本地时钟的实际频率的稳定性更高。
另外，所述步骤：S18、改变分频计数器B的脉冲计数值，具体包括：
判断本地时钟的相位是否滞后于上级基准时钟的相位；
若是，根据滞后的相位差减少分频计数器B的脉冲计数值；
若否，根据超前的相位差增加分频计数器B的脉冲计数值。
所述步骤：根据滞后的相位差减少分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值减去两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值减去脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
所述步骤：根据超前的相位差增加分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值加上两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值加上脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
本发明采用两个锁相环，一个锁相环用于快速使本地时钟的相位与上级基准时钟的相位同步，该锁相环根据鉴相器反馈的鉴相值确定相位差，然后通过控制器直接调整分频计数器B的脉冲计数值，通过改变脉冲计数值大小直接调整本地时钟相位，使其与上级基准时钟相位同步，称为“调相环”。另一个锁相环用于调整频率同步，该锁相环通过鉴相器做累积相位误差处理，同时计时，由于相位差是频率差在时间上的累积，故可以通过相位差反推频率差，控制器获得频率差后直接调整本地时钟的实际频率，使本地时钟的实际频率与固有频率一致，达到调准本地时钟实际频率的作用，称为“调频环”。
从短时间来看，“调相环”能很好的保证本地时钟相位的瞬态性能，可以快速准确的捕获跟踪上级基准时钟的相位，由于是根据相位调相位，因此较短时间就能将相位调整准确，大大缩短本地时钟开机启动的稳定时间。从长时间来看，“调频环”能很好的保证本地时钟的稳态性能，该锁相环仅为调准本地时钟的实际频率，对相位准确度没有要求，因此只需将相位的相对误差调准，不需要调整相位的绝对误差。
上述两个锁相环的不同之处在于，“调相环”通过改变分频计数器B的脉冲计数值快速调整相位，并不调整本地时钟的实际频率；而“调频环”根据相位差反推频率差，在不改变分频器计数器A的脉冲计数值的情况下，通过控制器调整本地时钟的实际频率，使其趋向本地时钟的固有频率收敛。通过两个锁相环相辅相成，既可满足相位快速捕获和修正，又保证频率调整的高稳定性和高精度，而且此方法更利于晶振老化模型的建立，以及提高后续在丢失上级基准时钟状态下的保持性能。
下面以10MHz的OCXO恒温晶体振荡器作为本地时钟，锁定GPS上级基准时钟1PPS为例对“调相环”和“调频环”进行具体说明。
本地时钟的固有频率为10MHz，设合成高频的本地时钟的频率为100MHz，将此高频作为分频频率源和鉴相频率源，则鉴相精度为10ns，分频计数器A和分频计数器B的初始化计数值都为100M次，即如果本地时钟的实际频率为精准的10MHz，则可得到100MHz的频率源，然后通过分频计数器数脉冲100M次后输出一个脉冲信号，即可形成本地1PPS信号，但现实中本地时钟的实际频率并不是理论上无偏差的10MHz，故本地1PPS信号与GPS 1PPS信号会产生相位误差，如图2所示，在开机启动时，首次计数100M次后输出脉冲信号1时相位差为100ns，因为100MHz的一个内部脉冲周期为10ns，可知在当前本地时钟的实际频率下应该数100M-10次才能跟GPS 1PPS的脉冲信号周期等长。因此，通过“调相环”将分频计数器B的脉冲计数值调整为100M-20次，可以使本地时钟在输出脉冲信号2时达到与GPS 1PPS相位同步，输出脉冲信号2后再将分频计数器B的脉冲计数值调整为100M-10次，即可使本地时钟在脉冲信号3时也能与GPS1PPS相位同步，若本地时钟的实际频率不变或变化缓慢，则本地时钟后续输出的脉冲信号也可达到与GPS 1PPS相位同步。
在“调频环”中，如图3所示，通过调整OCXO压控端改变本地时钟的实际频率，将分频计数器A的脉冲计数值固定为100M次不变，调整本地时钟频率误差，经过时间T后，在脉冲信号x和脉冲信号x+1时刻GPS 1PPS与本地时钟1PPS的相位差P(x)＝P(x+1)，即△P＝0，则可知此时频率误差为0，对本地时钟的实际频率调整完成。由于并不需要将绝对相位差P(x)调整为0，所以与单纯的通过调频调整相位的方法相比，效率更高，频率的稳定性也更高。
需要声明的是，上述具体实施方式仅仅为本发明的较佳实施例及所运用技术原理，在本发明所公开的技术范围内，任何熟悉本技术领域的技术人员所容易想到的变化或替换，都应涵盖在本发明的保护范围内。
Claims (10)
1.一种同步双锁相环调节方法，其特征在于，包括：
获取本地时钟与上级基准时钟的相位差；
校准模式下，将本地时钟通过频率合成方式调整至高频值，以该高频值作为计数频率；
改变分频计数器B的脉冲计数值，快速改变本地时钟的相位，使本地时钟的相位与上级基准时钟同步；
通过本地时钟与上级基准时钟的相位差反推计算出本地时钟的实际频率与本地时钟的固有频率之间的误差，调节本地时钟的实际频率，使频率误差趋向零收敛。
2.根据权利要求1所述的同步双锁相环调节方法，其特征在于，所述步骤：将本地时钟通过频率合成方式调整至高频值，以该高频值作为计数频率之后，还包括：
利用本地时钟的固有频率计算出与该实际频率的高频值对应的固有频率的高频值；
根据本地时钟的该固有频率的高频值和需要输出脉冲信号的频率确定分频计数器A、分频计数器B的初始化计数值。
3.根据权利要求2所述的同步双锁相环调节方法，其特征在于，所述步骤：改变分频计数器B的脉冲计数值，具体包括：
判断本地时钟的相位是否滞后于上级基准时钟的相位；
若是，根据滞后的相位差减少分频计数器B的脉冲计数值；
若否，根据超前的相位差增加分频计数器B的脉冲计数值。
4.根据权利要求3所述的同步双锁相环调节方法，其特征在于，所述步骤：根据滞后的相位差减少分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值减去两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值减去脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
5.根据权利要求3所述的同步双锁相环调节方法，其特征在于，所述步骤：根据超前的相位差增加分频计数器B的脉冲计数值，具体包括：
根据相位差计算脉冲数差值；
将分频计数器B的脉冲计数值调整为：初始化计数值加上两倍的脉冲数差值，使本地时钟的下次脉冲信号的相位与上级基准时钟的相位同步；
输出下次脉冲信号后，将分频计数器B的脉冲计数值调整为：初始化计数值加上脉冲数差值，使本地时钟的脉冲信号周期与上级基准时钟的脉冲信号周期相等。
6.根据权利要求1所述的同步双锁相环调节方法，其特征在于，所述步骤：调节本地时钟的实际频率，使频率误差趋向零收敛之后，还包括：
记录本地时钟与上级基准时钟的相位差；
计算相邻两次相位差的差值；
判断相邻两次相位差的差值是否为零；
若是，退出校准模式；
若否，返回所述步骤：记录本地时钟与上级基准时钟的相位差。
7.根据权利要求6所述的同步双锁相环调节方法，其特征在于，所述步骤：退出校准模式之后，还包括：
返回所述步骤：获取本地时钟与上级基准时钟的相位差。
8.根据权利要求1至7任一项所述的同步双锁相环调节方法，其特征在于，所述步骤：获取本地时钟与上级基准时钟的相位差之前，还包括：
捕获上级基准时钟的相位；
分频形成本地时钟的相位；
对比上级基准时钟的相位与本地时钟的相位，计算相位差。
9.根据权利要求1至7任一项所述的同步双锁相环调节方法，其特征在于，所述步骤：获取本地时钟与上级基准时钟的相位差之后，还包括：
判断相位差是否为零；
若是，返回所述步骤：获取本地时钟与上级基准时钟的相位差；
若否，控制进入校准模式。
10.根据权利要求1至7任一项所述的同步双锁相环调节方法，其特征在于，所述步骤：将本地时钟通过频率合成方式调整至高频值，具体包括：
获取本地时钟的实际频率；
通过具有DDS或者倍频片的频率合成器将本地时钟的实际频率倍频。
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Cited By (2)
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|---|---|---|---|---|
| CN109450608A (zh) * | 2018-11-16 | 2019-03-08 | 上海工程技术大学 | 一种改进的符号同步环路的同步方法 |
| CN114710700A (zh) * | 2022-03-24 | 2022-07-05 | 西安诺瓦星云科技股份有限公司 | 数据显示方法、装置及设备 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1409490A (zh) * | 2001-09-30 | 2003-04-09 | 深圳市中兴通讯股份有限公司上海第二研究所 | 基于数字锁相环的去抖电路 |
| CN1464637A (zh) * | 2002-06-28 | 2003-12-31 | 华为技术有限公司 | 一种时钟锁相方法及锁相环 |
| US7593495B2 (en) * | 2005-03-30 | 2009-09-22 | Arris Group, Inc. | Method for performing high resolution phase alignment of multiple clocks using low resolution converters |
| CN101860362A (zh) * | 2010-06-21 | 2010-10-13 | 苏州橙芯微电子科技有限公司 | 低抖动高频差锁频锁相双环调节方法及其电学架构 |
| TW201442432A (zh) * | 2013-04-16 | 2014-11-01 | Univ Nat Taiwan | 無除頻器的注入鎖定鎖相迴路 |
| CN104242931A (zh) * | 2014-09-15 | 2014-12-24 | 北京东方计量测试研究所 | 一种快速锁定的全数字锁相环及实现方法 |
-
2014
- 2014-12-30 CN CN201410842531.5A patent/CN104639158B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1409490A (zh) * | 2001-09-30 | 2003-04-09 | 深圳市中兴通讯股份有限公司上海第二研究所 | 基于数字锁相环的去抖电路 |
| CN1464637A (zh) * | 2002-06-28 | 2003-12-31 | 华为技术有限公司 | 一种时钟锁相方法及锁相环 |
| US7593495B2 (en) * | 2005-03-30 | 2009-09-22 | Arris Group, Inc. | Method for performing high resolution phase alignment of multiple clocks using low resolution converters |
| CN101860362A (zh) * | 2010-06-21 | 2010-10-13 | 苏州橙芯微电子科技有限公司 | 低抖动高频差锁频锁相双环调节方法及其电学架构 |
| TW201442432A (zh) * | 2013-04-16 | 2014-11-01 | Univ Nat Taiwan | 無除頻器的注入鎖定鎖相迴路 |
| CN104242931A (zh) * | 2014-09-15 | 2014-12-24 | 北京东方计量测试研究所 | 一种快速锁定的全数字锁相环及实现方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109450608A (zh) * | 2018-11-16 | 2019-03-08 | 上海工程技术大学 | 一种改进的符号同步环路的同步方法 |
| CN114710700A (zh) * | 2022-03-24 | 2022-07-05 | 西安诺瓦星云科技股份有限公司 | 数据显示方法、装置及设备 |
Also Published As
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