CN101409615B - 接收系统与其自动偏差调整方法 - Google Patents

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Abstract

接收系统与其自动偏差调整方法。该接收系统包括控制单元、PLL单元、相位选择单元、DLL单元、取样时钟单元与数据锁存单元。控制单元输出一控制信号与一选择信号。PLL单元依据初始时钟信号产生数个PLL时钟信号。相位选择单元依据选择信号选择PLL时钟信号之一，作为基础信号。DLL单元依据基础时钟信号产生数个DLL时钟信号。取样时钟单元依据DLL时钟信号产生数个左时钟信号与右时钟信号。数据锁存单元依据左时钟信号、DLL时钟信号与右时钟信号取样数个位数据，产生数个左数据、中央数据与右数据，并将其反馈至控制单元。控制单元再据以输出控制信号与选择信号，以调整左时钟信号、DLL时钟信号与右时钟信号，或重新选择基础时钟信号，供取样下N个位数据时之用。

Description

接收系统与其自动偏差调整方法
技术领域
本发明涉及一种接收系统，且特别涉及一种具有自动偏差(Skew)调整功能的接收系统。
背景技术
图1A绘示传统接收系统100的方块图。接收系统100依据一输入时钟信号Ci在周期Tc内取样N个位数据Di，以输出N个输出数据Dt。每个输出数据Dt由N个位数据Di之一取样而来。位数据Di包括位数据Di(1)至Di(N)。延迟锁定回路(Delay locked loop，DLL)单元110依据输入时钟信号Ci产生N个时钟信号Ck。此N个时钟信号Ck包括时钟信号Ck(1)至Ck(N)。每个时钟信号Ck的周期等于输入时钟信号Ci的周期。时钟信号Ck(i+1)落后其先前的时钟信号Ck(i)输入时钟信号Ci的周期的1/N。i为小于N的正整数。数据锁存单元120分别以时钟信号Ck(1)至Ck(N)取样串行位数据Di(1)至Di(N)，以平行地输出N个输出数据Dt，包括输出数据Dt(1)至Dt(N)。
图1B绘示N个位数据Di与时钟信号Ck(1)至Ck(N)在周期Tc内的时序图的一例。请参考图1B，在本例中，N个位数据Di依据N个时钟信号Ck的上升沿被取样。在本例中，每个位数据在一个位时间内被传送，一个位时间等于初始时钟信号Ci的周期Tc的1/N。位数据Di(i)与时钟信号Ck(i)间的偏差(Skew)为位数据Di(i)的位时间Tb(i)的中点与时钟信号Ck(i)的上升沿之间的时间间隔。
以位数据Di(1)为例。在图1B中，位数据Di(1)在位时间Tb(1)期间内被传送。位数据Di(1)与时钟信号Ck(1)间的偏差为位时间Tb(1)的中点与时钟信号Ck(1)的上升沿之间的时间间隔。在图1B的例中，位数据Di(1)与时钟信号Ck(1)间的偏差很小，因此，位数据Di(1)可以依据时钟信号Ck(1)的上升沿正确地被取样于其中间区域M(1)。
然而，每个位数据与其对应的时钟信号Ck之间的偏差可能会过大，导致N个位数据Di无法被正确地取样。图1C绘示N个位数据Di与时钟信号Ck(1)至Ck(N)的时序图的另一例。请参考图1C，位数据Di(1与时钟信号Ck(1)间的偏差SK大约为位时间Tb(1)的一半，位数据Di(1)在数据转换区T1期间被取样。如此，即得到不正确的输出数据Dt(1)。因此，若每个位数据与其对应的时钟信号间的偏差过大，或若每个位数据Di的位时间过短，数据锁存单元140可能会在每个位数据间的数据转换区期间取样位数据。如此，即会得到不正确的输出数据Dt。因此，如何设计一个接收系统，可以克服上述偏差问题，乃业界所致力的目标。
发明内容
一种接收系统，包括一控制单元、一相位锁定回路(Phase locked loop，PLL)单元、一相位选择单元、一延迟锁定回路(Delay locked loop，DLL)单元、一取样时钟单元与一数据锁存单元。控制单元输出一控制信号与一选择信号。相位锁定回路单元依据一初始时钟信号产生M个PLL时钟信号。第i个PLL时钟信号领先第(i+1)个PLL时钟信号1/M个初始时钟信号的周期。i与M为正整数，i＜M。相位选择单元依据选择信号选择M个PLL时钟信号之一，作为一基础时钟信号。延迟锁定回路单元依据基础时钟信号，产生N个DLL时钟信号。第j个DLL时钟信号领先第(j+1)个DLL时钟信号1/N个初始时钟信号的周期。j为正整数，j＜N。取样时钟单元依据每个DLL时钟信号产生N个左时钟信号、N个右时钟信号。第k个DLL时钟信号落后第k个左时钟信号一相位差，且领先第k个右时钟信号该相位差。相位差由控制信号决定。k为一正整数，k≤N。数据锁存单元于初始时钟信号的一个周期内依据N个左时钟信号、N个DLL时钟信号与N个右时钟信号取样N个位数据，分别得到N个左数据、N个中央数据与N个右数据。第k个左数据、第k个中央数据与第k个右数据由第k个左时钟信号、第k个DLL时钟信号与第k个右时钟信号对第k个位数据取样而得。中央数据、左数据与右数据被反馈至控制单元，以输出控制信号与选择信号来调整左时钟信号、DLL时钟信号与右时钟信号间的相位差，或重新选择基础时钟信号，以供取样下N个位数据之用。
一种接收系统，包括一控制单元、一PLL单元、一相位选择单元、一DLL单元、一取样时钟单元与一数据锁存单元。控制单元输出一控制信号与一选择信号。PLL单元依据一初始时钟信号产生M个PLL时钟信号。相位选择单元依据选择信号选择M个PLL时钟信号之一，作为一基础时钟信号。DLL单元依据基础时钟信号产生N个DLL时钟信号。取样时钟单元依据每个DLL时钟信号产生N个左时钟信号与N个右时钟信号。数据锁存单元依据N个左时钟信号、N个中央时钟信号与N个右时钟信号来取样N个位数据，以得到N个左数据、N个中央数据与N个右数据。其中，对应每个位数据的中央数据、左数据与右数据被反馈至控制单元，以输出控制信号与选择信号来调整介于每个DLL时钟信号、对应每个DLL时钟信号的左时钟信号与右时钟信号的相位差，或选择基础时钟信号，以供取样下N个位数据之用。
一种自动偏差(Skew)调整方法，用于一接收系统，包括以下步骤。首先，依据一选择信号，选择M个PLL时钟信号之一，作为一基础时钟信号。接着，以N个DLL时钟信号之一、其对应的左时钟信号与右时钟信号来取样N个位数据之一，分别得到一中央数据、一左数据与一右数据。N个DLL时钟信号对应基础时钟信号。通过选择N个PLL时钟信号的另一作为基础时钟信号，或通过调整每个DLL时钟信号与其对应的左时钟信号与右时钟信号间的相位差，直到每个下N个位数据的左数据、右数据与其中央数据相等，来重复对下N个位数据进行数据取样步骤。
附图说明
图1A绘示传统接收系统100的方块图。
图1B绘示N个位数据与N个时钟信号的时序图的一例。
图1C绘示N个位数据与N个时钟信号的时序图的另一例。
图2绘示本发明实施例的接收系统200的方块图。
图3A绘示N个位数据、初始时钟信号、依据初始时钟信号所产生的M个PLL时钟信号、一基础时钟信号在初始时钟信号的一个周期内的时序图的一例。
图3B绘示图3A中的位数据与基础时钟信号、以及DLL时钟信号于初始时钟信号之一个周期内的时序图的一例。
图3C绘示图3B中的位数据与第1个DLL时钟信号、以及第一个左时钟信号与右时钟信号于周期内的时序图的一例。
图4A绘示N个位数据、前3个PLL时钟信号、基础时钟信号、第1个DLL时钟信号、第1个左时钟信号与第1个右时钟信号在初始时钟信号CI的一个周期内的时序图的另一例。
图4B绘示下一个位数据、第1个DLL时钟信号、调整后的第1个左时钟信号、调整后的第1个右时钟信号在图4A的周期之后的周期内的时序图的一例。
图4C绘示下一个位数据、PLL时钟信号、新选择的基础时钟信号、对应的左时钟信号、右时钟信号在图4B的周期之后的周期内的时序图的一例。
图5绘示依据本发明另一实施例的接收系统。
【主要元件符号说明】
110：DLL单元
120：数据锁存单元
201：分频单元
202：倍频单元
210：控制单元
220：PLL单元
230：相位选择单元
240：DLL单元
250：取样时钟单元
260：数据锁存单元
具体实施方式
依据本发明实施例的接收系统包括一控制单元、一相位锁定回路(Phaselocked loop，PLL)单元、一相位选择单元、一延迟锁定回路(Delay lockedloop，DLL)单元、一取样时钟单元与一数据锁存单元。控制单元输出一控制信号与一选择信号。PLL单元依据一初始时钟信号产生M个PLL时钟信号。相位选择单元依据选择信号选择此个PLL时钟信号之一，作为基础时钟信号。DLL单元依据基础时钟信号产生N个DLL时钟信号。取样时钟单元依据N个DLL时钟信号产生N个左时钟信号与N个右时钟信号。数据锁存单元取样依据此N个左时钟信号、此N个DLL时钟信号与此N个右时钟信号来取样N个位数据，输出N个左数据、N个中央数据与N个右数据。对应每个位数据的中央数据、左数据与右数据被反馈至控制单元，以输出控制信号与选择信号来调整左时钟信号、DLL时钟信号与右时钟信号间的相位差，或选择基础时钟信号，以供取样下N个位数据之用。
图2绘示本发明实施例的接收系统200的方块图。接收系统200依据一初始时钟信号CI，在初始时钟信号CI的一个周期Tc内取样N个位数据DI。接收系统200包括一控制单元210、一PLL单元220、一相位选择单元230、一DLL单元240、一取样时钟单元250与一数据锁存单元260。此N个位数据DI包括位数据DI(1)至DI(N)，于初始时钟信号的一个周期内串行地输入至接收系统200。N为一正整数。
PLL单元220接收初始时钟信号CI，并据以产生M个PLL时钟信号Cpll。此M个PLL时钟信号Cpll包括PLL时钟信号Cpll(1)至Cpll(M)。M为一正整数。
图3A绘示N个位数据DI、初始时钟信号CI、依据初始时钟信号CI所产生的M个PLL时钟信号Cpll、一基础时钟信号Cbase在初始时钟信号CI的一个周期Tc内的时序图的一例。请参考图3A，每个位数据在一位时间内被传送。此位时间等于初始时钟信号CI的周期Tc的1/N。每个位数据需在其中央区域期间被取样，以获得正确的输出数据。若每个位数据于数据转换区域期间被取样，即会得到错误的输出数据。例如，若位数据DI(1)于其中间区域M(1)期间被取样，即可得到正确的输出数据。反之，若位数据DI(1)在数据转换区域T(1)期间被取样，即会得到错误的输出数据。
请同时参考图2与图3A。在本实施例中，第(k+1)个PLL时钟信号Cpll(k+1)较第k个PLL时钟信号Cpll(k)落后一相位差，此相位差等于初始时钟信号CI的周期Tc的1/M。例如，在图3A中，第2个PLL时钟信号Cpll(2)较第1个PLL时钟信号Cpll(1)落后一个等于周期Tc的1/M的相位差，而第3个PLL时钟信号Cpll(3)较第2个PLL时钟信号Cpll(2)落后一个等于周期Tc的1/M的相位差。k为小于M的正整数。
控制单元210输出一选择信号Sslt来控制相位选择单元230，以控制相位选择单元230来选择M个PLL时钟信号Cpll的其中之一，作为基础时钟信号Cbase。请参考图3A，在本例中，第2个PLL时钟信号Cpll(2)被选择为基础时钟信号Cbase。
DLL单元240依据基础时钟信号Cbase产生N个DLL时钟信号Cdll。
此N个DLL时钟信号包括DLL时钟信号Cdll(1)至Cdll(N)。图3B绘示图3A中的位数据DI(1)至DI(N)与基础时钟信号Cbase、以及DLL时钟信号Cdll(1)至Cdll(N)在初始时钟信号CI之一个周期Tc内的时序图的一例。请参考图3B，在本发明实施例中，第(i+1)个DLL时钟信号Cdll(i+1)较第i个DLL时钟信号Cdll(i)落后初始时钟信号CI的周期Tc的1/N。在本实施例中，位数据DI(1)至DI(N)依据时钟信号Cdll(1)至Cdll(N)的上升沿分别被取样。i为小于N的正整数。
控制单元210输出一控制信号Sctrl至取样时钟单元250，以控制取样时钟单元250依据N个DLL时钟信号Cdll产生N个左时钟信号Clft与N个右时钟信号Crght。此N个左时钟信号Clft包括左时钟信号Clft(1)至Clft(N)，而此N个右时钟信号Crght包括右时钟信号Crght(1)至Crght(N)。
图3C绘示图3B中的位数据DI(1)至DI(N)与第1个DLL时钟信号Cdll(1)、以及第一个左时钟信号Clft(1)与右时钟信号Crght(1)于周期Tc内的时序图的一例。请参考图3C，第1个左时钟信号Clft(1)与第1个右时钟信号Crght(1)对应第1个DLL时钟信号Cdll(1)。DLL时钟信号Cdll(1)较左时钟信号Clft(1)落后一个相位差ti，并较右时钟信号Crght(1)领先相位差ti。相位差ti由控制单元210所控制。其他DLL时钟信号Cdll(i)、左时钟信号Clft(i)与右时钟信号Crght(i)的关系亦与DLL时钟信号Cdll(1)、左时钟信号Clft(1)与右时钟信号Crght(1)的关系相同。
数据锁存单元260使用此N个左时钟信号Clft、此N个DLL时钟信号Cdll与此N个右时钟信号Crght取样此N个串行输入的位数据DI，以分别得到N个左数据Dlft、N个中央数据Dmid与N个右数据Drght。此N个左数据包括左数据Dlft(1)至Dlft(N)，而此N个右数据包括右数据Drght(1)至Drght(N)。请参考图3C，以第1个位数据DI(1)的取样步骤为例。在本实施例中，数据锁存单元260系于第1个左时钟信号Clft(1)、第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)的上升沿取样第1个位数据DI(1)，以得到第1个左数据Dlft(1)、第1个中央数据Dmid(1)、第1个右数据Drght(1)。其他位数据DI(2)至DI(N)的取样步骤系与位数据DI(1)的取样步骤相似，在此不再赘述。在本实施例中，数据锁存单元260更输出N个中央数据Dmid作为N个输出信号。
数据锁存单元260将此N个左数据Dlft、此N个中央数据Dmid与此N个右数据Drght反馈至控制单元210。在本实施例中，在此N个左数据Dlft、此N个中央数据Dmid与此N个右数据Drght被反馈至控制单元210后，控制单元210系判断第i个中央数据Dmid(i)、第i个左数据Dlft(i)与第i个右数据Drght(i)是否相等，以决定第i个DLL时钟信号Cdll(i)是否适合用来取样第i个位数据DI(i)。
在第i个中央数据Dmid(i)、第i个左数据Dlft(i)与第i个右数据Drght(i)相等的情况下，表示第i个DLL时钟信号Cdll(i)与第i个位数据DI(i)之间的偏差不大。因此，控制单元210确定第i个DLL时钟信号Cdll(i)适合用来取样第i个位数据DI(i)。因此，控制单元210控制取样时钟单元250，保持第i个DLL时钟信号Cdll(i)、第i个左时钟信号Clft(i)与第i个右时钟信号Crght(i)的相位不变。
现在以图3C中的第1个左时钟信号Clft(1)、第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)为例。位数据DI(1)系于其中间区域M(1)期间，依据第1个左时钟信号Clft(1)、第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)的上升沿正确地取样。所得到的第1个中央数据Dmid(1)、第1个左数据Dlft(1)与第1个右数据Drght(1)系相等，即表示第1个DLL时钟信号Cdll(1)与第1个位数据DI(1)之间的偏差系足够小。因此，第1个DLL时钟信号Cdll(1)适合用来取样下N个位数据DI的第1个位数据DI(1)。故控制单元210控制取样时钟单元250，将第1个左时钟信号Clft(1)与第1个DLL时钟信号Cdll(1)之间的相位差ti、和第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)之间的相位差ti保持不变。对于其他位数据DI(2)至DI(N)的取样步骤系与位数据DI(1)的取样步骤相同，在此不再赘述。
当第i个中央数据Dmid(i)、第i个左数据Dlft(i)与第i个右数据Drght(i)不相等时，表示第i个DLL时钟信号Cdll(i)与第i个位数据DI(i)之间的偏差可能太大，导致第i个位数据DI(i)无法依据第i个DLL时钟信号Cdll(i)正确地被取样。此情况下，控制单元210则会控制取样时钟单元250来调整第i个左时钟信号Clft(i)与第i个右时钟信号Crght(i)。在调整第i个左时钟信号Clft(i)与第i个右时钟信号Crght(i)的相位数次，且相位差ti小于一预设阈值后，第i个DLL时钟信号Cdll(i)即被判断为不适合用来取样下N个位数据DI的第i个位数据DI(i)。如此，控制单元210会选择M个PLL时钟信号Cpll的另一个，作为基础时钟信号Cbase，以产生另外一组N个DLL时钟信号Cdll，以正确地取样下N个位数据DI。
左时钟信号与右时钟信号的调整与选择新的基础时钟信号以以下的例子来说明。图4A绘示N个位数据DI、前3个PLL时钟信号Cpll(1)至Cpll(3)、基础时钟信号Cbase、第1个DLL时钟信号Cdll(1)、第1个左时钟信号Clft(1)与第1个右时钟信号Crght(1)在初始时钟信号CI的一个周期Tc内的时序图的另一例。
请参考图4A，假设第3个PLL时钟信号Cpll(3)目前被选择为基础时钟信号Cbase。以对第1个位数据DI(1)进行取样为例。位数据DI(1)被取样，以得到左数据Dlft(1)、中央数据Dmid(1)与右数据Drght(1)，上述数据被反馈至控制单元210。
在本例中，虽然第1个位数据DI(1)依据第1个左时钟信号Clft(1)的上升沿被取样于其中央区域M(1)，但第1个位数据DI(1)亦依据第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)的上升沿被取样于数据转换区域T(1)。由于第1个位数据DI(1)被取样于数据转换区域T(1)，因此，所得到的第1个中央数据Dmid(1)与第1个右数据Drght(1)不正确。控制单元210检测出中央数据Dmid(1)与左数据Dlft(1)不相等，即表示中央数据Dmid(1)可能是错误的。
在此情况下，首先，控制单元210控制取样时钟单元250，通过降低第1个左时钟信号Clft(1)与第1个DLL时钟信号Cdll(1)间的相位差ti与第1个DLL时钟信号Cdll(1)与第1个右时钟信号Crght(1)间的相位差ti，调整第1个左时钟信号Clft(1)与第1个右时钟信号Crght(1)，以供取样下一个周期Tc’的下N个位数据DI之用。
图4B绘示下一个位数据DI’、第1个DLL时钟信号Cdll’(1)、调整后的第1个左时钟信号Clft’(1)、调整后的第1个右时钟信号Crght’(1)在图4A的周期Tc之后的周期Tc’内的时序图的一例。如图4B所示，调整后的第1个左时钟信号Clft’(1)与调整后的第1个右时钟信号Crght’(1)被产生，使得相位差ti’小于图4A中的相位差ti。
类似地，控制单元210判断左数据Dlft’(1)、中央数据Dmid’(1)与右数据Drght’(1)是否相等。如图4B所示，在调整过左时钟信号Clft(1)与右时钟信号Crght(1)后，左数据Dlft’(1)、中央数据Dmid’(1)与右数据Drght’(1)仍不相等。因此，相位差ti’需再降低。
若再降低的相位差ti’小于预设阈值，则控制单元210判断出DLL时钟信号Cdll(1)与位数据DI(1)间的偏差太大，DLL时钟信号Cdll(1)不适合用来取样下一个位数据DI(1)。因此，控制单元210控制相位选择单元230选择另一个PLL时钟信号作为基础时钟信号Cbase，以供取样下N个位数据之用。
图4C绘示下一个位数据DI”、PLL时钟信号Cpll(1)、Cpll(2)、Cpll(3)、新选择的基础时钟信号Cbase”(1)、对应的左时钟信号Clft”(1)、右时钟信号Crght”(1)在图4B的周期Tc’之后的周期Tc”内的时序图的一例。
在图4C的例子中，控制单元210控制相位选择单元230选择PLL时钟信号Cpll(2)作为新选择的基础时钟信号Cbase”。接着，DLL单元240类似地依据新的基础时钟信号Cbase”产生对应的N个DLL时钟信号Cdll”。类似地，取样时钟单元250依据新的DLL时钟信号Cdll”产生N个左时钟信号Clft”与N个右时钟信号Crght”。在本实施例中，第i个左时钟信号Clft”(i)与第i个DLL时钟信号Cdll”(i)间的相位差ti，以及第i个DLL时钟信号Cdll”(i)与第i个右时钟信号Crght”(i)间的相位差ti被设定为一预设初始值，此预设初始值系大于预设阈值。
请参考图4C，在产生新的基础时钟信号Cbase”后，第1个位数据DI”(1)依据第1个左时钟信号Clft”(1)、第1个DLL时钟信号Cdll”(1)与第1个右时钟信号Crght”(1)的上升沿取样于其中央区域M(1)。取样得到的第1个左数据Dlft”(1)、第1个中央数据Dmid”(1)与第1个右数据Drght”(1)被判断是否相等。若为相等，则表示新选择的基础时钟信号Cbase”适合用来取样下一组位数据。
在本例中，虽然以位数据DI(1)的取样步骤为例来说明，其他位数据DI(2)至DI(N)的取样步骤亦与位数据DI(1)的取样步骤相似。下N个位数据的取样步骤亦重复此取样步骤。
在本例中，数据锁存单元260以于左时钟信号、DLL时钟信号与右时钟信号的上升沿取样N个位数据为例。在实际应用上，数据锁存单元260可设计为于其下降沿取样N个位数据。
在本实施例中，取样时钟单元250包括一电荷泵、一低通滤波器与数个压控延迟锁定单元。电荷泵依据控制信号Sctrl产生一电压。低通滤波器对此电压进行滤波。压控延迟锁定单元依据经滤波的电压，调整N个左时钟信号Clft与N个右时钟信号Crght的相位，以调整相位差ti。
图5绘示依据本发明另一实施例的接收系统。请参考图5，与接收系统200相较之下，接收系统500还包括一倍频单元201与一分频单元202。倍频单元201将初始时钟信号CI的频率加倍。分频单元202接着将初始时钟信号CI的频率除以2，如此即可在产生PLL时钟信号Cpll之前，校正初始时钟信号CI的工作周期(Duty cycle)。如此，无论初始时钟信号CI的工作周期为何，经调整的初始时钟信号CI’的工作周期为50％。此外，依据交调整的初始时钟信号CI’所产生的N个DLL时钟信号Cdll的高频抖动(Jitter)被降低。
本实施例的接收系统可判断每个DLL时钟信号与其对应的位数据之间的偏差是否过大。若此偏差过大而无法正确地取样位数据，每个DLL时钟信号与其对应的左时钟信号间的相位差，以及每个DLL时钟信号与其对应的右时钟信号间的相位差被降低。若调整过的相位差不小于预设阈值，且以经调整的左时钟信号与右时钟信号取样得到的数据为正确，则接收系统即判断目前的N个DLL时钟信号适合用来取样下N个位数据。
若经调整的相位差小于预设阈值，即表示不必再调整左时钟信号与右时钟信号，接收系统的控制单元会选择个PLL时钟信号的另一个作为基础时钟信号，以产生另一组DLL时钟信号。此另一组DLL时钟信号适合用来正确地取样下N个位数据。通过选择个PLL时钟信号的另一个作为基础时钟信号，本实施例的接收系统可以自动地调整每个DLL时钟信号与对应的位数据间的偏差，使得每个位数据可以正确地以DLL时钟信号来取样。因此，即使初始时钟信号CI与第1个位数据DI(1)间的偏差大于位时间的一半，本接收系统仍可以依据初始时钟信号CI产生正确的N个DLL时钟信号，使得N个位数据DI可以正确地于其中央区域期间被取样，而得到正确的数据。
此外，在本实施例中，由于接收系统可于N个位数据的中央区域内取样N个位数据，因此，通常出现于位数据的数据转换区的高频抖动不会影响到取样结果。因此，本接收系统对于高频抖动具有高容忍度。
综上所述，虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围内，当可作各种之更动与润饰。因此，本发明的保护范围当视所附权利要求书所界定者为准。

Claims (19)

1.一种接收系统，包括：
一控制单元，用以输出一控制信号与一选择信号；
一相位锁定回路单元，用以依据一初始时钟信号产生M个相位锁定回路PLL时钟信号，第i个PLL时钟信号领先第i+1个PLL时钟信号1/M个该初始时钟信号的周期，i与M为正整数，i＜M；
一相位选择单元，用以依据该选择信号选择该M个PLL时钟信号之一，作为一基础时钟信号；
一延迟锁定回路单元，用以依据该基础时钟信号，产生N个延迟锁定回路DLL时钟信号，第j个DLL时钟信号领先第j+1个DLL时钟信号1/N个初始时钟信号的周期，j与N为正整数，j＜N；
一取样时钟单元，用以依据该N个DLL时钟信号产生N个左时钟信号、N个右时钟信号，该第k个DLL时钟信号落后该第k个左时钟信号一相位差，且领先该第k个右时钟信号该相位差，该相位差由该控制信号决定，k为一正整数，k≤N；以及
一数据锁存单元，用以于该初始时钟信号的一个周期内依据该N个左时钟信号、该N个DLL时钟信号与该N个右时钟信号取样N个位数据，分别得到N个左数据、N个中央数据与N个右数据，该第k个左数据、该第k个中央数据与该第k个右数据由该第k个左时钟信号、该第k个DLL时钟信号与该第k个右时钟信号对该第k个位数据取样而得；
其中，所述中央数据、所述左数据与所述右数据被反馈至该控制单元，以输出该控制信号与该选择信号来通过该控制信号调整该左时钟信号、该DLL时钟信号与该右时钟信号间的相位差，或通过该选择信号重新选择该基础时钟信号，该调整后的相位差或该重新选择的该基础时钟信号以供取样下N个位数据之用。
2.如权利要求1所述的系统，其中，该控制单元判断对应每该N个位数据的左数据、中央数据与右数据是否实质上相等，以输出控制信号与该选择信号，以供取样该下N个位数据之用。
3.如权利要求2所述的系统，其中，当对应每该N个位数据的左数据、中央数据与右数据实质上为相等时，该控制单元输出该控制信号来保持该相位差相同。
4.如权利要求2所述的系统，其中，当对应每该N个位数据的左数据、中央数据与右数据不相等时，该控制单元输出控制信号来降低该相位差。
5.如权利要求4所述的系统，其中，当该相位差小于一预设阈值时，该控制单元输出该选择信号来选择该M个PLL时钟信号的另一个PLL时钟信号，作为该基础时钟信号，以供取样该下N个位数据之用。
6.如权利要求1所述的系统，其中，在产生该M个PLL时钟信号前，该PLL单元更将该初始时钟信号的频率加倍，再除以二，以校正该初始时钟信号的工作周期。
7.一种接收系统，包括：
一控制单元，用以输出一控制信号与一选择信号；
一相位锁定回路单元，用以依据一初始时钟信号产生M个相位锁定回路PLL时钟信号；
一相位选择单元，用以依据该选择信号选择该M个PLL时钟信号之一，作为一基础时钟信号；
一延迟锁定回路单元，用以依据该基础时钟信号产生N个延迟锁定回路DLL时钟信号；
一取样时钟单元，用以依据该控制信号和该N个DLL时钟信号产生N个左时钟信号与N个右时钟信号；以及
一数据锁存单元，用以依据该N个左时钟信号、该N个中央时钟信号与N个右时钟信号来取样N个位数据，以得到N个左数据、N个中央数据与N个右数据；
其中，对应每该位数据的该中央数据、左数据与右数据被反馈至该控制单元，以输出该控制信号与该选择信号来通过该控制信号调整介于每该DLL时钟信号、对应每该DLL时钟信号的左时钟信号与右时钟信号的相位差，或通过该选择信号选择该基础时钟信号，该调整后的相位差或该重新选择的该基础时钟信号以供取样下N个位数据之用。
8.如权利要求7所述的系统，其中，该控制单元判断对应每该位数据的左数据、中央数据与右数据是否相等，以输出该控制信号与该选择信号，以供取样该下N个位数据之用。
9.如权利要求8所述的系统，其中，当对应该位数据的该左数据、中央数据与右数据实质上相同时，该控制单元输出该控制信号来保持该相位差相同。
10.如权利要求8所述的系统，其中，当对应该位数据所对应的左数据、中央数据与右数据不相等时，该控制单元输出该控制信号来降低该相位差。
11.如权利要求10所述的系统，其中，当该相位差小于一预设阈值时，该控制单元输出该选择信号选择该M个PLL时钟信号的另一个PLL时钟信号，作为该基础时钟信号，以供取样该下N个位数据之用。
12.如权利要求7所述的系统，其中，在产生该M个PLL时钟信号之前，该PLL单元还将该初始时钟信号的频率加倍，再除以二，以校正该初始时钟信号的工作周期。
13.一种自动偏差调整方法，用于一接收系统，包括：
依据一初始时钟信号产生M个相位锁定回路PLL时钟信号；
依据一选择信号，选择该M个相位锁定回路PLL时钟信号之一，作为一基础时钟信号；
依据该基础时钟信号产生N个延迟锁定回路DLL时钟信号；
根据每该N个DLL时钟信号产生每该N个DLL时钟信号所对应的左时钟信号与右时钟信号；
以该N个延迟锁定回路DLL时钟信号中的每一个DLL时钟信号、该N个DLL时钟信号中的每一个DLL时钟信号所对应的左时钟信号与右时钟信号来取样N个位数据之一，分别得到一中央数据、一左数据与一右数据，该N个DLL时钟信号对应该基础时钟信号；以及
通过选择该M个PLL时钟信号的另一个PLL时钟信号作为该基础时钟信号，或通过调整该N个DLL时钟信号中的每个DLL时钟信号与其对应的左时钟信号与右时钟信号间的相位差，直到下N个位数据的每个位数据的左数据、右数据与其中央数据相等，来重复对该下N个位数据进行数据取样步骤。
14.如权利要求13所述的方法，其中，在产生该M个PLL时钟信号的步骤前，该方法还包括：
将该初始时钟信号的频率加倍，再除以二，以校正该初始时钟信号的工作周期。
15.如权利要求13所述的方法，其中，该方法还包括：
输出该N个中央数据作为N个输出数据。
16.如权利要求13所述的方法，其中，该方法还包括
决定对应每该N个位数据的左数据、中央数据与右数据是否实质上相等。
17.如权利要求16所述的方法，其中，当对应每该N个位数据的左数据、中央数据与右数据不相等时，调整每该左时钟信号、其所对应的DLL时钟信号与右时钟信号间的相位差，或选择该M个PLL时钟信号的另一个PLL时钟信号作为该基础时钟信号。
18.如权利要求17所述的方法，其中，当对应每该N个位数据的左数据、中央数据与右数据不相等时，降低所述相位差。
19.如权利要求18所述的方法，其中，当所述相位差小于一预设阈值时，选择该M个PLL时钟信号的另一个PLL时钟信号，作为该基础时钟信号，以供取样该下N个位数据之用。
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