CN110535470A - 一种比较器时钟产生电路及高速逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种比较器时钟产生电路及高速逐次逼近型模数转换器，所述比较器时钟产生电路包括一路高延迟通道和一路低延迟通道，应用于高速逐次逼近型模数转换器时，在高位权重电容建立阶段选通高延迟通道，在低位权重电容建立阶段选通低延迟通道，既满足了高位权重电容建立的精度要求，同时又满足了低位权重电容建立的速度要求，有效地解决了转换精度和转换速度之间的矛盾，提高了高速逐次逼近型模数转换器的性能；所述比较器时钟产生电路的结构简单，在传统技术的一路延迟通道基础上增加一个延迟通道和三个逻辑门即可实现，并没有增加数字电路的设计难度和复杂程度。

Description

一种比较器时钟产生电路及高速逐次逼近型模数转换器

技术领域

本发明属于模拟或数模混合集成电路技术领域，特别是涉及一种比较器时钟产生电路及高速逐次逼近型模数转换器。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，高速逐次逼近型模数转换器具有天然的低功耗优势，特别是在纳米级工艺节点下，高速逐次逼近型模数转换器的速度又得到了巨大的提升。因此，高速逐次逼近型模数转换器成为目前模数转换器的研究热点。由于同步高速逐次逼近型模数转换器中需要产生一个高频的内部时钟，会消耗大量的功耗，同时，随着采样频率的不断提高，高频时钟的产生变得越来越困难，提出了异步高速逐次逼近型模数转换器结构。

异步高速逐次逼近型模数转换器的结构原理图和时序图分别如图1和图2所示，传统异步高速逐次逼近型模数转换器主要模块包括比较器(Comp)、比较器时钟延迟电路(Delay)、数字逻辑电路(SAR logic)和开关电容电路(DAC)。其中，信号Clk为比较器的时钟信号，当Clk为低电平时，比较器处于复位状态，当Clk为高电平时，比较器处于比较状态，信号Va为比较器的输出信号。当信号Clk和Va都为低电平时，比较器处于复位状态，当Clk由低电平变为高电平后，比较器进入比较状态，比较器完成一次比较后，Va随之由低电平变为高电平，完成一次比较过程后，经过比较器时钟延迟电路的延迟之后，Clk由高电平变为低电平，Va随之由高电平变为低电平，比较器再次进入复位状态，再经过比较器时钟延迟电路的延迟之后，Clk再次变为高电平，比较器开始第二次比较。

在异步高速逐次逼近型模数转换器的设计中，延迟单元的设计是一个需要折衷考虑的地方。由于传统技术在高位权重电容和低位权重电容的建立过程中，Va和Clk之间的延迟采用了同一个延迟通道，使得在整个逐次逼近过程中，Va和Clk的延迟相同：如果为了满足高位权重电容的完全建立，比较器两次比较之间的时间间隔会比较大，会使得低位权重电容建立好之后，仍然需要等待较长的时间，比较器才进行比较，造成了时间的浪费；如果为了提高逐次逼近速度，减小低位权重电容建立和比较器进行比较之间的延迟，会使得高位权重电容在没有建立好的情况下，比较器就已经开始比较，从而降低了高速逐次逼近型模数转换器的精度。

发明内容

鉴于以上所述传统技术的缺点，本发明的目的在于提供一种比较器时钟产生电路的设计方案，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供一种比较器时钟产生电路，用于高速逐次逼近型模数转换器中的比较器，包括：高延迟通道、低延迟通道、三输入或门、两输入或门及两输入或非门；

所述高延迟通道的输入端接三输入或门的输出端，所述高延迟通道的输出端接两输入或门的第一输入端，所述三输入或门的三个输入端分别接选通信号、所述高速逐次逼近型模数转换器的采样信号和比较器的输出信号，所述两输入或门的输出端输出所述比较器的时钟信号；

所述低延迟通道的输入端接两输入或非门的输出端，所述低延迟通道的输出端接所述两输入或门的第二输入端，所述两输入或非门的两个输入端分别接所述选通信号的反相信号和所述比较器的输出信号。

可选地，所述时钟产生电路还包括第一反相器，所述第一反相器的输入端接所述选通信号，所述第一反相器的输出端接入所述两输入或非门的一个输入端。

可选地，所述高延迟通道的输入信号与输出信号为反相信号，所述低延迟通道的输入信号与输出信号为同相信号。

可选地，所述高延迟通道与所述低延迟通道包括：反相器级联结构。

可选地，所述高延迟通道包括奇数个级联的反相器，在奇数个级联的所述反相器中，第一级所述反相器的输入端作为所述高延迟通道的输入端，最后一级所述反相器的输出端作为所述高延迟通道的输出端。

可选地，所述低延迟通道包括偶数个级联的反相器，在偶数个级联的所述反相器中，第一级所述反相器的输入端作为所述低延迟通道的输入端，最后一级所述反相器的输出端作为所述低延迟通道的输出端。

可选地，所述低延迟通道的延迟时间小于所述高延迟通道的延迟时间。

可选地，所述高延迟通道与所述低延迟通道包括：RC延时结构、CMOS传输门延时结构或时基电路。

此外，为实现上述目的及其他相关目的，本发明还提供一种高速逐次逼近型模数转换器，包括比较器、数字逻辑电路、开关电容电路及上述任意一项所述的比较器时钟产生电路。

可选地，当所述高速逐次逼近型模数转换器的采样信号为高电平且所述选通信号为低电平时，所述比较器的时钟信号为低电平，所述比较器处于采样状态；当所述高速逐次逼近型模数转换器的采样信号由高电平变为低电平且所述选通信号为低电平时，所述比较器的时钟信号由低电平变为高电平，所述比较器进入逐次逼近的比较状态。

可选地，当所述比较器处于逐次逼近的比较状态且所述选通信号为低电平时，所述三输入或门和所述高延迟通道被选通，所述比较器的输出信号的下降沿与所述比较器的时钟信号的上升沿之间的延迟较大，与高位权重电容的建立时间相匹配；当所述比较器处于逐次逼近的比较状态且所述选通信号为高电平时，所述两输入或非门和低延迟通道被选通，所述比较器的输出信号的下降沿与所述比较器的时钟信号的上升沿之间的延迟较小，与低位权重电容的建立时间相匹配。

如上所述，本发明的比较器时钟产生电路，具有以下有益效果：

1)、该比较器时钟产生电路包括高延迟通道和低延迟通道共两个通道，用于高速逐次逼近型模数转换器时，在高位权重电容建立阶段选通高延迟通道，在低位权重电容建立阶段选通低延迟通道，既满足了高位权重电容建立的精度要求，同时又满足了低位权重电容建立的速度要求，有效解决了转换精度和转换速度之间的矛盾，提高了高速逐次逼近型模数转换器的性能；

2)、该比较器时钟产生电路的结构简单，在传统技术的一路延迟通道基础上增加一个延迟通道和三个逻辑门即可实现，并没有增加数字电路的设计难度和复杂程度。

附图说明

图1显示为传统技术中异步高速逐次逼近型模数转换器的原理图。

图2显示为传统技术中异步高速逐次逼近型模数转换器的基本工作时序图。

图3显示为传统技术1中异步高速逐次逼近型模数转换器的逐次逼近路线图和工作时序图。

图4显示为传统技术2中异步高速逐次逼近型模数转换器的逐次逼近路线图和工作时序图。

图5显示为本发明异步高速逐次逼近型模数转换器的逐次逼近路线图和工作时序图。

图6显示为本发明比较器时钟产生电路的原理图。

图7显示为本发明一实施例中比较器时钟产生电路的原理图。

图8显示为本发明一实施例中比较器时钟产生电路的工作时序图。

图9显示为三种技术方案在相同采样频率下信号噪声失真比的对比图。

图10显示为三种技术方案在相同采样频率下整体延迟的对比图。

附图标记说明

Comp 比较器

SAR logic 数字逻辑电路

DAC 开关电容电路

Delay 比较器时钟延迟电路

Vinn、Vinp 模拟信号

Clk 比较器的时钟信号

Va 比较器的输出信号

Tdelay 延迟时间

t1、t2、t3、t4 比较器等待时间

OR1 三输入或门

OR2 两输入或门

NOR 两输入或非门

T1 第一反相器

T2 第二反相器

T3 第三反相器

T4 第四反相器

T5 第五反相器

T6 第六反相器

delay_en 选通信号

Sa 高速逐次逼近型模数转换器的采样信号

具体实施方式

如前述在背景技术中所述的，如图1所示，传统技术中异步高速逐次逼近型模数转换器的主要模块包括比较器(Comp)、比较器时钟延迟电路(Delay)、数字逻辑电路(SARlogic)和开关电容电路(DAC)，比较器在时钟信号Clk的驱动下对输入的两个模拟信号Vinp和Vinn进行比较，并将比较结果反馈到数字逻辑电路和开关电容电路。

结合图1及图2，，比较器时钟延迟电路的输出信号Clk为比较器的时钟信号，当比较器的时钟信号Clk为低电平时，比较器处于复位状态，当比较器的时钟信号Clk为高电平时，比较器处于比较状态；比较器时钟延迟电路的输入信号Va为比较器的输出信号。当比较器的时钟信号Clk和比较器的输出信号Va都为低电平时，比较器处于复位状态；当比较器的时钟信号Clk由低电平变为高电平后，比较器进入比较状态，比较器完成一次比较后，比较器的输出信号Va随之由低电平变为高电平，完成一次比较过程后，经过比较器内部的延迟后，比较器的时钟信号Clk由高电平变为低电平，比较器的输出信号Va随之由高电平变为低电平，比较器再次进入复位状态，比较器的输出信号Va由高电平变为低电平(下降沿)经过比较器时钟延迟电路的延迟(Tdelay)之后触发比较器的时钟信号Clk由低电平变为高电平(上升沿)，比较器开始第二次比较。其中，延迟时间Tdelay为比较器的输出信号Va的下降沿与比较器的时钟信号Clk的上升沿之间的延迟时间。

在异步高速逐次逼近型模数转换器的设计中，比较器时钟延迟电路的设计需要折衷考虑。为了降低功耗和提高高速逐次逼近型模数转换器的精度，高速逐次逼近型模数转换器中的开关电容电路通常基于电容进行设计。其特点是高位权重电容的容值较大，低位权重电容的容值较小，因此，在逐次逼近过程中，高位权重电容的建立时间较长，低位权重电容的建立时间较短。为了保证整个高速逐次逼近型模数转换器的精度，比较器在每次比较之前，权重电容必须完成建立，如果权重电容还没有建立完全比较器就开始比较，会降低整个高速逐次逼近型模数转换器的精度。由于整个高速逐次逼近型模数转换器的精度主要由高位权重电容的建立精度决定，因此，比较器必须保证高位权重电容建立完全之后才能进行比较。

此外，为了保证在PVT(工艺、电压、温度)变化的情况下，比较器仍然能够在高位权重电容建立好之后进行比较，比较器时钟延迟电路的延迟时间还需要留一定的裕度，以增加比较器的等待时间。

基于此，传统技术1中比较器两次比较之间的延迟时间设计的比较长，即比较器时钟延迟电路的延迟时间比较长。详细地，如图3所示，t1为高位权重电容建立完成之后比较器的等待时间，即是说，当高位权重电容建立好之后，再经过t1的时间延迟，比较器才开始比较。传统技术1能够保证高位权重电容的完全建立，但随着逐次逼近过程的进行，低位权重电容的建立时间不断减小，而比较器时钟延迟电路的延迟时间并没有变化，造成比较器等待时间(t2、t3)不断增加，从而形成了时间的浪费，限制了高速逐次逼近型模数转换器转换速度的提升。

为了解决上述问题，传统技术2中引入了冗余位技术，如图4所示，和传统技术1相比，传统技术2中明显减小了比较器的时钟信号Clk的延迟时间，使得在低位权重电容的建立过程中，比较器的等待时间得到了明显的减小，这有助于高速逐次逼近型模数转换器转换速度的提升。但是，采用了传统技术2后，高位权重电容在没有完成建立的情况下，比较器就会进行比较，这会明显降低高速逐次逼近型模数转换器的精度；通过引入冗余位技术后增加冗余位权重电容，在此后的逐次逼近过程中，通过增加比较次数对高位权重电容的不完全建立进行校正，从而实现整个高速逐次逼近型模数转换器精度的提升。但是，该技术的缺点在于，由于引入冗余位权重电容，使得整个逐次逼近过程中，比较的次数增加，同样增加了高速逐次逼近型模数转换器的整体延迟；同时，由于引入了冗余位权重电容，使得开关电容电路中电容阵列的布局更困难，匹配精度降低，还需要增加数字电路的设计开销，从而增加了整个电路的设计难度。

由上述分析可知，传统技术在高位权重电容和低位权重电容的建立过程中，比较器的输出信号Va和比较器的时钟信号Clk之间的延迟采用了同一个延迟通道，即比较器时钟延迟电路只有一个延迟通道，比较器时钟延迟电路的延迟时间是固定的，使得在整个逐次逼近过程中，比较器的输出信号Va和比较器的时钟信号Clk之间的延迟相同。如果为了满足高位权重电容的完全建立，比较器两次比较之间的时间间隔会比较大，会使得低位权重电容建立好之后，仍然需要等待较长的时间，比较器才进行比较，造成了时间的浪费，抑制了高速逐次逼近型模数转换器的速度；如果为了提高逐次逼近速度，减小低位权重电容建立和比较器进行比较之间的延迟，会使得高位权重电容在没有建立好的情况下，比较器就已经开始比较，降低了高速逐次逼近型模数转换器的精度。

基于上述技术问题，本发明提出一种针对高速逐次逼近型模数转换器的比较器时钟产生电路，不同于传统技术中比较器时钟延迟电路采用相同延迟的设计思路，本发明的比较器时钟产生电路包括一路高延迟通道和一路低延迟通道共两路延迟通道，在高速逐次逼近型模数转换器的逐次逼近过程中，将比较器时钟产生电路分为两段(高延迟状态和低延迟状态)。如图5所示，当高速逐次逼近型模数转换器处于高位权重电容建立过程时，比较器时钟产生电路采用高延迟通道，比较器的时钟信号Clk进入高延迟状态，从而满足高位权重电容完全建立的要求，保证整个高速逐次逼近型模数转换器的精度；当高速逐次逼近型模数转换器处于低位权重电容建立过程时，比较器时钟产生电路采用低延迟通道，比较器的时钟信号Clk进入低延迟状态，从而满足低位权重电容低延迟的要求，保证整个高速逐次逼近型模数转换器的转换速度。

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图6至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所涵盖的范围内。

如图6所示，本发明提供一种比较器时钟产生电路，用于高速逐次逼近型模数转换器中的比较器，其包括：高延迟通道、低延迟通道、三输入或门OR1、两输入或门OR2及两输入或非门NOR；

高延迟通道的输入端接三输入或门OR1的输出端，高延迟通道的输出端接两输入或门OR2的第一输入端，三输入或门OR1的三个输入端分别接选通信号delay_en、高速逐次逼近型模数转换器的采样信号Sa和比较器的输出信号Va，两输入或门OR2的输出端输出比较器的时钟信号Clk；

低延迟通道的输入端接两输入或非门NOR的输出端，低延迟通道的输出端接两输入或门OR2的第二输入端，两输入或非门NOR的两个输入端分别接选通信号delay_en的反相信号和比较器的输出信号Va。

详细地，如图6所示，所述比较器时钟产生电路还包括第一反相器T1，第一反相器T1的输入端接选通信号delay_en，第一反相器T1的输出端接入两输入或非门NOR的一个输入端。

详细地，高延迟通道的输入信号与输出信号为反相信号，低延迟通道的输入信号与输出信号为同相信号；低延迟通道的延迟时间小于高延迟通道的延迟时间。

可选地，高延迟通道与低延迟通道包括：反相器级联结构。

详细地，高延迟通道包括奇数个级联的反相器，在奇数个级联的反相器中，第一级反相器的输入端作为高延迟通道的输入端，最后一级反相器的输出端作为高延迟通道的输出端；低延迟通道包括偶数个级联的反相器，在偶数个级联的反相器中，第一级反相器的输入端作为低延迟通道的输入端，最后一级反相器的输出端作为低延迟通道的输出端。

其中，由于“低延迟通道的延迟时间小于高延迟通道的延迟时间”的设计需求，低延迟通道中的反相器个数少于高延迟通道中的反相器个数。

在本发明的一可选实施例中，如图7所示，高延迟通道包括第二反相器T2、第三反相器T3及第四反相器T4，第二反相器T2的输入端作为高延迟通道的输入端，第二反相器T2的输出端接第三反相器T3的输入端，第三反相器T3的输出端接第四反相器T4的输入端，第四反相器T4的输出端作为高延迟通道的输出端；低延迟通道包括第五反相器T5及第六反相器T6，第五反相器T5的输入端作为低延迟通道的输入端，第五反相器T5的输出端接第六反相器T6的输入端，第六反相器T6的输出端作为低延迟通道的输出端。

可以理解的是，高延迟通道还可以由五个、七个等其它奇数个反相器级联组成，相应地，低延迟通道还可以由四个、六个等其它偶数个反相器级联组成，不过这需要综合高位权重电容的建立时间、每个反相器的延迟时间、电路设计复杂程度和成本等因素。

同时，为对高延迟通道(低延迟通道)的延迟时间做调整，还可以对构成反相器的结构做调整，如针对CMOS反相器，可以调整MOS管的宽长比，还可以改变其扩散电容、互连线电容及扇出电容，也可以调整MOS管的工作电压Vdd。

此外，高延迟通道和低延迟通道不仅限于上述反相器级联结构，还可以采取其它延时结构，如RC延时结构，CMOS传输门延时结构，或者基于CD4060、NE555等芯片的时基电路等，具体结构可参考现有技术，在此不再赘述。

详细地，图8显示为所述比较器时钟产生电路的工作时序图，结合图6及图8，所述比较器时钟产生电路的工作过程如下：

1)、高速逐次逼近型模数转换器的采样信号Sa为高电平且选通信号delay_en为低电平时，比较器的时钟信号Clk为低电平，比较器处于采样状态；当高速逐次逼近型模数转换器的采样信号Sa由高电平变为低电平且选通信号delay_en为低电平时，高速逐次逼近型模数转换器的采样信号Sa的下降沿触发了比较器的时钟信号Clk的上升沿(即高速逐次逼近型模数转换器的采样信号Sa由高电平变为低电平触发了比较器的时钟信号Clk由低电平变为高电平)，比较器进入逐次逼近的比较状态。当采样信号Sa由高电平变为低电平后，选通信号delay_en控制高延迟通道和低延迟通道的选通。

2)、当选通信号delay_en为低电平时，三输入或门OR1和高延迟通道被选通，高速逐次逼近型模数转换器的采样信号Sa的下降沿经过高延迟通道后触发比较器的时钟信号Clk的第一个上升沿，比较器进入第一次比较状态，比较器完成第一次比较后，比较器发生翻转，比较器的输出信号Va随之由低电平变为高电平，第一次比较完成后，经过比较器内部的一个延迟之后，比较器的时钟信号Clk由高电平变为低电平，比较器的输出信号Va随之由高电平变为低电平，比较器进入复位状态；由于三输入或门OR1和高延迟通道被选通，比较器的输出信号Va的第一个下降沿经过高延迟通道后触发比较器的时钟信号Clk的第二个上升沿，比较器进入第二次比较状态。

3)、当比较器完成第二次比较后，选通信号delay_en变为高电平，两输入或非门NOR和低延迟通道被选通，比较器的输出信号Va的第二个下降沿经过两输入或非门NOR和低延迟通道后触发比较器的时钟信号Clk的第三个上升沿，比较器进入第三次比较状态；同理，后续的比较器的时钟信号Clk均由比较器的输出信号Va的下降沿经过两输入或非门NOR和低延迟通道后触发。

其中，当比较器处于逐次逼近的比较状态且选通信号delay_en为低电平时，三输入或门OR1和高延迟通道被选通，经过高延迟通道后触发比较器的时钟信号Clk，比较器第一次比较与第二次比较之间的时间延迟较大；当比较器处于逐次逼近的比较状态且选通信号delay_en为高电平时，两输入或非门NOR和低延迟通道被选通，经过两输入或非门NOR和低延迟通道后触发比较器的时钟信号，比较器第二次比较与第三次比较之间的时间延迟较小，同理，比较器后续相邻两次比较之间的时间延迟较小。

此外，本发明还提供一种高速逐次逼近型模数转换器，其包括比较器、数字逻辑电路、开关电容电路及所述比较器时钟产生电路，所述高速逐次逼近型模数转换器的结构原理可参考图1，在此不再赘述。

在所述高速逐次逼近型模数转换器中，当比较器处于逐次逼近的比较状态且选通信号delay_en为低电平时，三输入或门OR1和高延迟通道被选通，高速逐次逼近型模数转换器的采样信号Sa的下降沿和比较器的输出信号Va的下降沿先后经过高延迟通道后触发比较器的时钟信号Clk的上升沿，比较器的输出信号Va的下降沿与比较器的时钟信号Clk的上升沿之间的延迟较大，即比较器第一次比较与第二次比较之间的时间延迟较大；此时，开关电容电路处于高位权重电容建立阶段，高位权重电容的建立时间较长，比较器相邻两次比较之间的高延迟和高位权重电容所需要的较长的建立时间相匹配，使得比较器在高位权重电容建立完成之后才开始比较，从而满足高速逐次逼近型模数转换器的精度要求。当比较器处于逐次逼近的比较状态且选通信号delay_en为高电平时，两输入或非门NOR和低延迟通道被选通，比较器的输出信号Va的下降沿经过两输入或非门NOR和低延迟通道后触发比较器的时钟信号Clk的上升沿，比较器的输出信号Va的下降沿与比较器的时钟信号Clk的上升沿之间的延迟较小，即比较器第二次比较与第三次比较之间的时间延迟较小，同理，比较器后续相邻两次比较之间的时间延迟较小；此时，开关电容电路进入低位权重电容建立阶段，由于低位权重电容的容值明显减小，其所需要的建立时间也迅速减小，比较器相邻两次比较之间的低延迟和低位权重电容所需要的较短的建立时间相匹配，从而有助于所述高速逐次逼近型模数转换器的转换速度的提升。

详细地，为了验证比较本发明的技术方案、传统技术1和传统技术2三者的技术效果，本发明实施例在65nm CMOS工艺下，采用本发明的技术方案(简称本技术)、传统技术1和传统技术2分别设计了一个12位80MHz采样率的高速逐次逼近型模数转换器，对并对三个高速逐次逼近型模数转换器的性能进行测试。其中，三个高速逐次逼近型模数转换器均采用二进制权重电容结构，单位电容取值为2.5fF；此外，为了尽量减小传统技术2的延迟，传统技术2对应的高速逐次逼近型模数转换器的比较器时钟产生电路采用插入1位冗余位的结构。

详细地，三种技术方案(本技术、传统技术1和传统技术2)在相同采样频率下的信号噪声失真比(SNDR)的对比图如图9所示。由图9可知，在相同采样频率下，由于传统技术1中出现了高位权重电容建立不完全的情况，降低了整个高速逐次逼近型模数转换器的精度，使得采用传统技术1的高速逐次逼近型模数转换器的信号噪声失真比出现了明显的下降；由于传统技术2中采用了冗余位权重电容技术，高位权重电容的不完全建立被冗余位电容校正，因此，传统技术2和的本技术的精度基本相当。

详细地，三种技术方案在相同采样频率下整体延迟对比图如图10所示。在满足最慢转换速度的情况下，三种技术方案的精度基本相当，但是从图10可以看出，采用本技术后，整个高速逐次逼近型模数转换器的环路延迟明显减小，说明本技术有效提升了高速逐次逼近型模数转换器的转换速度。和传统技术1相比，本技术的转换速度大约提升了21％；和传统技术2相比，本技术的转换速度大约提升了14.5％。

综上所述，本发明提供的比较器时钟产生电路包括一路高延迟通道和一路低延迟通道共两路延迟通道，应用于高速逐次逼近型模数转换器时，在高位权重电容建立阶段选通高延迟通道，在低位权重电容建立阶段选通低延迟通道，既满足了高位权重电容建立的精度要求，同时又满足了低位权重电容建立的速度要求，有效地解决了高速逐次逼近型模数转换器的转换精度和转换速度之间的矛盾，提高了其性能；本发明所提供的比较器时钟产生电路结构非常简单，通过增加一个延迟通道和三个逻辑门即可实现，没有增加数字电路的设计难度和复杂程度；此外，将本发明所提供的比较器时钟产生电路应用于高速逐次逼近型模数转换器时，也不需要引入传统技术中冗余位权重电容对高位权重电容建立误差进行校正，不会增加版本设计的难度，使得电容阵列的布局更加对称，不会降低电容阵列本身的精度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种比较器时钟产生电路，用于高速逐次逼近型模数转换器中的比较器，其特征在于，包括：高延迟通道、低延迟通道、三输入或门、两输入或门及两输入或非门；

所述高延迟通道的输入端接三输入或门的输出端，所述高延迟通道的输出端接两输入或门的第一输入端，所述三输入或门的三个输入端分别接选通信号、所述高速逐次逼近型模数转换器的采样信号和比较器的输出信号，所述两输入或门的输出端输出所述比较器的时钟信号；

所述低延迟通道的输入端接两输入或非门的输出端，所述低延迟通道的输出端接所述两输入或门的第二输入端，所述两输入或非门的两个输入端分别接所述选通信号的反相信号和所述比较器的输出信号。

2.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述时钟产生电路还包括第一反相器，所述第一反相器的输入端接所述选通信号，所述第一反相器的输出端接入所述两输入或非门的一个输入端。

3.根据权利要求1所述的比较器时钟产生电路，其特征在于，所述高延迟通道的输入信号与输出信号为反相信号，所述低延迟通道的输入信号与输出信号为同相信号。

4.根据权利要求1或3所述的比较器时钟产生电路，其特征在于，所述高延迟通道与所述低延迟通道包括：反相器级联结构。

5.根据权利要求4所述的比较器时钟产生电路，其特征在于，所述高延迟通道包括奇数个级联的反相器，在奇数个级联的所述反相器中，第一级所述反相器的输入端作为所述高延迟通道的输入端，最后一级所述反相器的输出端作为所述高延迟通道的输出端。

6.根据权利要求5所述的比较器时钟产生电路，其特征在于，所述低延迟通道包括偶数个级联的反相器，在偶数个级联的所述反相器中，第一级所述反相器的输入端作为所述低延迟通道的输入端，最后一级所述反相器的输出端作为所述低延迟通道的输出端。

7.根据权利要求6所述的比较器时钟产生电路，其特征在于，所述低延迟通道的延迟时间小于所述高延迟通道的延迟时间。

8.根据权利要求1或3所述的比较器时钟产生电路，其特征在于，所述高延迟通道与所述低延迟通道包括：RC延时结构、CMOS传输门延时结构或时基电路。

9.一种高速逐次逼近型模数转换器，其特征在于，包括比较器、数字逻辑电路、开关电容电路及如权利要求1-8中任意一项所述的比较器时钟产生电路。

10.根据权利要求9所述的高速逐次逼近型模数转换器，其特征在于，当所述高速逐次逼近型模数转换器的采样信号为高电平且所述选通信号为低电平时，所述比较器的时钟信号为低电平，所述比较器处于采样状态；当所述高速逐次逼近型模数转换器的采样信号由高电平变为低电平且所述选通信号为低电平时，所述比较器的时钟信号由低电平变为高电平，所述比较器进入逐次逼近的比较状态。

11.根据权利要求10所述的高速逐次逼近型模数转换器，其特征在于，当所述比较器处于逐次逼近的比较状态且所述选通信号为低电平时，所述三输入或门和所述高延迟通道被选通，所述比较器的输出信号的下降沿与所述比较器的时钟信号的上升沿之间的延迟较大，与高位权重电容的建立时间相匹配；当所述比较器处于逐次逼近的比较状态且所述选通信号为高电平时，所述两输入或非门和低延迟通道被选通，所述比较器的输出信号的下降沿与所述比较器的时钟信号的上升沿之间的延迟较小，与低位权重电容的建立时间相匹配。