CN104113340B - 一种无寄存器异步逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供了一种无寄存器异步逐次逼近型模数转换器，包括：数模转换器，用于获取一对差分输入信号；比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信号，并存储所述比较结果；异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工作的异步时钟信号；输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进行输出。本发明提供的方案明显提高了模数转换器的转换速度和工作效率。

Description

一种无寄存器异步逐次逼近型模数转换器

技术领域

本发明涉及模数转换领域，特别是涉及一种无寄存器异步逐次逼近型模数转换器。

背景技术

随着移动电子市场的不断扩大与数字技术的飞速发展，各个系统对相应模数转换器的性能有了更高的要求，多种类型的模数转换技术相继出现。其中，逐次逼近型模数转换器因自身具备低功耗小面积的特点，使得它更适合用于移动便携式设备中。传统的同步逐次逼近型模数转换器由于内部比较器同步时钟需要顾及最慢的情况(比较器两输入电压差值越小，所需要的比较时间越长)，使其限制转换器无法达到比较高的转换速度。

发明内容

本发明要解决的技术问题是提供一种无寄存器异步逐次逼近型模数转换器，解决现有技术中模数转换器的转换速度小、工作效率低的问题。

为了解决上述技术问题，本发明实施例提供一种无寄存器异步逐次逼近型模数转换器，包括：

数模转换器，用于获取一对差分输入信号；

比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；

逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信号，并存储所述比较结果；

异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工作的异步时钟信号；

输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进行输出。

上述的无寄存器异步逐次逼近型模数转换器，优选的，其中所述比较器、逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述数模转换器由第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样构成；

其中，所述第一电容阵列和第三电容阵列中电容的上极板均接在所述比较器的正向输入端；所述第二电容阵列和第四电容阵列中的电容上极板均接在所述比较器的反向输入端；所述第一电容阵列和第二电容阵列中均有一个单位电容下极板恒接地，其余电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关；所述第三电容阵列和第四电容阵列中所有电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关；一对所述采样开关分别与所述比较器的正向输入端和反向输入端相连。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述数模转换器还包括：

一对空置电容，位于所述采样开关与所述比较器之间，所述一对空置电容的上极板分别接在所述比较器的正向输入端和反向输入端，下极板恒接地。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一电容阵列、第二电容阵列、第三电容阵列和第四电容阵列均由7个电容构成，其中，2个电容容值均为单位电容，其余5个电容容值以2为倍数递增。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述逻辑开关控制器包括第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块、第七存储控制模块和存储模块；

其中，所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相连，第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第一输出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出端与所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所述第五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六存储控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控制模块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输入端相连。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块均包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、所述第一输入端和所述第一输出端；

其中，所述第一MOS管的栅极和所述第二MOS管的栅极均与第二外供时钟信号的反向输出端相连，所述第一MOS管的漏极和所述第三MOS管的漏极均与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一反相器的输入端和所述第四电容阵列中对应的选择开关的输入端均相连，所述第一反相器的输出端与所述第一电容阵列中对应的选择开关的输入端相连，所述第二MOS管的漏极和所述第四MOS管的漏极均与所述第四反相器的输入端相连，所述第四反相器的输出端与所述第三反相器的输入端和所述第三电容阵列中对应的选择开关的输入端均相连，所述第三反相器的输出端与所述第二电容阵列中对应的选择开关的输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第五MOS管的漏极和所述第六MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管的栅极均与所述第一输入端相连，所述第五MOS管的栅极和所述第六MOS管的栅极分别与所述比较器的第一正向输出端和第二正向输出端相连，所述第五MOS管的源极和所述第六MOS管的源极分别与所述第七MOS管的漏极和第八MOS管的漏极相连，所述第九MOS管的栅极和第十MOS管的栅极分别与所述第一反相器的输出端和所述第二反相器的输出端相连，所述第九MOS管的栅极和所述第十MOS管的漏极以及所述第十一MOS管的漏极均与所述第五反相器的输入端相连，所述第十一MOS管的栅极与所述第二外供时钟信号的正向输出端相连，所述第五反相器的输出端与所述第七MOS管的栅极和所述第八MOS管的栅极以及所述第六反相器的输入端均相连，所述第六反相器的输出端与所述第十二MOS管的栅极和所述第十五MOS管的栅极以及所述第一输出端均相连，所述第十二MOS管的漏极与所述第十三MOS管的源极和所述第十四MOS管的源极均相连，所述第十三MOS管的栅极和所述第十四MOS管的栅极分别与所述第一MOS管的漏极和所述第二MOS管的漏极相连，所述第十五MOS管的栅极和所述第十六MOS管的栅极分别与所述第一输出端和所述第二外供时钟信号的正向输出端相连，所述第一MOS管、第二MOS管、第九MOS管、第十MOS管以及第十二MOS管的源极均与所述电源电压端相连，所述第七MOS管、第八MOS管、第十一MOS管、第十五MOS管以及第十六MOS管的源极均接地。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述存储模块包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第一反相器和所述第一输入端；

其中，所述第一MOS管的漏极和所述第三MOS管的漏极均与所述第一反相器的输入端相连，所述第一反相器的输出端与所述输出器的输入端相连，所述第一MOS管的栅极和所述第二MOS管的栅极均与所述第二外供时钟信号的反向输出端相连，所述第二MOS管的漏极和所述第四MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管的栅极均与所述第一输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第五MOS管的漏极和所述第六MOS管的漏极相连，所述第五MOS管的栅极和所述第六MOS管的栅极分别与所述比较器的第一正向输入端和第二正向输入端相连，所述第一MOS管和所述第二MOS管的源极均与所述电源电压端相连，所述第五MOS管和所述第六MOS管的源极均接地。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述异步时钟产生器包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管和第一输出端；

其中，所述第一MOS管的源极和所述第二MOS管的源极均与所述电源电压端相连，所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述比较器的第二反向输出端和第一反向输出端相连，所述第一MOS管的漏极、第二MOS管的漏极、第三MOS管的漏极、第四MOS管的漏极、第五MOS管的漏极、第六MOS管的漏极、第七MOS管的漏极、第八MOS管的漏极、第九MOS管的漏极和第十MOS管的漏极连接在一起并与所述第二外供时钟信号的正向输出端通过或非门与所述第一输出端相连，所述第三MOS管的栅极与所述第二外供时钟信号的正向输出端相连，所述第四MOS管的栅极、所述第五MOS管的栅极、所述第六MOS管的栅极、所述第七MOS管的栅极、所述第八MOS管的栅极、所述第九MOS管的栅极和所述第十MOS管的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第十三MOS管的漏极、第十四MOS管的漏极、第十五MOS管的漏极和第十六MOS管的漏极相连。

上述的无寄存器异步逐次逼近型模数转换器，优选的，所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的输入端相连。

本发明的上述技术方案的有益效果如下：

上述方案中，所述无寄存器异步逐次逼近型模数转换器通过所述比较器、逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作，从而在所述比较器两输入端差值比较大时，比较时间也相应减小，在一定程度上提高了模数转换器的转换速度，同时，利用了由于电容阵列中电容容值不同，所需要的充放电时间也不同这一特点提高了现有的异步时钟速率，并将移位寄存器部分用逻辑开关控制器替换，提高了反应速度，进而提高了模数转换器的转换速度和工作效率。

附图说明

图1为本发明实施例的结构示意图；

图2为本发明实施例的数模转换器电路示意图；

图3为本发明实施例的第一存储控制模块电路示意图；

图4为本发明实施例的第二存储控制模块电路示意图；

图5为本发明实施例的存储模块电路示意图；

图6为本发明实施例的异步时钟产生器电路示意图；

图7为本发明实施例的异步时钟产生器电路中各个信号时序示意图；

图8为本发明实施例的第一存储控制模块电路中各个信号时序示意图；

图9为本发明实施例的比较器电路示意图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有的技术中模数转换器的转换速度小、工作效率低的问题，提供一种无寄存器异步逐次逼近型模数转换器，如图1所示，包括：

数模转换器，用于获取一对差分输入信号；

比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；

逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信号，并存储所述比较结果；

异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工作的异步时钟信号；

输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进行输出。

本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器通过所述比较器、逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作，从而在所述比较器两输入端差值比较大时，比较时间也相应减小，在一定程度上提高了模数转换器的转换速度，同时，利用了由于电容阵列中电容容值不同，所需要的充放电时间也不同这一特点提高了现有的异步时钟速率，并将移位寄存器部分用逻辑开关控制器替换，提高了反应速度，进而提高了模数转换器的转换速度和工作效率。

此处的数模转换器的作用为根据第二控制信号(0或1)改变存储在模拟输出端的模拟输入信号(一对差分输入信号)的大小。

其中，一对差分输入信号应为差动信号，它们的共模电平相等，相位相反，始终关于轴对称，该轴为一非零的数值横轴，y＝VDD/2。

如图2所示，所述的无寄存器异步逐次逼近型模数转换器中所述数模转换器由第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样开关构成；其中，所述第一电容阵列中电容(C1、C2、C3、C4、C5、C6、C7)和第三电容阵列中电容(C15、C16、C17、C18、C19、C20、C21)的上极板均接在所述比较器的正向输入端；所述第二电容阵列中电容(C8、C9、C10、C11、C12、C13、C14)和第四电容阵列中的电容(C22、C23、C24、C25、C26、C27、C28)上极板均接在所述比较器的反向输入端；所述第一电容阵列和第二电容阵列中均有一个单位电容C1和C8下极板恒接地GND，其余电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地GND或者电源电压端VDD的选择开关；所述第三电容阵列和第四电容阵列中所有电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地GND或者电源电压端VDD的选择开关；一对所述采样开关分别与所述比较器的正向输入端和反向输入端相连。采样开关控制一对差分输入信号Vip和Vin的输入。

由于采样开关的管子和比较器管子尺寸大，存在的寄生电容大，会对电容阵列造成影响，因此，本发明实施例提供的所述的无寄存器异步逐次逼近型模数转换器中所述数模转换器中数模转换器还包括：所述一对空置(dummy)电容，位于所述采样开关与所述比较器之间，所述一对空置电容的上极板分别接在所述比较器的正向输入端和反向输入端，下极板恒接地GND。

其中，所述第一电容阵列、第二电容阵列、第三电容阵列和第四电容阵列均由7个电容构成，其中，2个电容(C1、C2、C8、C9、C15、C16、C22、C23)容值均为单位电容，其余5个电容容值(C2到C7、C9到C14、C16到C21、C23到C28)以2为倍数递增。

在采样阶段，由外设时钟信号Clks高电平控制一对采样开关闭合，将数模转换器中所有的电容上极板分别与两差分输入信号Vip和Vin相连，对输入信号进行采样。进入比较阶段后，时钟信号Clks低电平控制采样开关断开，比较器对正向输入端和反向输入端的输入电压进行比较，比较结果进入异步时钟产生器和逻辑开关控制器。逻辑开关控制器根据比较结果产生控制信号，驱动数模转换电路中电容C1到C28下极板连GND或者VDD。

其中，所述逻辑开关控制器包括第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块、第七存储控制模块和存储模块；所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相连，第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第一输出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出端与所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所述第五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六存储控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控制模块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输入端相连。

具体如图2、图3和图4所示，所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块均包括：

第一MOS管M11、第二MOS管M12、第三MOS管M13、第四MOS管M14、第五MOS管M15、第六MOS管M16、第七MOS管M17、第八MOS管M18、第九MOS管M19、第十MOS管M20、第十一MOS管M21、第十二MOS管M22、第十三MOS管M23、第十四MOS管M24、第十五MOS管M25、第十六MOS管M26、第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、所述第一输入端(第一存储控制模块中为Clks_b、第二存储控制模块中为C7_b，其他存储控制模块以此类推)和所述第一输出端(第一存储控制模块中为C7_b、第二存储控制模块中为C6_b，其他存储控制模块以此类推)；

需要说明的是，第一存储控制模块的第一输入端的信号为外供时钟信号Clks_b，第二存储控制模块的第一输入端的信号为第一存储控制模块的第一输出端的信号C7_b，以此类推，一直到第七存储控制模块的第一输入端的信号为第六存储控制模块的第一输出端的信号。

其中，所述第一MOS管M11的栅极和所述第二MOS管M12的栅极均与第二外供时钟信号的反向输出端Clks_b相连，所述第一MOS管M11的漏极和所述第三MOS管M13的漏极均与所述第二反相器F2的输入端相连，所述第二反相器F2的输出端与所述第一反相器F1的输入端和所述第四电容阵列中对应的选择开关的输入端均相连，所述第一反相器F1的输出端与所述第一电容阵列中对应的选择开关的输入端相连，所述第二MOS管M12的漏极和所述第四MOS管M14的漏极均与所述第四反相器F4的输入端相连，所述第四反相器F4的输出端与所述第三反相器F3的输入端和所述第三电容阵列中对应的选择开关的输入端均相连，所述第三反相器F3的输出端与所述第二电容阵列中对应的选择开关的输入端相连，所述第三MOS管M13的源极和所述第四MOS管M14的源极分别与所述第五MOS管M15的漏极和所述第六MOS管M16的漏极相连，所述第三MOS管M13的栅极和所述第四MOS管M14的栅极均与所述第一输入端(第一存储控制模块中为Clks_b、第一存储控制模块中为C7_b，其他存储控制模块以此类推)相连，所述第五MOS管M15的栅极和所述第六MOS管M16的栅极分别与所述比较器的第一正向输出端Q和第二正向输出端Q’相连，所述第五MOS管M15的源极和所述第六MOS管M16的源极分别与所述第七MOS管M17的漏极和第八MOS管M18的漏极相连，所述第九MOS管M19的栅极和第十MOS管M20的栅极分别与所述第一反相器F1的输出端和所述第二反相器F2的输出端相连，所述第九MOS管M19的栅极和所述第十MOS管M20的漏极以及所述第十一MOS管M21的漏极均与所述第五反相器F5的输入端相连，所述第十一MOS管M21的栅极与所述第二外供时钟信号的正向输出端Clks相连，所述第五反相器F5的输出端与所述第七MOS管M17的栅极和所述第八MOS管M18的栅极以及所述第六反相器F6的输入端均相连，所述第六反相器F6的输出端与所述第十二MOS管M22的栅极和所述第十五MOS管M26的栅极以及所述第一输出端(第一存储控制模块中为C7_b、第二存储控制模块中为C6_b，其他存储控制模块以此类推)均相连，所述第十二MOS管么2的漏极与所述第十三MOS管M23的源极和所述第十四MOS管M24的源极均相连，所述第十三MOS管M23的栅极和所述第十四MOS管M24的栅极分别与所述第一MOS管M11的漏极和所述第二MOS管M12的漏极相连，所述第十五MOS管M25的栅极和所述第十六MOS管M26的栅极分别与所述第一输出端(第一存储控制模块中为C7_b、第二存储控制模块中为C6_b，其他存储控制模块以此类推)和所述第二外供时钟信号的正向输出端Clks相连，所述第一MOS管M11、第二MOS管M12、第九MOS管M19、第十MOS管M20以及第十二MOS管M22的源极均与所述电源电压端VDD相连，所述第七MOS管M17、第八MOS管M18、第十一MOS管M21、第十五MOS管M25以及第十六MOS管M26的源极均接地GND。

需要说明的是，第一存储控制模块中第一反相器F1的输出端与第一电容阵列中C7连接的选择开关的输入端相连，第二反相器F2的输出端与第四电容阵列中C28连接的选择开关的输入端相连，第三反相器F3的输出端与第二电容阵列中C14连接的选择开关的输入端相连，第四反相器F4的输出端与第三电容阵列中C21连接的选择开关的输入端相连；第二存储控制模块中第一反相器F1的输出端与第一电容阵列中C6连接的选择开关的输入端相连，第二反相器F2的输出端与第四电容阵列中C27连接的选择开关的输入端相连，第三反相器F3的输出端与第二电容阵列中C13连接的选择开关的输入端相连，第四反相器F4的输出端与第三电容阵列中C20连接的选择开关的输入端相连；其余存储控制模块与电容阵列中对应选择开关输入端的连接以此类推。

如图5所示，具体的所述存储模块包括：第一MOS管M43、第二MOS管M44、第三MOS管M45、第四MOS管M46、第五MOS管M47、第六MOS管M48、第一反相器F13和所述第一输入端C1_b；

其中，所述第一MOS管M43的漏极和所述第三MOS管M45的漏极均与所述第一反相器F13的输入端相连，所述第一反相器F13的输出端与所述输出器的输入端相连，所述第一MOS管M43的栅极和所述第二MOS管M44的栅极均与所述第二外供时钟信号的反向输出端Clks_b相连，所述第二MOS管M44的漏极和所述第四MOS管M46的漏极相连，所述第三MOS管M45的栅极和所述第四MOS管M46的栅极均与所述第一输入端C1_b相连，所述第三MOS管M45的源极和所述第四MOS管M46的源极分别与所述第五MOS管M47的漏极和所述第六MOS管M48的漏极相连，所述第五MOS管M47的栅极和所述第六MOS管M48的栅极分别与所述比较器的第一正向输入端Q和第二正向输入端Q’相连，所述第一MOS管M43和所述第二MOS管M44的源极均与所述电源电压端VDD相连，所述第五MOS管M47和所述第六MOS管M48的源极均接地GND。

如图6所示，所述异步时钟产生器包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10和第一输出端CLK；

其中，所述第一MOS管M1的源极和所述第二MOS管M2的源极均与所述电源电压端VDD相连，所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述比较器的第二反向输出端Q’_b和第一反向输出端Q_b相连，所述第一MOS管M1的漏极、第二MOS管M2的漏极、第三MOS管M3的漏极、第四MOS管M4的漏极、第五MOS管M5的漏极、第六MOS管M6的漏极、第七MOS管M7的漏极、第八MOS管M8的漏极、第九MOS管M9的漏极和第十MOS管M10的漏极连接在一起并与所述第二外供时钟信号的正向输出端Clks通过或非门与所述第一输出端CLK相连，所述第三MOS管M3的栅极与所述第二外供时钟信号的正向输出端Clks相连，所述第四MOS管M4的栅极、所述第五MOS管M5的栅极、所述第六MOS管M6的栅极、所述第七MOS管M7的栅极、所述第八MOS管M8的栅极、所述第九MOS管M9的栅极和所述第十MOS管M10的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第十三MOS管M23的漏极、第十四MOS管M24的漏极、第十五MOS管M25的漏极和第十六MOS管M26的漏极相连，即所述第四MOS管M4的栅极、所述第五MOS管M5的栅极、所述第六MOS管M6的栅极、所述第七MOS管M7的栅极、所述第八MOS管M8的栅极、所述第九MOS管M9的栅极和所述第十MOS管M10的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块的输出信号r7、r6、r5、r4、r3、r2、r1相连。

也就是说，图6中展示了异步时钟产生器的电路图，其中管子M1、M2的源极都接VDD线，栅极分别接比较器的两个输出端Q’_b和Q_b。管子M3至M10的源极接GND线，M3的栅极接Clks信号，其余管子的栅极接逻辑开关控制器输出信号r7至r1。M1至M10所有管子的漏极接在一起，并与Clks信号一同接入或非门。图中Clks信号为模数转换器外部供给的时钟信号，Clks高电位时整体电路处于采样阶段，Clks低电位时，整体电路处于转换阶段。同时Clks信号与rdy信号一同接入或非门，产生驱动比较器工作的时钟信号CLK。Q’_b和Q_b是比较器输出信号。当时钟信号CLK为低电平时，比较器处于置位状态，两输出信号Q’_b与Q_b同时被置位为高电平。当时钟信号CLK为高电平时，比较器处于比较状态，如果正向输入端大于反向输入端，则Q’_b变为低电位，Q_b维持高电位；如果反向输入端大于正向输入端，则Q_b变为低电位，Q’_b维持高电位。该电路的工作原理为当Clks信号高电平时，M3管子导通，rdy信号连GND线，Clks信号与rdy信号做或非运算后产生低电平的CLK信号，在时钟信号CLK驱动下比较器进入置位状态，即Q’_b与Q_b都为高电平。当Clks信号变为低电平时，整体电路进入转换阶段。此时处于低电位的rdy和Clks信号会将CLK信号置位为VDD，驱动比较器开始比较正负两个输入端大小。当比较得出结果后，比较器输出端Q’_b或Q_b会变为低电平，管子M1或M2会将rdy信号置位高电平，经过一个或非门，CLK信号变为低电平，驱动比较器进入置位状态，即Q’_b与Q_b都变为高电平，管子M1与M2关断。此时等待r7信号高电平的到来，rdy信号将被M4管子置为低电平，经过与Clks或非运算，CLK信号再次被置位为高电平，比较器再次进入比较工作状态。以此类推，直到完成第8次比较。此异步结构不但考虑到了比较器在不同输入情况下所需要的比较时间不同，从而自反馈来控制比较周期结束时间，即根据比较结果Q’_b和Q_b的值来调整CLK信号的下降沿。同时r7-r1控制信号上升沿到来的延迟时间不同，使得CLK信号的上升沿也可以根据不同容值的电容所需充放电时间不同自行调整，做到了上升沿和下降沿都异步控制，这样节约了更多的时间，进一步提高了模数转换器的工作速度。具体各个信号时序关系可见图7，其中包括Clks、r7、r6、CLK、Q’_b、Q_b的采样阶段和转换阶段的时序。

图3中展示了部分逻辑开关控制器(第一存储控制模块)的电路图，该部分为图2中数模转换器四组电容阵列中最高位电容C7、C14、C21和C28的下极板选择开关提供控制信号b7_1、b7_2、b7_3和b7_4，同时为异步时钟产生器提供信号r7。其中管子M11至M12的栅极接时钟信号Clks_b，M11与M13的漏极共同接在反相器F2的输入端产生b7_4信号，再接入F1的输入端，产生b7_1信号。M12与M14的漏极一同接在反相器F4的输入端，产生b7_3信号，再接入反相器F3的输入端，产生b7_2信号。M13，M14的源极分别与M15与M16管子的漏极相连，M15与M16管子的栅极接信号Q与Q’，漏极分别接M17与M18的漏极，M17与M18的栅极由信号C7控制。信号b7_1与b7_2控制M19和M20的栅极，它们的漏极与管子M21的漏极一同接入反相器F5，产生信号C7，再与反相器F6的输入端相连，产生控制信号C7_b。C7_b信号同时接在M22和M25的栅极。M23的栅极接信号b7，M24的栅极接信号b7’，它们的源极与M22管子的漏极接在一起，它们的漏极与M25和M26的漏极接在一起产生r7信号。M21和M26管子的栅极接CLKs信号。b7_1信号控制第一组电容阵列中与C7电容下极板相连的选择开关，b7_2信号控制第二组电容阵列中与C14电容下极板相连的选择开关，b7_3信号控制第三组电容阵列中与C21电容下极板相连的选择开关，b7_4信号控制第四组电容阵列中与C28电容下极板相连的选择开关。图中Clks为外供的时钟信号，Clks_b信号为Clks信号的反信号。Q为比较器输出信号Q_b的反信号，Q’为比较器输出信号Q’_b的反信号。它的工作原理如下：当Clks为高电平时，整体电路处于采样阶段，Clks_b为低电平，管子M13与M14关断。b7和b7’信号被管子M11和M12拉到高电位，b7信号经过反相器F2产生低电平的b7_4信号，b7_4信号控制第四电容阵列中C28电容下极板连接VDD线。b7_4信号再经反相器F1产生高电平的b7_1信号，b7_1信号控制第一电容阵列中C7电容下极板连接GND线。同理，b7’信号经过反相器F4产生的低电平b7_3信号与再经过反相器F3产生的高电平b7_2信号，分别控制第二、三电容阵列中C14和C21电容下极板分别接GND和VDD线。Clks高电位将M21管子导通，a点电压放电到低电位，经过反相器F5，产生高电平信号C7，再经过反相器F6，产生低电平信号C7_b。Clks信号高电平，将管子M26打开，r7信号为低电平。此时比较器输出反信号Q及Q’都为低电平，管子M15和管子M16都关断。当整个电路处于转换阶段时，时钟信号Clks变为低电平，Clks_b变为高电平，管子M11、M12、M21、M26关断。异步时钟信号CLK驱动比较器开始比较工作，比较结果得出后，Q或Q’会变为高电平将M15或M16打开。假设比较器正向输入端电压低于反向输入端，Q由低电平变为高电平，将M15管子打开，b7被放电到GND电位，b7_4变为高电位，控制第四电容阵列中C28电容下极板接GND线，相当于将比较器反向输入电压减小1/4VDD电压。b7_1变为低电位，控制第一电容阵列中C7电容下极板接VDD线，相当于将比较器正向输入电压增加1/4VDD电压。同时b7_1低电平状态会将M19管子打开，a点电压被置位为高电位，经过反相器F5，信号C7变为低电位，C7信号连接在M17、M18管子的栅极，将管子关断。再经过反相器F6，信号C7_b变为高电平，将图7中管子M29与M30打开。同时b7低电平会使管子M23导通，C7_b高电平会使管子M25导通，但相对于b7信号的下降沿，C7_b的上升沿有一定的延迟，因此r7信号将先被拉至VDD,经过一段延迟后又被拉至GND电位。r7信号连接图6中管子M4，它的高电平会将rdy信号拉至低电平，与Clks信号经过一个或非门，产生低电平的CLK信号，控制比较器停止比较工作，进入置位状态，即两输入信号Q_b与Q’_b都被置位为高电平，它们的反信号Q与Q’被置为低电平。至此完成第一位数字码的转换，转换结果存储在b7_4信号线上。图8展示了该电路中各个信号的时序图，其中包括Clks、Clks_b、Q、Q’、b7_1、b7_2、b7_3、b7_4和r7的时序。

图4中展示了部分逻辑开关控制器(第二存储控制模块)的电路图，该部分为产生控制信号b6_1、b6_2、b6_3、b6_4和r6的电路。其中管子M27与M28的栅极接时钟信号Clks_b，M29与M30的栅极接C7_b信号。M27与M29的漏极共同接在反相器F8的输入端产生b6_4信号，再接入F7的输入端，产生b6_1信号。M28与M30的漏极一同接在反相器F10的输入端，产生b6_3信号，再接入反相器F9的输入端，产生b6_2信号。M29，M30的源极分别与M31与M32管子的漏极相连，M31与M32管子的栅极接信号Q与Q’，漏极分别接M33与M34的漏极，M33与M34的栅极由信号C6控制。信号b6_1与b6_2控制M35和M36的栅极，它们的漏极与管子M37的漏极一同接入反相器F11，产生信号C6，再与反相器F12的输入端相连，产生控制信号C6_b。C6_b信号同时接在M38和M41的栅极。M39的栅极接信号b6，M40的栅极接信号b6’，它们的源极与M38管子的漏极接在一起，它们的漏极与M41和M42的漏极接在一起产生r6信号。M42和M37管子的栅极接CLKs信号。其中Clks为整体电路外供时钟信号，Clks_b为其反信号，C7_b为图3中电路产生的信号。输出信号b6_1控制数模转换器第一电容阵列中C6电容下极板所连接的选择开关，输出信号b6_2控制数模转换器第二电容阵列中C13电容下极板所连接的选择开关，信号b6_3控制数模转换器第三电容阵列中C20电容下极板所连接的选择开关，信号b6_4控制数模转换器第四电容阵列中C27电容下极板所连接的选择开关。r6信号连接在图6中管子M5的栅极上。它的工作过程与图3中电路工作流程类似，这里就不再赘述。第二位数字码转换完成后，结果存储在b6_4信号线上。

图5展示了逻辑开关控制器中用来存储第8位数字码的存储模块的电路图，其中管子M43与M44的栅极接时钟信号Clks_b，M45与M46的栅极接C1_b信号。M43与M45的漏极共同接在反相器F13的输入端产生b0_4信号。M45漏极接M46的漏极。M45与M46的栅极受信号C1_b控制，它们的源极分别与M47与M48管子的漏极相连，M47与M48管子的栅极接信号Q与Q’。该部分电路完成的功能为在一个周期内存储比较器第八次比较结果，即转换结果的最低位数字码，存储在b0_4信号线上。

本设计中的逻辑开关控制器包括7个与图3、图4结构相同的电路和1个与图5结构相同的电路，分别控制了相应电容阵列中7个位电容，b7_4信号线到b0_4信号线分别存储了转换出来的8个数字码。在第8位数字码转换出来后，通过外设一个时钟控制信号(第一外供时钟信号)，将这些码同时取出，即为整个模数转换器输出结果。

本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器中所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的输入端相连。

另，如图9所示，图中所示为比较器电路图。其中管子M50与M49的栅极分别作为比较的正向、反向输入端，它们的源极和管子M51的漏极相连。M51的栅极接比较器时钟信号CLK的反信号CLK_b。M49管子的漏极与M53、M56的栅极以及M54、M55、M57的漏极接在一起，并作为输出信号Q_b。Q_b信号经过一个反相器F17，产生另一输出信号Q。M50的漏极与M54、M57的栅极以及M52、M53、M56的漏极接在一起，用做输出信号Q’_b。Q’_b信号经过一个反相器F18，产生另一输出信号Q’。管子M56和M57的源极接在一起，并与M58管子的漏极相连。M52、M55和M58的栅极都由异步时钟产生器产生的时钟信号CLK控制。该电路的工作原理为，在时钟信号CLK为低电平的时，CLK_b为高电平，比较器处于置位阶段。管子M49和M50将两输入电压的差值放大，此时M52和M55管子打开，将信号Q_b和Q’_b都拉到接近VDD的高电平，经过反相器F17和F18，信号Q和Q’都为低电平。当时钟信号CLK为高电平的时，CLK_b变为低电平，比较器处于比较阶段。此时如果Q_b信号电压高于Q’_b信号电压，说明比较器反向输入端电压V-小于正向输入端电压V+，经过管子M53、M54、M56、M57和M58的工作，Q_b将被拉至VDD，Q’_b被拉到GND，Q’信号变为高电平。而如果Q_b信号电压低于Q’_b信号电压，说明比较器反向输入端电压V-大于正向输入端电压V+，经过管子M53、M54、M56、M57和M58的工作，Q’_b将被拉至VDD，Q_b被拉到GND，Q信号变为高电平。

本发明实施例提供的所述无寄存器异步逐次逼近型模数转换器的一次转换过程主要包括如下阶段：

采样阶段：如图2所示，第一组和第二组电容阵列中的电容下极板接GND线，第三组和第四组电容阵列中的电容下极板接VDD线。与此同时，第一组和第三组电容阵列中电容的上极板对输入信号Vip进行采样，并与比较器的正向输入端相接。第二组和第四组电容阵列中电容的上极板对输入信号Vin进行采样，并与比较器的反向输入端相接。

比较阶段：如图2所示，将四组电容阵列的上极板与差分输入对Vin和Vip的连接断开，采样阶段结束，比较阶段开始。比较器对两输入信号进行比较，如果正向输入端信号大于反向输入端信号，则逻辑控制开关控制第二组电容阵列的最高位位电容C14的下极板接VDD线，第三组电容阵列最高位位电容C21的下极板接GND线，其余电容连接状态不变；如果反向输入端信号大于正向输入端信号，则第一组电容阵列的最高位位电容C7的下极板接VDD线，第四组电容阵列的最高位位电容C28的下极板接GND线，其余电容连接状态不变。对C7、C14、C21、C28电容充放电结束后，比较器再次对两输入信号进行比较。

后续比较过程：如图2所示，如果正向输入端电压高于反向输入端电压，第二组电容阵列的次高位位电容C13的下极板接VDD线，第三组电容阵列次高位位电容C20的下极板接GND线；如果正向输入端电压低于反向输入端电压，则第一组电容阵列的次高位位电容C6的下极板接VDD线，第四组电容阵列的次高位位电容C27的下极板接GND线，其他电容连接状态不变。以此类推，直到完成第7次比较。第7次比较中如果比较器的正向输入端电压高，则将第三组电容阵列中最低一位位电容C15下极板连接GND线，其他电容连接状态不变；如果比较器的反向输入端电压高，则将第四组电容阵列中最低一位位电容C22下极板连接GND线，放电完成后比较器进行第8次比较，得出最低位数字码后输出8位数字码，等待下次转换周期的到来。

本发明的比较器、时钟产生器与逻辑开关控制器相当于一个闭环的反馈系统，时钟产生器根据比较器的输出结果产生时钟信号的下降沿，时钟信号控制比较器停止工作，进而驱动逻辑开关控制器开始工作。时钟产生器再根据逻辑开关控制器输出结果产生时钟控制信号上升沿，驱动比较器开始对两输入进行比较。相比于现有技术，本发明的比较器进行的比较工作无需由周期固定的外部控制信号驱动，因此整个异步寄存器型逐次逼近模数转换器的工作速度得到了提高。

以上所述的是本发明的优选实施方式，应当指出对于本技术领域的普通人员来说，在不脱离本发明所述原理前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种无寄存器异步逐次逼近型模数转换器，其特征在于，包括：

数模转换器，用于获取一对差分输入信号；

比较器，用于对所述一对差分输入信号进行比较，得到一比较结果；

逻辑开关控制器，用于根据所述比较结果产生第一控制信号和用于改变所述数模转换器的电容阵列中电容下极板电压幅值，进而改变所述一对差分输入信号幅值的第二控制信号，并存储所述比较结果；

异步时钟产生器，用于根据所述比较结果与所述第一控制信号产生驱动所述比较器工作的异步时钟信号；

输出器，用于接收到第一外供时钟信号时将所述逻辑开关控制器内存储的比较结果进行输出；

其中，所述数模转换器由第一电容阵列、第二电容阵列、第三电容阵列、第四电容阵列以及一对采样开关构成；

所述第一电容阵列和第三电容阵列中电容的上极板均接在所述比较器的正向输入端；所述第二电容阵列和第四电容阵列中的电容上极板均接在所述比较器的反向输入端；所述第一电容阵列和第二电容阵列中均有一个单位电容下极板恒接地，其余电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关；所述第三电容阵列和第四电容阵列中所有电容的下极板分别连接一个由逻辑开关控制器控制的用于选择接地或者电源电压端的选择开关；一对所述采样开关分别与所述比较器的正向输入端和反向输入端相连；

所述第一电容阵列、第二电容阵列、第三电容阵列和第四电容阵列均由7个电容构成，其中，2个电容容值均为单位电容，其余5个电容容值以2为倍数递增；

所述逻辑开关控制器包括第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块、第七存储控制模块和存储模块；

其中，所述第一存储控制模块的第一输入端与第二外供时钟信号的反向输出端相连，第一输出端与所述第二存储控制模块的第一输入端相连；所述第二存储控制模块的第一输出端与所述第三存储控制模块的第一输入端相连；所述第三存储控制模块的第一输出端与所述第四存储控制模块的第一输入端相连；所述第四存储控制模块的第一输出端与所述第五存储控制模块的第一输入端相连；所述第五存储控制模块的第一输出端与所述第六存储控制模块的第一输入端相连；所述第六存储控制模块的第一输出端与所述第七存储控制模块的第一输入端相连；所述第七存储控制模块的第一输出端与所述存储模块的第一输入端相连。

2.如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，其中所述比较器、逻辑开关控制器以及异步时钟产生器构成一个闭环反馈系统，所述异步时钟产生器根据所述比较器的输出结果产生时钟信号的下降沿，所述时钟信号控制所述比较器停止工作进而驱动所述逻辑开关控制器开始工作，所述异步时钟产生器再根据所述逻辑开关控制器的输出结果产生所述时钟信号的上升沿，驱动所述比较器对所述一对差分输入信号进行比较工作。

3.如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述数模转换器还包括：

一对空置电容，位于所述采样开关与所述比较器之间，所述一对空置电容的上极板分别接在所述比较器的正向输入端和反向输入端，下极板恒接地。

4.如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块均包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、所述第一输入端和所述第一输出端；

其中，所述第一MOS管的栅极和所述第二MOS管的栅极均与第二外供时钟信号的反向输出端相连，所述第一MOS管的漏极和所述第三MOS管的漏极均与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一反相器的输入端和所述第四电容阵列中对应的选择开关的输入端均相连，所述第一反相器的输出端与所述第一电容阵列中对应的选择开关的输入端相连，所述第二MOS管的漏极和所述第四MOS管的漏极均与所述第四反相器的输入端相连，所述第四反相器的输出端与所述第三反相器的输入端和所述第三电容阵列中对应的选择开关的输入端均相连，所述第三反相器的输出端与所述第二电容阵列中对应的选择开关的输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第五MOS管的漏极和所述第六MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管的栅极均与所述第一输入端相连，所述第五MOS管的栅极和所述第六MOS管的栅极分别与所述比较器的第一正向输出端和第二正向输出端相连，所述第五MOS管的源极和所述第六MOS管的源极分别与所述第七MOS管的漏极和第八MOS管的漏极相连，所述第九MOS管的栅极和第十MOS管的栅极分别与所述第一反相器的输出端和所述第二反相器的输出端相连，所述第九MOS管的栅极和所述第十MOS管的漏极以及所述第十一MOS管的漏极均与所述第五反相器的输入端相连，所述第十一MOS管的栅极与所述第二外供时钟信号的正向输出端相连，所述第五反相器的输出端与所述第七MOS管的栅极和所述第八MOS管的栅极以及所述第六反相器的输入端均相连，所述第六反相器的输出端与所述第十二MOS管的栅极和所述第十五MOS管的栅极以及所述第一输出端均相连，所述第十二MOS管的漏极与所述第十三MOS管的源极和所述第十四MOS管的源极均相连，所述第十三MOS管的栅极和所述第十四MOS管的栅极分别与所述第一MOS管的漏极和所述第二MOS管的漏极相连，所述第十五MOS管的栅极和所述第十六MOS管的栅极分别与所述第一输出端和所述第二外供时钟信号的正向输出端相连，所述第一MOS管、第二MOS管、第九MOS管、第十MOS管以及第十二MOS管的源极均与所述电源电压端相连，所述第七MOS管、第八MOS管、第十一MOS管、第十五MOS管以及第十六MOS管的源极均接地。

5.如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述存储模块包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第一反相器和所述第一输入端；

其中，所述第一MOS管的漏极和所述第三MOS管的漏极均与所述第一反相器的输入端相连，所述第一反相器的输出端与所述输出器的输入端相连，所述第一MOS管的栅极和所述第二MOS管的栅极均与所述第二外供时钟信号的反向输出端相连，所述第二MOS管的漏极和所述第四MOS管的漏极相连，所述第三MOS管的栅极和所述第四MOS管的栅极均与所述第一输入端相连，所述第三MOS管的源极和所述第四MOS管的源极分别与所述第五MOS管的漏极和所述第六MOS管的漏极相连，所述第五MOS管的栅极和所述第六MOS管的栅极分别与所述比较器的第一正向输入端和第二正向输入端相连，所述第一MOS管和所述第二MOS管的源极均与所述电源电压端相连，所述第五MOS管和所述第六MOS管的源极均接地。

6.如权利要求1所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述异步时钟产生器包括：

第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管和第一输出端；

其中，所述第一MOS管的源极和所述第二MOS管的源极均与所述电源电压端相连，所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述比较器的第二反向输出端和第一反向输出端相连，所述第一MOS管的漏极、第二MOS管的漏极、第三MOS管的漏极、第四MOS管的漏极、第五MOS管的漏极、第六MOS管的漏极、第七MOS管的漏极、第八MOS管的漏极、第九MOS管的漏极和第十MOS管的漏极连接在一起并与所述第二外供时钟信号的正向输出端通过或非门与所述第一输出端相连，所述第三MOS管的栅极与所述第二外供时钟信号的正向输出端相连，所述第四MOS管的栅极、所述第五MOS管的栅极、所述第六MOS管的栅极、所述第七MOS管的栅极、所述第八MOS管的栅极、所述第九MOS管的栅极和所述第十MOS管的栅极分别与所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第十三MOS管的漏极、第十四MOS管的漏极、第十五MOS管的漏极和第十六MOS管的漏极相连。

7.如权利要求5所述的无寄存器异步逐次逼近型模数转换器，其特征在于，所述第一存储控制模块、第二存储控制模块、第三存储控制模块、第四存储控制模块、第五存储控制模块、第六存储控制模块和第七存储控制模块中的第二反相器的输出端均与所述输出器的输入端相连。