CN104702288B - 一种三值碳纳米场效应晶体管逐次逼近模数转换器 - Google Patents

Abstract

本发明公开了一种三值碳纳米管逐次逼近模数转换器，包括栓锁比较器、逐次比较逻辑电路、控制电路、第一电容阵列和第二电容阵列，所述的锁比较器的输出端与逐次比较逻辑电路的输入端连接，逐次比较逻辑电路的输出端与控制电路连接，第一电容阵列和第二电容阵列均为三值电容阵列，通过控制电路控制第一电容阵列和第二电容阵列接入三种不同电压，实现了对不同电容阵列的充放电操作，有效的避免了开关的无效操作，极大的降低了电路功耗，栓锁比较器利用CNFET的高速低功耗特性，采用CNFET进行设计，进一步降低能耗和功率延时乘积；优点能耗和功率延时乘积均较小，对进一步研究更大规模的低功耗三值逐次逼近模数转换器具有积极意义。

Description

一种三值碳纳米场效应晶体管逐次逼近模数转换器

技术领域

本发明涉及一种模数转换器，尤其是涉及一种三值碳纳米场效应晶体管逐次逼近模数转换器。

背景技术

随着数字信号处理技术的迅猛发展，高性能和高效率的模数转换器(ADC,Analog-to-Digital Converter)被大量应用于移动通信、传感器和环保科技等领域。模数转换器按功能和速度主要分为Flash ADC、积分型ADC、逐次逼近(SAR,Successive ApproximationRegister)ADC。逐次逼近ADC作为中等速度、低功耗和低成本的代表，具有延迟小，采样速率高和直流特性好等优势，被广泛应用于核磁共振成像、扫描仪和X射线等医疗设备中。

目前，对低功耗逐次逼近ADC的研究主要集中在以CMOS工艺为基础的二值逻辑电路。传统的以CMOS工艺为基础的二值逐次逼近模数转换器的原理框图如图1所示。该二值逐次逼近模数转换器通过栓锁比较器接入两个取样输入电压信号V_INP和V_INN，栓锁比较器两个取样输入电压信号一一对应输入两个二进制电容阵列中，逐次比较逻辑电路对取样输入电压信号V_INP和V_INN进行逐次循环比较并将比较结果反馈给控制电路，控制电路控制二进制电容阵列的充放电操作。当逐次比较逻辑电路产生一位二进制比较结果后，控制电路控制二进制电容阵列加上或者减去一位二进制权重电压来量化输入电压，使其与输出电压差异最小化，最终产生一系列的数字输出信号。但是该二值逐次逼近模数转换器中二进制电容阵列的能量利用率较低，电路功耗较大，并且输入输出端口数目较多，面积开支大。

碳纳米场效应晶体管(CNFET，Carbon Nanotube Field Effect Transistor)以其良好的电学和化学特性引起了电子设计者的广泛关注。大量研究表明基于CNFET的数字电路比MOS管具有更低的功率延时乘积，以数字电路为标准，1.5nm～2nm的碳纳米场效应晶体管比普通的MOS管快10倍左右。多值逻辑电路不仅提高集成电路的单线携带能力和芯片的信息密度，还减少超大规模电路的引线数目，增强电路的数据处理能力。鉴此，设计一款能耗和功率延时乘积均较小的三值碳纳米场效应晶体管逐次逼近模数转换器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种能耗和功率延时乘积均较小的三值碳纳米场效应晶体管逐次逼近模数转换器。

本发明解决上述技术问题所采用的技术方案为：一种三值碳纳米场效应晶体管逐次逼近模数转换器，包括栓锁比较器、逐次比较逻辑电路、控制电路、第一电容阵列和第二电容阵列，所述的栓锁比较器的输出端与所述的逐次比较逻辑电路的输入端连接，所述的逐次比较逻辑电路的输出端与所述的控制电路连接；所述的栓锁比较器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第一反相器、第二反相器、第三反相器和第四反相器；所述的第一CNFET管、所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管、所述的第十CNFET管和所述的第十一CNFET管为N型CNFET管，所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管和第十三CNFET管为P型CNFET管；所述的第一CNFET管的源极、所述的第六CNFET管的源极、所述的第七CNFET管的源极、所述的第十CNFET管的源极和所述的第十一CNFET管的源极均接地；所述的第三CNFET管的源极、所述的第五CNFET管的源极、所述的第九CNFET管的源极和所述的第十三CNFET管的源极均接入第一电源电压；所述的第一CNFET管的漏极、所述的第二CNFET管的源极和所述的第四CNFET管的源极连接，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极和所述的第十二CNFET管的栅极连接且其连接端记为P1端；所述的第四CNFET管的漏极、所述的第五CNFET管的漏极和所述的第八CNFET管的栅极连接且其连接端记为N1端；所述的第一CNFET管的栅极、所述的第三CNFET管的栅极和所述的第五CNFET管的栅极连接且其连接端为所述的栓锁比较器的时钟信号输入端，接入第一时钟信号，所述的第六CNFET管的栅极和所述的第十一CNFET管的栅极连接且其连接端为所述的栓锁比较器的反相时钟信号输入端，接入第一反相时钟信号；所述的第一反相时钟信号为所述的第一时钟信号的反相信号；所述的第二CNFET管的栅极为所述的栓锁比较器的第一输入端，所述的第四CNFET管的栅极为所述的栓锁比较器的第二输入端，所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的漏极、所述的第十CNFET管的栅极、所述的第十三CNFET管的栅极和所述的第一反相器的输入端连接且该连接端记为S_N端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的栓锁比较器的反相信号输出端，所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十二CNFET管的漏极、所述的第七CNFET管的栅极、所述的第九CNFET管的栅极和所述的第三反相器的输入端连接且该连接端记为S_p端，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的栓锁比较器的输出端；所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第十二CNFET管的源极和所述的第十三CNFET管的漏极连接；

所述的第一电容阵列和第二电容阵列均为三值电容阵列，所述的第一电容阵列包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容和第十电容；所述的第一电容的电容量：所述的第二电容的电容量：所述的第三电容的电容量：所述的第四电容的电容量：所述的第五电容的电容量；所述的第六电容的电容量：所述的第七电容的电容量：所述的第八电容的电容量：所述的第九电容的电容量：所述的第十电容的电容量＝1：1：2：4：8：1：1：2：4：8；所述的第一电容的一端、所述的第二电容的一端、所述的第三电容的一端、所述的第四电容的一端、所述的第五电容的一端、所述的第七电容的一端、所述的第八电容的一端、所述的第九电容的一端和所述的第十电容一端均与所述的栓锁比较器的P1端连接，所述的第一电容的另一端、所述的第二电容的另一端、所述的第三电容的另一端、所述的第四电容的另一端、所述的第五电容的另一端、所述的第七电容的另一端、所述的第八电容的另一端、所述的第九电容的另一端和所述的第十电容的另一端分别与所述的控制电路连接，所述的第六电容的一端与所述的第五电容的另一端连接，所述的第六电容的另一端与所述的第七电容的另一端连接；

所述的第二电容阵列包括第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容和第二十电容；所述的第十一电容的电容量：所述的第十二电容的电容量：所述的第十三电容的电容量：所述的第十四电容的电容量：所述的第十五电容的电容量；所述的第十六电容的电容量：所述的第十七电容的电容量：所述的第十八电容的电容量：所述的第十九电容的电容量：所述的第二十电容的电容量＝1：1：2：4：8：1：1：2：4：8；所述的第十一电容的一端、所述的第十二电容的一端、所述的第十三电容的一端、所述的第十四电容的一端、所述的第十五电容的一端、所述的第十七电容的一端、所述的第十八电容的一端、所述的第十九电容的一端和所述的第二十电容一端均与所述的栓锁比较器的N1端连接，所述的第十一电容的另一端、所述的第十二电容的另一端、所述的第十三电容的另一端、所述的第十四电容的另一端、所述的第十五电容的另一端、所述的第十七电容的另一端、所述的第十八电容的另一端、所述的第十九电容的另一端和所述的第二十电容的另一端分别与所述的控制电路连接，所述的第十六电容的一端和所述的第十五电容的另一端连接，所述的第十六电容的另一端和所述的第十七电容的另一端连接。

所述的控制电路包括时钟控制模块和电容阵列控制模块，所述的时钟控制模块包括九位时钟控制单元，所述的电容阵列控制模块包括十八个电容阵列控制单元；

所述的时钟控制单元包括第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管、第十九CNFET管、第二十CNFET管、第二十一CNFET管、第二十二CNFET管、第二十三CNFET管、第二十四CNFET管、第二十五CNFET管、第二十六CNFET管、第二十七CNFET管、第二十八CNFET管、第二十九CNFET管、第三十CNFET管、第三十一CNFET管、第三十二CNFET管、第三十三CNFET管、第三十四CNFET管、第三十五CNFET管、第三十六CNFET管、第三十七CNFET管、第三十八CNFET管、第三十九CNFET管、第四十CNFET管、第四十一CNFET管、第四十二CNFET管和第四十三CNFET管；所述的第十四CNFET管、所述的第十五CNFET管、所述的第十七CNFET管、所述的第十九CNFET管、所述的第二十一CNFET管、所述的第二十五CNFET管、所述的第二十六CNFET管、所述的第二十八CNFET管、所述的第三十CNFET管、所述的第三十二CNFET管、所述的第三十六CNFET管、所述的第三十七CNFET管、所述的第四十CNFET管和所述的第四十二CNFET管均为N型CNFET管；所述的第十六CNFET管、所述的第十八CNFET管、所述的第二十CNFET管、所述的第二十二CNFET管、所述的第二十三CNFET管、所述的第二十四CNFET管、所述的第二十七CNFET管、所述的第二十九CNFET管、所述的第三十一CNFET管、所述的第三十三CNFET管、所述的第三十四CNFET管、所述的第三十五CNFET管、所述的第三十八CNFET管、所述的第三十九CNFET管、所述的第四十一CNFET管和所述的第四十三CNFET管均为P型CNFET管；所述的第十四CNFET管的源极、所述的第十七CNFET管的源极、所述的第十九CNFET管的源极、所述的第二十一CNFET管的源极、所述的第二十五CNFET管的源极、所述的第二十八CNFET管的源极、所述的第三十CNFET管的源极、所述的第三十二CNFET管的源极、所述的第三十六CNFET管的源极、所述的第四十CNFET管的源极和所述的第四十二CNFET管的源极均接地；所述的第十六CNFET管的源极、所述的第十八CNFET管的源极、所述的第二十CNFET管的源极、所述的第二十三CNFET管的源极、所述的第二十四CNFET管的源极、所述的第二十七CNFET管的源极、所述的第二十九CNFET管的源极、所述的第三十一CNFET管的源极、所述的第三十四CNFET管的源极、所述的第三十五CNFET管的源极、所述的第三十九CNFET管的源极、所述的第四十一CNFET管的源极和所述的第四十三CNFET管的源极均接入第一电源电压；所述的第十四CNFET管的栅极为所述的时钟控制单元的反相信号输入端，所述的第二十五CNFET管的栅极为所述的时钟控制单元的信号输入端，所述的时钟控制单元的信号输入端和所述的时钟控制单元的反相信号输入端分别与所述的逐次比较逻辑电路的输出端连接；所述的第十四CNFET管的漏极和所述的第十五CNFET管的源极连接，所述的第十五CNFET管的漏极、所述的第十六CNFET管的漏极、所述的第十七CNFET管的栅极、所述的第十八CNFET管的栅极、所述的第二十一CNFET管的栅极、所述的第二十二CNFET管的漏极和所述的第二十三CNFET管的栅极连接，所述的第十五CNFET管的栅极、所述的第二十二CNFET管的栅极、所述的第二十六CNFET管的栅极、所述的第三十三CNFET管的栅极和所述的第三十七CNFET管的栅极连接且其连接端为所述的时钟控制单元的比较位控制信号端，所述的第十九CNFET管的漏极和所述的第二十CNFET管的漏极连接且其连接端为所述的时钟控制单元的第一信号输出端；所述的第二十一CNFET管的漏极、所述的第二十三CNFET管的漏极和所述的第二十四CNFET管的栅极连接且其连接端为所述的时钟控制单元的第二信号输出端；所述的第三十CNFET管的漏极和所述的第三十一CNFET管的漏极连接且其连接端为所述的时钟控制单元的第三信号输出端；所述的第三十二CNFET管的漏极、所述的第三十四CNFET管的漏极和所述的第三十五CNFET管的栅极连接且其连接端为所述的时钟控制单元的第四信号输出端；所述的第四十二CNFET管的漏极和所述的第四十三CNFET管的漏极连接且其连接端为所述的时钟控制单元的第五信号输出端；所述的第十六CNFET管的栅极和所述的第二十七CNFET管的栅极连接且其连接端为所述的时钟控制单元的第一时钟信号输入端，接入所述的第一时钟信号；所述的第三十六CNFET管的栅极为所述的时钟控制单元的第二时钟信号输入端，接入第二时钟信号；所述的第三十八CNFET管的栅极为所述的时钟控制单元的第三时钟信号输入端，接入所述的第一反相时钟信号；所述的第三十九CNFET管的栅极为所述的时钟控制单元的第四时钟信号输入端，接入第三时钟信号；所述的第三时钟信号为所述的第一时钟信号的延迟信号，延迟时间为1纳秒；所述的第十七CNFET管的漏极、所述的第十八CNFET管的漏极、所述的第十九CNFET管的栅极和所述的第二十CNFET管的栅极连接；所述的第二十二CNFET管的源极和所述的第二十四CNFET管的漏极连接；所述的第二十五CNFET管的漏极和所述的第二十六CNFET管的源极连接，所述的第二十六CNFET管的漏极、所述的第二十七CNFET管的漏极、所述的第二十八CNFET管的栅极、所述的第二十九CNFET管的栅极、所述的第三十二CNFET管的栅极、所述的第三十三CNFET管的漏极和所述的第三十四CNFET管的栅极连接；所述的第二十八CNFET管的漏极、所述的第二十九CNFET管的漏极、所述的第三十CNFET管的栅极和所述的第三十一CNFET管的栅极连接；所述的第三十三CNFET管的源极和所述的第三十五CNFET管的漏极连接；所述的第三十六CNFET管的漏极和所述的第三十七CNFET管的源极连接，所述的第三十七CNFET管的漏极、所述的第三十八CNFET管的漏极、所述的第四十CNFET管的栅极和所述的第四十一CNFET管的栅极连接，所述的第三十八CNFET管的源极和所述的第三十九CNFET管的漏极连接，所述的第四十CNFET管的漏极、所述的第四十一CNFET管的漏极、所述的第四十二CNFET管的栅极和所述的第四十三CNFET管的栅极连接；

所述的电容阵列控制单元包括第四十四CNFET管、第四十五CNFET管和第四十六CNFET管，所述的第四十四CNFET管为P型CNFET管、所述的第四十五CNFET管和所述的第四十六CNFET管为N型CNFET管；所述的第四十四CNFET管的栅极为所述的电容阵列控制单元的第一输入端，所述的第四十五CNFET管的栅极为所述的电容阵列控制单元的第二输入端，所述的第四十六CNFET管的栅极为所述的电容阵列控制单元的第三输入端，所述的第四十四CNFET管的源极接入第一电源电压、所述的第四十五CNFET管的源极接地，所述的第四十六CNFET管的源极接入第二电源电压，所述的第二电源电压的幅值是所述的第一电源电压的幅值的二分之一；所述的第四十四CNFET管的漏极、所述的第四十五CNFET管的漏极和所述的第四十六CNFET管的漏极连接且其连接端为所述的电容阵列控制单元的输出端；

九位所述的时钟控制单元分别为第一位时钟控制单元、第二位时钟控制单元、第三位时钟控制单元、第四位时钟控制单元、第五位时钟控制单元、第六位时钟控制单元、第七位时钟控制单元、第八位时钟控制单元和第九位时钟控制单元，所述的三值碳纳米场效应晶体管逐次逼近模数转换器输出九位二值信号，所述的第一位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端，所述的第二位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端，所述的第三位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端，所述的第四位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端，所述的第五位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端，所述的第六位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端，所述的第七位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端，所述的第八位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端，所述的第九位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端；所述的十八个电容阵列控制单元分别为第一电容阵列控制单元、第二电容阵列控制单元、第三电容阵列控制单元、第四电容阵列控制单元、第五电容阵列控制单元、第六电容阵列控制单元、第七电容阵列控制单元、第八电容阵列控制单元、第九电容阵列控制单元、第十电容阵列控制单元、第十一电容阵列控制单元、第十二电容阵列控制单元、第十三电容阵列控制单元、第十四电容阵列控制单元、第十五电容阵列控制单元、第十六电容阵列控制单元、第十七电容阵列控制单元和第十八电容阵列控制单元；所述的第一位时钟控制单元的第一信号输出端和所述的第十电容阵列控制单元的第一输入端连接，所述的第一位时钟控制单元的第二信号输出端和所述的第一电容阵列控制单元的第三输入端连接，所述的第一位时钟控制单元的第三信号输出端和所述的第一电容阵列控制单元的第一输入端连接，所述的第一位时钟控制单元的第四信号输出端和所述的第十电容阵列控制单元的第三输入端连接，所述的第一位时钟控制单元的第五信号输出端分别与所述的第一电容阵列控制单元的第二输入端和所述的第十电容阵列控制单元的第二输入端连接；所述的第二位时钟控制单元的第一信号输出端和所述的第十一电容阵列控制单元的第一输入端连接，所述的第二位时钟控制单元的第二信号输出端和所述的第二电容阵列控制单元的第三输入端连接，所述的第二位时钟控制单元的第三信号输出端和所述的第二电容阵列控制单元的第一输入端连接，所述的第二位时钟控制单元的第四信号输出端和所述的第十一电容阵列控制单元的第三输入端连接，所述的第二位时钟控制单元的第五信号输出端分别与所述的第二电容阵列控制单元的第二输入端和所述的第十一电容阵列控制单元的第二输入端连接；所述的第三位时钟控制单元的第一信号输出端和所述的第十二电容阵列控制单元的第一输入端连接，所述的第三位时钟控制单元的第二信号输出端和所述的第三电容阵列控制单元的第三输入端连接，所述的第三位时钟控制单元的第三信号输出端和所述的第三电容阵列控制单元的第一输入端连接，所述的第三位时钟控制单元的第四信号输出端和所述的第十二电容阵列控制单元的第三输入端连接，所述的第三位时钟控制单元的第五信号输出端分别与所述的第三电容阵列控制单元的第二输入端和所述的第十二电容阵列控制单元的第二输入端连接；所述的第四位时钟控制单元的第一信号输出端和所述的第十三电容阵列控制单元的第一输入端连接，所述的第四位时钟控制单元的第二信号输出端和所述的第四电容阵列控制单元的第三输入端连接，所述的第四位时钟控制单元的第三信号输出端和所述的第四电容阵列控制单元的第一输入端连接，所述的第四位时钟控制单元的第四信号输出端和所述的第十三电容阵列控制单元的第三输入端连接，所述的第四位时钟控制单元的第五信号输出端分别与所述的第四电容阵列控制单元的第二输入端和所述的第十三电容阵列控制单元的第二输入端连接；所述的第五位时钟控制单元的第一信号输出端和所述的第十四电容阵列控制单元的第一输入端连接，所述的第五位时钟控制单元的第二信号输出端和所述的第五电容阵列控制单元的第三输入端连接，所述的第五位时钟控制单元的第三信号输出端和所述的第五电容阵列控制单元的第一输入端连接，所述的第五位时钟控制单元的第四信号输出端和所述的第十四电容阵列控制单元的第三输入端连接，所述的第五位时钟控制单元的第五信号输出端分别与所述的第五电容阵列控制单元的第二输入端和所述的第十四电容阵列控制单元的第二输入端连接；所述的第六位时钟控制单元的第一信号输出端和所述的第十五电容阵列控制单元的第一输入端连接，所述的第六位时钟控制单元的第二信号输出端和所述的第六电容阵列控制单元的第三输入端连接，所述的第六位时钟控制单元的第三信号输出端和所述的第六电容阵列控制单元的第一输入端连接，所述的第六位时钟控制单元的第四信号输出端和所述的第十五电容阵列控制单元的第三输入端连接，所述的第六位时钟控制单元的第五信号输出端分别与所述的第六电容阵列控制单元的第二输入端和所述的第十五电容阵列控制单元的第二输入端连接；所述的第七位时钟控制单元的第一信号输出端和所述的第十六电容阵列控制单元的第一输入端连接，所述的第七位时钟控制单元的第二信号输出端和所述的第七电容阵列控制单元的第三输入端连接，所述的第七位时钟控制单元的第三信号输出端和所述的第七电容阵列控制单元的第一输入端连接，所述的第七位时钟控制单元的第四信号输出端和所述的第十六电容阵列控制单元的第三输入端连接，所述的第七位时钟控制单元的第五信号输出端分别与所述的第七电容阵列控制单元的第二输入端和所述的第十六电容阵列控制单元的第二输入端连接；所述的第八位时钟控制单元的第一信号输出端和所述的第十七电容阵列控制单元的第一输入端连接，所述的第八位时钟控制单元的第二信号输出端和所述的第八电容阵列控制单元的第三输入端连接，所述的第八位时钟控制单元的第三信号输出端和所述的第八电容阵列控制单元的第一输入端连接，所述的第八位时钟控制单元的第四信号输出端和所述的第十七电容阵列控制单元的第三输入端连接，所述的第八位时钟控制单元的第五信号输出端分别与所述的第八电容阵列控制单元的第二输入端和所述的第十七电容阵列控制单元的第二输入端连接；所述的第九位时钟控制单元的第一信号输出端和所述的第十八电容阵列控制单元的第一输入端连接，所述的第九位时钟控制单元的第二信号输出端和所述的第九电容阵列控制单元的第三输入端连接，所述的第九位时钟控制单元的第三信号输出端和所述的第九电容阵列控制单元的第一输入端连接，所述的第九位时钟控制单元的第四信号输出端和所述的第十八电容阵列控制单元的第三输入端连接，所述的第九位时钟控制单元的第五信号输出端分别与所述的第九电容阵列控制单元的第二输入端和所述的第十八电容阵列控制单元的第二输入端连接；所述的第一电容阵列控制单元的输出端和所述的第一电容的另一端连接，所述的第二电容阵列控制单元的输出端和所述的第七电容的另一端连接，所述的第三电容阵列控制单元的输出端和所述的第八电容的另一端连接，所述的第四电容阵列控制单元的输出端和所述的第九电容的另一端连接，所述的第五电容阵列控制单元的输出端和所述的第十电容的另一端连接，所述的第六电容阵列控制单元的输出端和所述的第二电容的另一端连接，所述的第七电容阵列控制单元的输出端和所述的第三电容的另一端连接，所述的第八电容阵列控制单元的输出端和所述的第四电容的另一端连接，所述的第九电容阵列控制单元的输出端和所述的第五电容的另一端连接，所述的第十电容阵列控制单元的输出端和所述的第十一电容的另一端连接，所述的第十一电容阵列控制单元的输出端和所述的第十七电容的另一端连接，所述的第十二电容阵列控制单元的输出端和所述的第十八电容的另一端连接，所述的第十三电容阵列控制单元的输出端和所述的第十九电容的另一端连接，所述的第十四电容阵列控制单元的输出端和所述的第二十电容的另一端连接，所述的第十五电容阵列控制单元的输出端和所述的第十二电容的另一端连接，所述的第十六电容阵列控制单元的输出端和所述的第十三电容的另一端连接，所述的第十七电容阵列控制单元的输出端和所述的第十四电容的另一端连接，所述的第十八电容阵列控制单元的输出端和所述的第十五电容的另一端连接。

所述的三值碳纳米场效应晶体管逐次逼近模数转换器还包括三值转换电路，所述的三值转换电路包括九位D触发器和用于将九位二值信号转换为六位三值信号的编码器；所述的D触发器设置有信号输入端、信号输出端和时钟信号输入端，九位所述的D触发器分别为第一位D触发器、第二位D触发器、第三位D触发器、第四位D触发器、第五位D触发器、第六位D触发器、第七位D触发器、第八位D触发器和第九位D触发器；所述的第一位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端连接；所述的第二位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端连接；所述的第三位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端连接；所述的第四位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端连接；所述的第五位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端连接；所述的第六位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端连接；所述的第七位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端连接；所述的第八位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端连接；所述的第九位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端连接；九位所述的D触发器的时钟信号输入端均与所述的第九位时钟控制单元的比较位控制信号端连接，九位所述的D触发器的信号输出端分别与所述的编码器的输入端连接，所述的编码器输出六位三值信号。

与现有技术相比，本发明的优点在于通过栓锁比较器、逐次比较逻辑电路、控制电路、第一电容阵列和第二电容阵列来构建模数转化器，第一电容阵列和第二电容阵列均为三值电容阵列，通过控制电路控制第一电容阵列和第二电容阵列接入三种不同电压，实现了对不同电容阵列的充放电操作，有效的避免了开关的无效操作，极大的降低了电路功耗，栓锁比较器利用CNFET的高速低功耗特性，采用CNFET进行设计，进一步降低能耗和功率延时乘积，本发明的三值碳纳米场效应晶体管逐次逼近模数转换器能耗和功率延时乘积均较小，解决了CMOS电路中难以克服的问题，对进一步研究更大规模的低功耗三值碳纳米场效应晶体管逐次逼近模数转换器具有积极的意义。

附图说明

图1为传统的以CMOS工艺为基础的二值逐次逼近模数转换器的原理框图；

图2为本发明的三值碳纳米场效应晶体管逐次逼近模数转换器的结构示意图；

图3(a)为本发明的栓锁比较器的电路图；

图3(b)为本发明的栓锁比较器的符号图；

图4为本发明的控制电路的结构图；

图5(a)为本发明的时钟控制单元的电路图；

图5(b)为本发明的时钟控制单元的符号图；

图6(a)为本发明的电容阵列控制单元的电路图；

图6(b)为本发明的电容阵列控制单元的符号图；

图7为本发明的三值转换电路的结构图；

图8为本发明的三值碳纳米场效应晶体管逐次逼近模数转换器的模拟波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图2所示，一种三值碳纳米场效应晶体管逐次逼近模数转换器，包括栓锁比较器、逐次比较逻辑电路、控制电路、第一电容阵列和第二电容阵列，栓锁比较器的输出端与逐次比较逻辑电路的输入端连接，逐次比较逻辑电路的输出端与控制电路连接；

如图3(a)所示，栓锁比较器包括第一CNFET管M1、第二CNFET管M2、第三CNFET管M3、第四CNFET管M4、第五CNFET管M5、第六CNFET管M6、第七CNFET管M7、第八CNFET管M8、第九CNFET管M9、第十CNFET管M10、第十一CNFET管M11、第十二CNFET管M12、第十三CNFET管M13、第一反相器F1、第二反相器F2、第三反相器F3和第四反相器F4；第一CNFET管M1、第二CNFET管M2、第四CNFET管M4、第六CNFET管M6、第七CNFET管M7、第十CNFET管M10和第十一CNFET管M11为N型CNFET管，第三CNFET管M3、第五CNFET管M5、第八CNFET管M8、第九CNFET管M9、第十二CNFET管M12和第十三CNFET管M13为P型CNFET管；第一CNFET管M1的源极、第六CNFET管M6的源极、第七CNFET管M7的源极、第十CNFET管M10的源极和第十一CNFET管M11的源极均接地；第三CNFET管M3的源极、第五CNFET管M5的源极、第九CNFET管M9的源极和第十三CNFET管M13的源极均接入第一电源电压；第一CNFET管M1的漏极、第二CNFET管M2的源极和第四CNFET管M4的源极连接，第二CNFET管M2的漏极、第三CNFET管M3的漏极和第十二CNFET管M12的栅极连接且其连接端记为P1端；第四CNFET管M4的漏极、第五CNFET管M5的漏极和第八CNFET管M8的栅极连接且其连接端记为N1端；第一CNFET管M1的栅极、第三CNFET管M3的栅极和第五CNFET管M5的栅极连接且其连接端为栓锁比较器的时钟信号输入端，接入第一时钟信号CLK，第六CNFET管M6的栅极和第十一CNFET管M11的栅极连接且其连接端为栓锁比较器的反相时钟信号输入端，接入第一反相时钟信号CLKB；第一反相时钟信号CLKB为第一时钟信号CLK的反相信号，两者的区别仅在于相位相差180度；第二CNFET管M2的栅极为栓锁比较器的第一输入端，第四CNFET管M4的栅极为栓锁比较器的第二输入端，第六CNFET管M6的漏极、第七CNFET管M7的漏极、第八CNFET管M8的漏极、第十CNFET管M10的栅极、第十三CNFET管M13的栅极和第一反相器F1的输入端连接且该连接端记为S_N端，第一反相器F1的输出端和第二反相器F2的输入端连接，第二反相器F2的输出端为栓锁比较器的反相信号输出端，第十CNFET管M10的漏极、第十一CNFET管M11的漏极、第十二CNFET管M12的漏极、第七CNFET管M7的栅极、第九CNFET管M9的栅极和第三反相器F3的输入端连接且该连接端记为S_p端，第三反相器F3的输出端和第四反相器F4的输入端连接，第四反相器F4的输出端为栓锁比较器的输出端；第八CNFET管M8的源极和第九CNFET管M9的漏极连接，第十二CNFET管M12的源极和第十三CNFET管M13的漏极连接；栓锁比较器的符号图如图3(b)所示。

第一电容阵列和第二电容阵列均为三值电容阵列，第一电容阵列包括第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9和第十电容C10；第一电容C1的电容量：第二电容C2的电容量：第三电容C3的电容量：第四电容C4的电容量：第五电容C5的电容量；第六电容C6的电容量：第七电容C7的电容量：第八电容C8的电容量：第九电容C9的电容量：第十电容C10的电容量＝1：1：2：4：8：1：1：2：4：8；第一电容C1的一端、第二电容C2的一端、第三电容C3的一端、第四电容C4的一端、第五电容C5的一端、第七电容C7的一端、第八电容C8的一端、第九电容C9的一端和第十电容C10一端均与栓锁比较器的P1端连接，第一电容C1的另一端、第二电容C2的另一端、第三电容C3的另一端、第四电容C4的另一端、第五电容C5的另一端、第七电容C7的另一端、第八电容C8的另一端、第九电容C9的另一端和第十电容C10的另一端分别与控制电路连接，第六电容C6的一端与第五电容C5的另一端连接，第六电容C6的另一端与第七电容C7的另一端连接；

第二电容阵列包括第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19和第二十电容C20；第十一电容C11的电容量：第十二电容C12的电容量：第十三电容C13的电容量：第十四电容C14的电容量：第十五电容C15的电容量；第十六电容C16的电容量：第十七电容C17的电容量：第十八电容C18的电容量：第十九电容C19的电容量：第二十电容C20的电容量＝1：1：2：4：8：1：1：2：4：8；第十一电容C11的一端、第十二电容C12的一端、第十三电容C13的一端、第十四电容C14的一端、第十五电容C15的一端、第十七电容C17的一端、第十八电容C18的一端、第十九电容C19的一端和第二十电容C20一端均与栓锁比较器的N1端连接，第十一电容C11的另一端、第十二电容C12的另一端、第十三电容C13的另一端、第十四电容C14的另一端、第十五电容C15的另一端、第十七电容C17的另一端、第十八电容C18的另一端、第十九电容C19的另一端和第二十电容C20的另一端分别与控制电路连接，第十六电容C16的一端和第十五电容C15的另一端连接，第十六电容C16的另一端和第十七电容C17的另一端连接。

本实施例中，如图4所示，控制电路包括时钟控制模块和电容阵列控制模块，时钟控制模块包括九位时钟控制单元，电容阵列控制模块包括十八个电容阵列控制单元；如图5(a)所示，时钟控制单元包括第十四CNFET管M14、第十五CNFET管M15、第十六CNFET管M16、第十七CNFET管M17、第十八CNFET管M18、第十九CNFET管M19、第二十CNFET管M20、第二十一CNFET管M21、第二十二CNFET管M22、第二十三CNFET管M23、第二十四CNFET管M24、第二十五CNFET管M25、第二十六CNFET管M26、第二十七CNFET管M27、第二十八CNFET管M28、第二十九CNFET管M29、第三十CNFET管M30、第三十一CNFET管M31、第三十二CNFET管M32、第三十三CNFET管M33、第三十四CNFET管M34、第三十五CNFET管M35、第三十六CNFET管M36、第三十七CNFET管M37、第三十八CNFET管M38、第三十九CNFET管M39、第四十CNFET管M40、第四十一CNFET管M41、第四十二CNFET管M42和第四十三CNFET管M43；第十四CNFET管M14、第十五CNFET管M15、第十七CNFET管M17、第十九CNFET管M19、第二十一CNFET管M21、第二十五CNFET管M25、第二十六CNFET管M26、第二十八CNFET管M28、第三十CNFET管M30、第三十二CNFET管M32、第三十六CNFET管M36、第三十七CNFET管M37、第四十CNFET管M40和第四十二CNFET管M42均为N型CNFET管；第十六CNFET管M16、第十八CNFET管M18、第二十CNFET管M20、第二十二CNFET管M22、第二十三CNFET管M23、第二十四CNFET管M24、第二十七CNFET管M27、第二十九CNFET管M29、第三十一CNFET管M31、第三十三CNFET管M33、第三十四CNFET管M34、第三十五CNFET管M35、第三十八CNFET管M38、第三十九CNFET管M39、第四十一CNFET管M41和第四十三CNFET管M43均为P型CNFET管；第十四CNFET管M14的源极、第十七CNFET管M17的源极、第十九CNFET管M19的源极、第二十一CNFET管M21的源极、第二十五CNFET管M25的源极、第二十八CNFET管M28的源极、第三十CNFET管M30的源极、第三十二CNFET管M32的源极、第三十六CNFET管M36的源极、第四十CNFET管M40的源极和第四十二CNFET管M42的源极均接地；第十六CNFET管M16的源极、第十八CNFET管M18的源极、第二十CNFET管M20的源极、第二十三CNFET管M23的源极、第二十四CNFET管M24的源极、第二十七CNFET管M27的源极、第二十九CNFET管M29的源极、第三十一CNFET管M31的源极、第三十四CNFET管M34的源极、第三十五CNFET管M35的源极、第三十九CNFET管M39的源极、第四十一CNFET管M41的源极和第四十三CNFET管M43的源极均接入第一电源电压；第十四CNFET管M14的栅极为时钟控制单元的反相信号输入端，第二十五CNFET管M25的栅极为时钟控制单元的信号输入端，时钟控制单元的信号输入端和时钟控制单元的反相信号输入端分别与逐次比较逻辑电路的输出端连接；第十四CNFET管M14的漏极和第十五CNFET管M15的源极连接，第十五CNFET管M15的漏极、第十六CNFET管M16的漏极、第十七CNFET管M17的栅极、第十八CNFET管M18的栅极、第二十一CNFET管M21的栅极、第二十二CNFET管M22的漏极和第二十三CNFET管M23的栅极连接，第十五CNFET管M15的栅极、第二十二CNFET管M22的栅极、第二十六CNFET管M26的栅极、第三十三CNFET管M33的栅极和第三十七CNFET管M37的栅极连接且其连接端为时钟控制单元的比较位控制信号端SC，第十九CNFET管M19的漏极和第二十CNFET管M20的漏极连接且其连接端为时钟控制单元的第一信号输出端SWP；第二十一CNFET管M21的漏极、第二十三CNFET管M23的漏极和第二十四CNFET管M24的栅极连接且其连接端为时钟控制单元的第二信号输出端SWPB；第三十CNFET管M30的漏极和第三十一CNFET管M31的漏极连接且其连接端为时钟控制单元的第三信号输出端SWN；第三十二CNFET管M32的漏极、第三十四CNFET管M34的漏极和第三十五CNFET管M35的栅极连接且其连接端为时钟控制单元的第四信号输出端SWNB；第四十二CNFET管M42的漏极和第四十三CNFET管M43的漏极连接且其连接端为时钟控制单元的第五信号输出端SWM；第十六CNFET管M16的栅极和第二十七CNFET管M27的栅极连接且其连接端为时钟控制单元的第一时钟信号输入端，接入第一时钟信号CLK；第三十六CNFET管M36的栅极为时钟控制单元的第二时钟信号输入端，接入第二时钟信号SWCLK；第三十八CNFET管M38的栅极为时钟控制单元的第三时钟信号输入端，接入第一反相时钟信号CLKB；第三十九CNFET管M39的栅极为时钟控制单元的第四时钟信号输入端，接入第三时钟信号CLKD；第三时钟信号CLKD为第一时钟信号CLK的延迟信号，延迟时间为1纳秒；第十七CNFET管M17的漏极、第十八CNFET管M18的漏极、第十九CNFET管M19的栅极和第二十CNFET管M20的栅极连接；第二十二CNFET管M22的源极和第二十四CNFET管M24的漏极连接；第二十五CNFET管M25的漏极和第二十六CNFET管M26的源极连接，第二十六CNFET管M26的漏极、第二十七CNFET管M27的漏极、第二十八CNFET管M28的栅极、第二十九CNFET管M29的栅极、第三十二CNFET管M32的栅极、第三十三CNFET管M33的漏极和第三十四CNFET管M34的栅极连接；第二十八CNFET管M28的漏极、第二十九CNFET管M29的漏极、第三十CNFET管M30的栅极和第三十一CNFET管M31的栅极连接；第三十三CNFET管M33的源极和第三十五CNFET管M35的漏极连接；第三十六CNFET管M36的漏极和第三十七CNFET管M37的源极连接，第三十七CNFET管M37的漏极、第三十八CNFET管M38的漏极、第四十CNFET管M40的栅极和第四十一CNFET管M41的栅极连接，第三十八CNFET管M38的源极和第三十九CNFET管M39的漏极连接，第四十CNFET管M40的漏极、第四十一CNFET管M41的漏极、第四十二CNFET管M42的栅极和第四十三CNFET管M43的栅极连接；时钟控制单元的符号图如图5(b)所示。

如图6(a)所示，电容阵列控制单元包括第四十四CNFET管M44、第四十五CNFET管M45和第四十六CNFET管M46，第四十四CNFET管M44为P型CNFET管、第四十五CNFET管M45和第四十六CNFET管M46为N型CNFET管；第四十四CNFET管M44的栅极为电容阵列控制单元的第一输入端，第四十五CNFET管M45的栅极为电容阵列控制单元的第二输入端，第四十六CNFET管M46的栅极为电容阵列控制单元的第三输入端，第四十四CNFET管M44的源极接入第一电源电压、第四十五CNFET管M45的源极接地，第四十六CNFET管M46的源极接入第二电源电压，第二电源电压的幅值是第一电源电压的幅值的二分之一；第四十四CNFET管M44的漏极、第四十五CNFET管M45的漏极和第四十六CNFET管M46的漏极连接且其连接端为电容阵列控制单元的输出端；电容阵列控制单元的符号图如图6(b)所示。

九位时钟控制单元分别为第一位时钟控制单元T1、第二位时钟控制单元T2、第三位时钟控制单元T3、第四位时钟控制单元T4、第五位时钟控制单元T5、第六位时钟控制单元T6、第七位时钟控制单元T7、第八位时钟控制单元T8和第九位时钟控制单元T9，三值碳纳米场效应晶体管逐次逼近模数转换器输出九位二值信号，第一位时钟控制单元T1的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端，第二位时钟控制单元T2的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端，第三位时钟控制单元T3的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端，第四位时钟控制单元T4的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端，第五位时钟控制单元T5的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端，第六位时钟控制单元T6的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端，第七位时钟控制单元T7的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端，第八位时钟控制单元T8的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端，第九位时钟控制单元T9的第一信号输出端为三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端；十八个电容阵列控制单元分别为第一电容阵列控制单元S1、第二电容阵列控制单元S2、第三电容阵列控制单元S3、第四电容阵列控制单元S4、第五电容阵列控制单元S5、第六电容阵列控制单元S6、第七电容阵列控制单元S7、第八电容阵列控制单元S8、第九电容阵列控制单元S9、第十电容阵列控制单元S10、第十一电容阵列控制单元S11、第十二电容阵列控制单元S12、第十三电容阵列控制单元S13、第十四电容阵列控制单元S14、第十五电容阵列控制单元S15、第十六电容阵列控制单元S16、第十七电容阵列控制单元S17和第十八电容阵列控制单元S18；第一位时钟控制单元T1的第一信号输出端和第十电容阵列控制单元S10的第一输入端连接，第一位时钟控制单元T1的第二信号输出端和第一电容阵列控制单元S1的第三输入端连接，第一位时钟控制单元T1的第三信号输出端和第一电容阵列控制单元S1的第一输入端连接，第一位时钟控制单元T1的第四信号输出端和第十电容阵列控制单元S10的第三输入端连接，第一位时钟控制单元T1的第五信号输出端分别与第一电容阵列控制单元S1的第二输入端和第十电容阵列控制单元S10的第二输入端连接；第二位时钟控制单元T2的第一信号输出端和第十一电容阵列控制单元S11的第一输入端连接，第二位时钟控制单元T2的第二信号输出端和第二电容阵列控制单元S2的第三输入端连接，第二位时钟控制单元T2的第三信号输出端和第二电容阵列控制单元S2的第一输入端连接，第二位时钟控制单元T2的第四信号输出端和第十一电容阵列控制单元S11的第三输入端连接，第二位时钟控制单元T2的第五信号输出端分别与第二电容阵列控制单元S2的第二输入端和第十一电容阵列控制单元S11的第二输入端连接；第三位时钟控制单元T3的第一信号输出端和第十二电容阵列控制单元S12的第一输入端连接，第三位时钟控制单元T3的第二信号输出端和第三电容阵列控制单元S3的第三输入端连接，第三位时钟控制单元T3的第三信号输出端和第三电容阵列控制单元S3的第一输入端连接，第三位时钟控制单元T3的第四信号输出端和第十二电容阵列控制单元S12的第三输入端连接，第三位时钟控制单元T3的第五信号输出端分别与第三电容阵列控制单元S3的第二输入端和第十二电容阵列控制单元S12的第二输入端连接；第四位时钟控制单元T4的第一信号输出端和第十三电容阵列控制单元S13的第一输入端连接，第四位时钟控制单元T4的第二信号输出端和第四电容阵列控制单元S4的第三输入端连接，第四位时钟控制单元T4的第三信号输出端和第四电容阵列控制单元S4的第一输入端连接，第四位时钟控制单元T4的第四信号输出端和第十三电容阵列控制单元S13的第三输入端连接，第四位时钟控制单元T4的第五信号输出端分别与第四电容阵列控制单元S4的第二输入端和第十三电容阵列控制单元S13的第二输入端连接；第五位时钟控制单元T5的第一信号输出端和第十四电容阵列控制单元S14的第一输入端连接，第五位时钟控制单元T5的第二信号输出端和第五电容阵列控制单元S5的第三输入端连接，第五位时钟控制单元T5的第三信号输出端和第五电容阵列控制单元S5的第一输入端连接，第五位时钟控制单元T5的第四信号输出端和第十四电容阵列控制单元S14的第三输入端连接，第五位时钟控制单元T5的第五信号输出端分别与第五电容阵列控制单元S5的第二输入端和第十四电容阵列控制单元S14的第二输入端连接；第六位时钟控制单元T6的第一信号输出端和第十五电容阵列控制单元S15的第一输入端连接，第六位时钟控制单元T6的第二信号输出端和第六电容阵列控制单元S6的第三输入端连接，第六位时钟控制单元T6的第三信号输出端和第六电容阵列控制单元S6的第一输入端连接，第六位时钟控制单元T6的第四信号输出端和第十五电容阵列控制单元S15的第三输入端连接，第六位时钟控制单元T6的第五信号输出端分别与第六电容阵列控制单元S6的第二输入端和第十五电容阵列控制单元S15的第二输入端连接；第七位时钟控制单元T7的第一信号输出端和第十六电容阵列控制单元S16的第一输入端连接，第七位时钟控制单元T7的第二信号输出端和第七电容阵列控制单元S7的第三输入端连接，第七位时钟控制单元T7的第三信号输出端和第七电容阵列控制单元S7的第一输入端连接，第七位时钟控制单元T7的第四信号输出端和第十六电容阵列控制单元S16的第三输入端连接，第七位时钟控制单元T7的第五信号输出端分别与第七电容阵列控制单元S7的第二输入端和第十六电容阵列控制单元S16的第二输入端连接；第八位时钟控制单元T8的第一信号输出端和第十七电容阵列控制单元S17的第一输入端连接，第八位时钟控制单元T8的第二信号输出端和第八电容阵列控制单元S8的第三输入端连接，第八位时钟控制单元T8的第三信号输出端和第八电容阵列控制单元S8的第一输入端连接，第八位时钟控制单元T8的第四信号输出端和第十七电容阵列控制单元S17的第三输入端连接，第八位时钟控制单元T8的第五信号输出端分别与第八电容阵列控制单元S8的第二输入端和第十七电容阵列控制单元S17的第二输入端连接；第九位时钟控制单元T9的第一信号输出端和第十八电容阵列控制单元S18的第一输入端连接，第九位时钟控制单元T9的第二信号输出端和第九电容阵列控制单元S9的第三输入端连接，第九位时钟控制单元T9的第三信号输出端和第九电容阵列控制单元S9的第一输入端连接，第九位时钟控制单元T9的第四信号输出端和第十八电容阵列控制单元S18的第三输入端连接，第九位时钟控制单元T9的第五信号输出端分别与第九电容阵列控制单元S9的第二输入端和第十八电容阵列控制单元S18的第二输入端连接；第一电容阵列控制单元S1的输出端和第一电容C1的另一端连接，第二电容阵列控制单元S2的输出端和第七电容C7的另一端连接，第三电容阵列控制单元S3的输出端和第八电容C8的另一端连接，第四电容阵列控制单元S4的输出端和第九电容C9的另一端连接，第五电容阵列控制单元S5的输出端和第十电容C10的另一端连接，第六电容阵列控制单元S6的输出端和第二电容C2的另一端连接，第七电容阵列控制单元S7的输出端和第三电容C3的另一端连接，第八电容阵列控制单元S8的输出端和第四电容C4的另一端连接，第九电容阵列控制单元S9的输出端和第五电容C5的另一端连接，第十电容阵列控制单元S10的输出端和第十一电容C11的另一端连接，第十一电容阵列控制单元S11的输出端和第十七电容C17的另一端连接，第十二电容阵列控制单元S12的输出端和第十八电容C18的另一端连接，第十三电容阵列控制单元S13的输出端和第十九电容C19的另一端连接，第十四电容阵列控制单元S14的输出端和第二十电容C20的另一端连接，第十五电容阵列控制单元S15的输出端和第十二电容C12的另一端连接，第十六电容阵列控制单元S16的输出端和第十三电容C13的另一端连接，第十七电容阵列控制单元S17的输出端和第十四电容C14的另一端连接，第十八电容阵列控制单元S18的输出端和第十五电容C15的另一端连接。

本实施例中，三值碳纳米场效应晶体管逐次逼近模数转换器还包括三值转换电路，如图7所示，三值转换电路包括九位D触发器和用于将九位二值信号转换为六位三值信号的编码器；D触发器设置有信号输入端、信号输出端和时钟信号输入端，九位D触发器分别为第一位D触发器D1、第二位D触发器D2、第三位D触发器D3、第四位D触发器D4、第五位D触发器D5、第六位D触发器D6、第七位D触发器D7、第八位D触发器D8和第九位D触发器D9；第一位D触发器D1的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端连接；第二位D触发器D2的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端连接；第三位D触发器D3的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端连接；第四位D触发器D4的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端连接；第五位D触发器D5的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端连接；第六位D触发器D6的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端连接；第七位D触发器D7的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端连接；第八位D触发器D8的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端连接；第九位D触发器D9的信号输入端和三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端连接；九位D触发器的时钟信号输入端均与第一位时钟控制单元T1的比较位控制信号端连接，九位D触发器的信号输出端分别与编码器的输入端连接，编码器输出六位三值信号。

本实施例中，逐次逼近逻辑电路、D触发器和编码器均可采用其技术领域的成熟乘数技术。

本实施例的三值碳纳米场效应晶体管逐次逼近模数转换器的工作原理为:在采样阶段，栓锁比较器中S_P端和S_N端闭合，第一输入信号V_INP和第二输入信号V_INN通过栓锁比较器后分别被输入到第一电容阵列和第二电容阵列中，此时，第一电容阵列和第二电容阵列中各个电容的另一端接入第二电源电压VCM；在保持阶段，栓锁比较器中S_P端和S_N端断开，第二电源电压VCM产生的电荷量被贮存在第一电容阵列和第二电容阵列中；在再分配阶段，栓锁比较器的比较输出结果通过逐次逼近逻辑电路和控制电路产生一系列的信号，依次决定第一电容阵列和第二电容阵列中最高位到最低位的电容的另一端接输入电压“2”还是接“0”，假如高位的栓锁比较器输出的结果为“2”，逐次逼近逻辑电路将上方高位电容的另一端置“0”，反之将其置“2”；在每个周期，最高位到最低位电容的另一端从“1”到“2”或者“0”依次变换，直到一个周期结束，电容的另一端被重置为“1”，从而产生一系列的数字输出信号。

本实施例的三值碳纳米场效应晶体管逐次逼近模数转换器的设计参数使用标准模型下的CNFET，其中，第一电源电压VDD＝0.9V；第二电源电压VCM＝0.45V；阈值电压V_th＝0.29V；CNFET的通道长度Lch＝32nm；碳纳米场效应晶体管固有通道内的自由路径Lgeff＝100nm；扩散源区和漏区的碳纳米场效应晶体管长度Lss＝32nm，Ldd＝32nm；隧道区域和衬底间的耦合电容Csub＝20pF/m。利用HSPICE对所设计的三值碳纳米场效应晶体管逐次逼近模数转换器进行逻辑功能和能耗的模拟分析，模拟波形图如图8所示，图8中，第一输入电压V_INP为500KHz的正弦波；第二输入信号V_INN＝0；第一时钟信号CLK为26.32MHz的采样控制信号；当CLK＝2时，对第二时钟信号SWCLK(即内部震荡时钟信号)进行采样，共采样九个脉冲，直到CLK＝0采样结束，产生输出信号D<9…1>，经编码器转换得到三值输出信号T<6…1>。分析图8可以看出，当V_INP＝0V时，T<6…1>＝000000；当V_INP＝0.45V时，T<6…1>＝201202；当V_INP＝0.9V时，T<6…1>＝212121；因此该三值碳纳米场效应晶体管逐次逼近模数转换器逻辑功能正确。

本发明的栓锁比较器的和现有技术的栓锁比较器的功率延时乘积如表1所示。

表1功率延时乘积比较表

表1中，现有技术的栓锁比较器为文献Guerber J,Venkatram H,Gande M,et al.A10-b ternary SAR ADC with quantization time information utilization[J].IEEEJournal of Solid-State Circuits,2012,47(11):2604-2613.中披露的基于CMOS管的栓锁比较器。从该表1当中可以看出本发明的栓锁比较器比现有技术的栓锁比较器快37.85％；节省功耗94.34％，功率延时乘积减少85％，由此，本发明的三值碳纳米场效应晶体管逐次逼近模数转换器具有高速低功耗特性。

Claims (3)

1.一种三值碳纳米场效应晶体管逐次逼近模数转换器，包括栓锁比较器、逐次比较逻辑电路、控制电路、第一电容阵列和第二电容阵列，所述的栓锁比较器的输出端与所述的逐次比较逻辑电路的输入端连接，所述的逐次比较逻辑电路的输出端与所述的控制电路连接，其特征在于：

所述的栓锁比较器包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管、第十CNFET管、第十一CNFET管、第十二CNFET管、第十三CNFET管、第一反相器、第二反相器、第三反相器和第四反相器；所述的第一CNFET管、所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管、所述的第十CNFET管和所述的第十一CNFET管为N型CNFET管，所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管、所述的第九CNFET管、所述的第十二CNFET管和第十三CNFET管为P型CNFET管；所述的第一CNFET管的源极、所述的第六CNFET管的源极、所述的第七CNFET管的源极、所述的第十CNFET管的源极和所述的第十一CNFET管的源极均接地；所述的第三CNFET管的源极、所述的第五CNFET管的源极、所述的第九CNFET管的源极和所述的第十三CNFET管的源极均接入第一电源电压；所述的第一CNFET管的漏极、所述的第二CNFET管的源极和所述的第四CNFET管的源极连接，所述的第二CNFET管的漏极、所述的第三CNFET管的漏极和所述的第十二CNFET管的栅极连接且其连接端记为P1端；所述的第四CNFET管的漏极、所述的第五CNFET管的漏极和所述的第八CNFET管的栅极连接且其连接端记为N1端；所述的第一CNFET管的栅极、所述的第三CNFET管的栅极和所述的第五CNFET管的栅极连接且其连接端为所述的栓锁比较器的时钟信号输入端，接入第一时钟信号，所述的第六CNFET管的栅极和所述的第十一CNFET管的栅极连接且其连接端为所述的栓锁比较器的反相时钟信号输入端，接入第一反相时钟信号；所述的第一反相时钟信号为所述的第一时钟信号的反相信号；所述的第二CNFET管的栅极为所述的栓锁比较器的第一输入端，所述的第四CNFET管的栅极为所述的栓锁比较器的第二输入端，所述的第六CNFET管的漏极、所述的第七CNFET管的漏极、所述的第八CNFET管的漏极、所述的第十CNFET管的栅极、所述的第十三CNFET管的栅极和所述的第一反相器的输入端连接且该连接端记为S_N端，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端为所述的栓锁比较器的反相信号输出端，所述的第十CNFET管的漏极、所述的第十一CNFET管的漏极、所述的第十二CNFET管的漏极、所述的第七CNFET管的栅极、所述的第九CNFET管的栅极和所述的第三反相器的输入端连接且该连接端记为S_p端，所述的第三反相器的输出端和所述的第四反相器的输入端连接，所述的第四反相器的输出端为所述的栓锁比较器的输出端；所述的第八CNFET管的源极和所述的第九CNFET管的漏极连接，所述的第十二CNFET管的源极和所述的第十三CNFET管的漏极连接；

所述的第一电容阵列和第二电容阵列均为三值电容阵列，所述的第一电容阵列包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容和第十电容；所述的第一电容的电容量：所述的第二电容的电容量：所述的第三电容的电容量：所述的第四电容的电容量：所述的第五电容的电容量；所述的第六电容的电容量：所述的第七电容的电容量：所述的第八电容的电容量：所述的第九电容的电容量：所述的第十电容的电容量＝1：1：2：4：8：1：1：2：4：8；所述的第一电容的一端、所述的第二电容的一端、所述的第三电容的一端、所述的第四电容的一端、所述的第五电容的一端、所述的第七电容的一端、所述的第八电容的一端、所述的第九电容的一端和所述的第十电容一端均与所述的栓锁比较器的P1端连接，所述的第一电容的另一端、所述的第二电容的另一端、所述的第三电容的另一端、所述的第四电容的另一端、所述的第五电容的另一端、所述的第七电容的另一端、所述的第八电容的另一端、所述的第九电容的另一端和所述的第十电容的另一端分别与所述的控制电路连接，所述的第六电容的一端与所述的第五电容的另一端连接，所述的第六电容的另一端与所述的第七电容的另一端连接；

所述的第二电容阵列包括第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容和第二十电容；所述的第十一电容的电容量：所述的第十二电容的电容量：所述的第十三电容的电容量：所述的第十四电容的电容量：所述的第十五电容的电容量；所述的第十六电容的电容量：所述的第十七电容的电容量：所述的第十八电容的电容量：所述的第十九电容的电容量：所述的第二十电容的电容量＝1：1：2：4：8：1：1：2：4：8；所述的第十一电容的一端、所述的第十二电容的一端、所述的第十三电容的一端、所述的第十四电容的一端、所述的第十五电容的一端、所述的第十七电容的一端、所述的第十八电容的一端、所述的第十九电容的一端和所述的第二十电容一端均与所述的栓锁比较器的N1端连接，所述的第十一电容的另一端、所述的第十二电容的另一端、所述的第十三电容的另一端、所述的第十四电容的另一端、所述的第十五电容的另一端、所述的第十七电容的另一端、所述的第十八电容的另一端、所述的第十九电容的另一端和所述的第二十电容的另一端分别与所述的控制电路连接，所述的第十六电容的一端和所述的第十五电容的另一端连接，所述的第十六电容的另一端和所述的第十七电容的另一端连接。

2.根据权利要求1所述的一种三值碳纳米场效应晶体管逐次逼近模数转换器，其特征在于所述的控制电路包括时钟控制模块和电容阵列控制模块，所述的时钟控制模块包括九位时钟控制单元，所述的电容阵列控制模块包括十八个电容阵列控制单元；

所述的时钟控制单元包括第十四CNFET管、第十五CNFET管、第十六CNFET管、第十七CNFET管、第十八CNFET管、第十九CNFET管、第二十CNFET管、第二十一CNFET管、第二十二CNFET管、第二十三CNFET管、第二十四CNFET管、第二十五CNFET管、第二十六CNFET管、第二十七CNFET管、第二十八CNFET管、第二十九CNFET管、第三十CNFET管、第三十一CNFET管、第三十二CNFET管、第三十三CNFET管、第三十四CNFET管、第三十五CNFET管、第三十六CNFET管、第三十七CNFET管、第三十八CNFET管、第三十九CNFET管、第四十CNFET管、第四十一CNFET管、第四十二CNFET管和第四十三CNFET管；所述的第十四CNFET管、所述的第十五CNFET管、所述的第十七CNFET管、所述的第十九CNFET管、所述的第二十一CNFET管、所述的第二十五CNFET管、所述的第二十六CNFET管、所述的第二十八CNFET管、所述的第三十CNFET管、所述的第三十二CNFET管、所述的第三十六CNFET管、所述的第三十七CNFET管、所述的第四十CNFET管和所述的第四十二CNFET管均为N型CNFET管；所述的第十六CNFET管、所述的第十八CNFET管、所述的第二十CNFET管、所述的第二十二CNFET管、所述的第二十三CNFET管、所述的第二十四CNFET管、所述的第二十七CNFET管、所述的第二十九CNFET管、所述的第三十一CNFET管、所述的第三十三CNFET管、所述的第三十四CNFET管、所述的第三十五CNFET管、所述的第三十八CNFET管、所述的第三十九CNFET管、所述的第四十一CNFET管和所述的第四十三CNFET管均为P型CNFET管；所述的第十四CNFET管的源极、所述的第十七CNFET管的源极、所述的第十九CNFET管的源极、所述的第二十一CNFET管的源极、所述的第二十五CNFET管的源极、所述的第二十八CNFET管的源极、所述的第三十CNFET管的源极、所述的第三十二CNFET管的源极、所述的第三十六CNFET管的源极、所述的第四十CNFET管的源极和所述的第四十二CNFET管的源极均接地；所述的第十六CNFET管的源极、所述的第十八CNFET管的源极、所述的第二十CNFET管的源极、所述的第二十三CNFET管的源极、所述的第二十四CNFET管的源极、所述的第二十七CNFET管的源极、所述的第二十九CNFET管的源极、所述的第三十一CNFET管的源极、所述的第三十四CNFET管的源极、所述的第三十五CNFET管的源极、所述的第三十九CNFET管的源极、所述的第四十一CNFET管的源极和所述的第四十三CNFET管的源极均接入第一电源电压；所述的第十四CNFET管的栅极为所述的时钟控制单元的反相信号输入端，所述的第二十五CNFET管的栅极为所述的时钟控制单元的信号输入端，所述的时钟控制单元的信号输入端和所述的时钟控制单元的反相信号输入端分别与所述的逐次比较逻辑电路的输出端连接；所述的第十四CNFET管的漏极和所述的第十五CNFET管的源极连接，所述的第十五CNFET管的漏极、所述的第十六CNFET管的漏极、所述的第十七CNFET管的栅极、所述的第十八CNFET管的栅极、所述的第二十一CNFET管的栅极、所述的第二十二CNFET管的漏极和所述的第二十三CNFET管的栅极连接，所述的第十五CNFET管的栅极、所述的第二十二CNFET管的栅极、所述的第二十六CNFET管的栅极、所述的第三十三CNFET管的栅极和所述的第三十七CNFET管的栅极连接且其连接端为所述的时钟控制单元的比较位控制信号端，所述的第十九CNFET管的漏极和所述的第二十CNFET管的漏极连接且其连接端为所述的时钟控制单元的第一信号输出端；所述的第二十一CNFET管的漏极、所述的第二十三CNFET管的漏极和所述的第二十四CNFET管的栅极连接且其连接端为所述的时钟控制单元的第二信号输出端；所述的第三十CNFET管的漏极和所述的第三十一CNFET管的漏极连接且其连接端为所述的时钟控制单元的第三信号输出端；所述的第三十二CNFET管的漏极、所述的第三十四CNFET管的漏极和所述的第三十五CNFET管的栅极连接且其连接端为所述的时钟控制单元的第四信号输出端；所述的第四十二CNFET管的漏极和所述的第四十三CNFET管的漏极连接且其连接端为所述的时钟控制单元的第五信号输出端；所述的第十六CNFET管的栅极和所述的第二十七CNFET管的栅极连接且其连接端为所述的时钟控制单元的第一时钟信号输入端，接入所述的第一时钟信号；所述的第三十六CNFET管的栅极为所述的时钟控制单元的第二时钟信号输入端，接入第二时钟信号；所述的第三十八CNFET管的栅极为所述的时钟控制单元的第三时钟信号输入端，接入所述的第一反相时钟信号；所述的第三十九CNFET管的栅极为所述的时钟控制单元的第四时钟信号输入端，接入第三时钟信号；所述的第三时钟信号为所述的第一时钟信号的延迟信号，延迟时间为1纳秒；所述的第十七CNFET管的漏极、所述的第十八CNFET管的漏极、所述的第十九CNFET管的栅极和所述的第二十CNFET管的栅极连接；所述的第二十二CNFET管的源极和所述的第二十四CNFET管的漏极连接；所述的第二十五CNFET管的漏极和所述的第二十六CNFET管的源极连接，所述的第二十六CNFET管的漏极、所述的第二十七CNFET管的漏极、所述的第二十八CNFET管的栅极、所述的第二十九CNFET管的栅极、所述的第三十二CNFET管的栅极、所述的第三十三CNFET管的漏极和所述的第三十四CNFET管的栅极连接；所述的第二十八CNFET管的漏极、所述的第二十九CNFET管的漏极、所述的第三十CNFET管的栅极和所述的第三十一CNFET管的栅极连接；所述的第三十三CNFET管的源极和所述的第三十五CNFET管的漏极连接；所述的第三十六CNFET管的漏极和所述的第三十七CNFET管的源极连接，所述的第三十七CNFET管的漏极、所述的第三十八CNFET管的漏极、所述的第四十CNFET管的栅极和所述的第四十一CNFET管的栅极连接，所述的第三十八CNFET管的源极和所述的第三十九CNFET管的漏极连接，所述的第四十CNFET管的漏极、所述的第四十一CNFET管的漏极、所述的第四十二CNFET管的栅极和所述的第四十三CNFET管的栅极连接；

所述的电容阵列控制单元包括第四十四CNFET管、第四十五CNFET管和第四十六CNFET管，所述的第四十四CNFET管为P型CNFET管、所述的第四十五CNFET管和所述的第四十六CNFET管为N型CNFET管；所述的第四十四CNFET管的栅极为所述的电容阵列控制单元的第一输入端，所述的第四十五CNFET管的栅极为所述的电容阵列控制单元的第二输入端，所述的第四十六CNFET管的栅极为所述的电容阵列控制单元的第三输入端，所述的第四十四CNFET管的源极接入第一电源电压、所述的第四十五CNFET管的源极接地，所述的第四十六CNFET管的源极接入第二电源电压，所述的第二电源电压的幅值是所述的第一电源电压的幅值的二分之一；所述的第四十四CNFET管的漏极、所述的第四十五CNFET管的漏极和所述的第四十六CNFET管的漏极连接且其连接端为所述的电容阵列控制单元的输出端；

九位所述的时钟控制单元分别为第一位时钟控制单元、第二位时钟控制单元、第三位时钟控制单元、第四位时钟控制单元、第五位时钟控制单元、第六位时钟控制单元、第七位时钟控制单元、第八位时钟控制单元和第九位时钟控制单元，所述的三值碳纳米场效应晶体管逐次逼近模数转换器输出九位二值信号，所述的第一位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端，所述的第二位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端，所述的第三位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端，所述的第四位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端，所述的第五位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端，所述的第六位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端，所述的第七位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端，所述的第八位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端，所述的第九位时钟控制单元的第一信号输出端为所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端；所述的十八个电容阵列控制单元分别为第一电容阵列控制单元、第二电容阵列控制单元、第三电容阵列控制单元、第四电容阵列控制单元、第五电容阵列控制单元、第六电容阵列控制单元、第七电容阵列控制单元、第八电容阵列控制单元、第九电容阵列控制单元、第十电容阵列控制单元、第十一电容阵列控制单元、第十二电容阵列控制单元、第十三电容阵列控制单元、第十四电容阵列控制单元、第十五电容阵列控制单元、第十六电容阵列控制单元、第十七电容阵列控制单元和第十八电容阵列控制单元；所述的第一位时钟控制单元的第一信号输出端和所述的第十电容阵列控制单元的第一输入端连接，所述的第一位时钟控制单元的第二信号输出端和所述的第一电容阵列控制单元的第三输入端连接，所述的第一位时钟控制单元的第三信号输出端和所述的第一电容阵列控制单元的第一输入端连接，所述的第一位时钟控制单元的第四信号输出端和所述的第十电容阵列控制单元的第三输入端连接，所述的第一位时钟控制单元的第五信号输出端分别与所述的第一电容阵列控制单元的第二输入端和所述的第十电容阵列控制单元的第二输入端连接；所述的第二位时钟控制单元的第一信号输出端和所述的第十一电容阵列控制单元的第一输入端连接，所述的第二位时钟控制单元的第二信号输出端和所述的第二电容阵列控制单元的第三输入端连接，所述的第二位时钟控制单元的第三信号输出端和所述的第二电容阵列控制单元的第一输入端连接，所述的第二位时钟控制单元的第四信号输出端和所述的第十一电容阵列控制单元的第三输入端连接，所述的第二位时钟控制单元的第五信号输出端分别与所述的第二电容阵列控制单元的第二输入端和所述的第十一电容阵列控制单元的第二输入端连接；所述的第三位时钟控制单元的第一信号输出端和所述的第十二电容阵列控制单元的第一输入端连接，所述的第三位时钟控制单元的第二信号输出端和所述的第三电容阵列控制单元的第三输入端连接，所述的第三位时钟控制单元的第三信号输出端和所述的第三电容阵列控制单元的第一输入端连接，所述的第三位时钟控制单元的第四信号输出端和所述的第十二电容阵列控制单元的第三输入端连接，所述的第三位时钟控制单元的第五信号输出端分别与所述的第三电容阵列控制单元的第二输入端和所述的第十二电容阵列控制单元的第二输入端连接；所述的第四位时钟控制单元的第一信号输出端和所述的第十三电容阵列控制单元的第一输入端连接，所述的第四位时钟控制单元的第二信号输出端和所述的第四电容阵列控制单元的第三输入端连接，所述的第四位时钟控制单元的第三信号输出端和所述的第四电容阵列控制单元的第一输入端连接，所述的第四位时钟控制单元的第四信号输出端和所述的第十三电容阵列控制单元的第三输入端连接，所述的第四位时钟控制单元的第五信号输出端分别与所述的第四电容阵列控制单元的第二输入端和所述的第十三电容阵列控制单元的第二输入端连接；所述的第五位时钟控制单元的第一信号输出端和所述的第十四电容阵列控制单元的第一输入端连接，所述的第五位时钟控制单元的第二信号输出端和所述的第五电容阵列控制单元的第三输入端连接，所述的第五位时钟控制单元的第三信号输出端和所述的第五电容阵列控制单元的第一输入端连接，所述的第五位时钟控制单元的第四信号输出端和所述的第十四电容阵列控制单元的第三输入端连接，所述的第五位时钟控制单元的第五信号输出端分别与所述的第五电容阵列控制单元的第二输入端和所述的第十四电容阵列控制单元的第二输入端连接；所述的第六位时钟控制单元的第一信号输出端和所述的第十五电容阵列控制单元的第一输入端连接，所述的第六位时钟控制单元的第二信号输出端和所述的第六电容阵列控制单元的第三输入端连接，所述的第六位时钟控制单元的第三信号输出端和所述的第六电容阵列控制单元的第一输入端连接，所述的第六位时钟控制单元的第四信号输出端和所述的第十五电容阵列控制单元的第三输入端连接，所述的第六位时钟控制单元的第五信号输出端分别与所述的第六电容阵列控制单元的第二输入端和所述的第十五电容阵列控制单元的第二输入端连接；所述的第七位时钟控制单元的第一信号输出端和所述的第十六电容阵列控制单元的第一输入端连接，所述的第七位时钟控制单元的第二信号输出端和所述的第七电容阵列控制单元的第三输入端连接，所述的第七位时钟控制单元的第三信号输出端和所述的第七电容阵列控制单元的第一输入端连接，所述的第七位时钟控制单元的第四信号输出端和所述的第十六电容阵列控制单元的第三输入端连接，所述的第七位时钟控制单元的第五信号输出端分别与所述的第七电容阵列控制单元的第二输入端和所述的第十六电容阵列控制单元的第二输入端连接；所述的第八位时钟控制单元的第一信号输出端和所述的第十七电容阵列控制单元的第一输入端连接，所述的第八位时钟控制单元的第二信号输出端和所述的第八电容阵列控制单元的第三输入端连接，所述的第八位时钟控制单元的第三信号输出端和所述的第八电容阵列控制单元的第一输入端连接，所述的第八位时钟控制单元的第四信号输出端和所述的第十七电容阵列控制单元的第三输入端连接，所述的第八位时钟控制单元的第五信号输出端分别与所述的第八电容阵列控制单元的第二输入端和所述的第十七电容阵列控制单元的第二输入端连接；所述的第九位时钟控制单元的第一信号输出端和所述的第十八电容阵列控制单元的第一输入端连接，所述的第九位时钟控制单元的第二信号输出端和所述的第九电容阵列控制单元的第三输入端连接，所述的第九位时钟控制单元的第三信号输出端和所述的第九电容阵列控制单元的第一输入端连接，所述的第九位时钟控制单元的第四信号输出端和所述的第十八电容阵列控制单元的第三输入端连接，所述的第九位时钟控制单元的第五信号输出端分别与所述的第九电容阵列控制单元的第二输入端和所述的第十八电容阵列控制单元的第二输入端连接；所述的第一电容阵列控制单元的输出端和所述的第一电容的另一端连接，所述的第二电容阵列控制单元的输出端和所述的第七电容的另一端连接，所述的第三电容阵列控制单元的输出端和所述的第八电容的另一端连接，所述的第四电容阵列控制单元的输出端和所述的第九电容的另一端连接，所述的第五电容阵列控制单元的输出端和所述的第十电容的另一端连接，所述的第六电容阵列控制单元的输出端和所述的第二电容的另一端连接，所述的第七电容阵列控制单元的输出端和所述的第三电容的另一端连接，所述的第八电容阵列控制单元的输出端和所述的第四电容的另一端连接，所述的第九电容阵列控制单元的输出端和所述的第五电容的另一端连接，所述的第十电容阵列控制单元的输出端和所述的第十一电容的另一端连接，所述的第十一电容阵列控制单元的输出端和所述的第十七电容的另一端连接，所述的第十二电容阵列控制单元的输出端和所述的第十八电容的另一端连接，所述的第十三电容阵列控制单元的输出端和所述的第十九电容的另一端连接，所述的第十四电容阵列控制单元的输出端和所述的第二十电容的另一端连接，所述的第十五电容阵列控制单元的输出端和所述的第十二电容的另一端连接，所述的第十六电容阵列控制单元的输出端和所述的第十三电容的另一端连接，所述的第十七电容阵列控制单元的输出端和所述的第十四电容的另一端连接，所述的第十八电容阵列控制单元的输出端和所述的第十五电容的另一端连接。

3.根据权利要求2所述的一种三值碳纳米场效应晶体管逐次逼近模数转换器，其特征在于所述的三值碳纳米场效应晶体管逐次逼近模数转换器还包括三值转换电路，所述的三值转换电路包括九位D触发器和用于将九位二值信号转换为六位三值信号的编码器；所述的D触发器设置有信号输入端、信号输出端和时钟信号输入端，九位所述的D触发器分别为第一位D触发器、第二位D触发器、第三位D触发器、第四位D触发器、第五位D触发器、第六位D触发器、第七位D触发器、第八位D触发器和第九位D触发器；所述的第一位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第一位二值信号输出端连接；所述的第二位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第二位二值信号输出端连接；所述的第三位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第三位二值信号输出端连接；所述的第四位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第四位二值信号输出端连接；所述的第五位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第五位二值信号输出端连接；所述的第六位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第六位二值信号输出端连接；所述的第七位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第七位二值信号输出端连接；所述的第八位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第八位二值信号输出端连接；所述的第九位D触发器的信号输入端和所述的三值碳纳米场效应晶体管逐次逼近模数转换器的第九位二值信号输出端连接；九位所述的D触发器的时钟信号输入端均与所述的第一位时钟控制单元的比较位控制信号端连接，九位所述的D触发器的信号输出端分别与所述的编码器的输入端连接，所述的编码器输出六位三值信号。