CN111049525B - 一种超高速逐次逼近型模数转换器 - Google Patents

一种超高速逐次逼近型模数转换器 Download PDF

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Abstract

本发明公开了一种超高速逐次逼近型模数转换器，包括采样开关模块、电容DAC模块、比较器模块、异步时钟产生模块和SAR逻辑控制模块，其中，采样开关模块用于对第一输入信号和第二输入信号进行采样传输至电容DAC模块；电容DAC模块用于对第一输入信号和第二输入信号进行存储、保持和再分配；比较器模块用于对经电容DAC模块再分配的信号进行比较，获取比较结果；异步时钟产生模块用于根据比较结果控制比较器模块的工作和复位；SAR逻辑控制模块用于根据比较结果控制电容DAC模块产生比较器模块所需的参考电平，并输出最终的模数转换信号。本发明的模数转换器提高比较器的整体速度，保证量化的正确性，提高量化的速率，减小芯片面积。

Description

一种超高速逐次逼近型模数转换器
技术领域
本发明属于数模混合集成电路设计技术领域，具体涉及一种超高速逐次逼近型模数转换器。
背景技术
随着通信系统的迅猛发展和嵌入式系统的广泛应用，对模拟和数字部分的接口电路模数转换器(ADC)和数模转换器(DCA)的研究也越来越受重视。各种应用系统要求ADC具有高采样率，高精准度和宽动态范围。随着CMOS器件特征尺寸的不断缩小，器件的二级效应带来的影响越加显著，电源电压不断降低，设计诸如运算放大器一类的模拟单元随之越来越大。SAR ADC由于只需要数字控制逻辑电路、数模转换器和比较器，而不需要运放等设计难度较大的电路单元，在业界得到了广泛运用。在常见的ADC转换结构中，逐次逼近型模数转换器(SARADC)是中等至高等分辨率应用的首选结构，SARADC具有功耗低、中等采样率和分辨率、便于集成等特点，从而被广泛应用于工业控制、数字电视和数据/信号采样等系统中。
现有的逐次逼近型模数转换器通常包括电压比较器以及与电压比较器输出端电连接的逐次逼近寄存器；电压比较器包括前置放大器和锁存器，逐次逼近寄存器的时钟信号为系统时钟信号。然而，现有SARADC的采样速率和采样精度均较低，且稳定性较低，难以满足用户对SARADC的使用要求。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种超高速逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种超高速逐次逼近型模数转换器，包括采样开关模块、电容DAC模块、比较器模块、异步时钟产生模块和SAR逻辑控制模块，其中，
所述采样开关模块连接所述电容DAC模块，用于对第一输入信号和第二输入信号进行采样传输至所述电容DAC模块；
所述电容DAC模块连接所述比较器模块，用于对所述第一输入信号和所述第二输入信号进行存储、保持和再分配；
所述比较器模块连接所述异步时钟产生模块和所述SAR逻辑控制模块，用于对经所述电容DAC模块再分配的信号进行比较，获取比较结果；
所述异步时钟产生模块用于根据所述比较结果控制所述比较器模块的工作和复位；
所述SAR逻辑控制模块连接所述电容DAC模块，用于根据所述比较结果控制所述电容DAC模块产生所述比较器模块所需的参考电平，并输出最终的模数转换信号。
在本发明的一个实施例中，所述采样开关模块包括第一采样开关单元和第二采样开关单元，其中，所述第一采样开关单元和所述第二采样开关单元均连接至所述电容DAC模块；所述第一采样开关单元用于采集所述第一模拟信号，所述第二采样开关单元用于输入第二模拟信号。
在本发明的一个实施例中，所述第一采样开关单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第一电容，其中，
所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极和第一NMOS管均连接电源端；所述第一PMOS管的栅极、第二PMOS管的栅极、所述第二NMOS管的栅极和所述第三NMOS管的栅极均输入时钟信号；所述第一PMOS管的漏极、所述第二NMOS管的漏极和第四NMOS管的栅极均输入所述时钟信号的反向时钟信号；所述第二NMOS管的源极和所述第四NMOS管的源极均连接接地端；
所述第二PMOS管的漏极分别连接所述第三NMOS管的漏极、所述第四PMOS管的栅极以及所述第五NMOS管的漏极；
所述第一电容的一端同时连接所述第三PMOS管的漏极和所述第四PMOS管的源极，另一端同时连接所述第三NMOS管的源极、所述第四NMOS管的漏极、所述第五NMOS管的源极和所述第六NMOS管的漏极；
所述第三PMOS管的栅极连接所述第四PMOS管的漏极和所述第一NMOS管的漏极，所述第一NMOS管的源极输入所述时钟信号；
所述第五NMOS管的栅极、所述第六NMOS管的栅极、所述第七NMOS管的栅极和所述第八NMOS管的栅极均连接所述第一NMOS管的漏极，且所述第六NMOS管的源极、所述第七NMOS管的源极和所述第八NMOS管的源极均连接第一信号输入端以输入所述第一模拟信号；所述第七NMOS管的漏极和所述第八NMOS管的漏极分别作为第一信号输出端和第二信号输出端均连接至所述电容DAC模块。
在本发明的一个实施例中，所述电容DAC模块包括第一电容阵列单元和第二电容阵列单元，其中，
所述第一电容阵列单元包括第一电容阵列和第二电容阵列，所述第二电容阵列单元包括第三电容阵列和第四电容阵列；
所述第一电容阵列和所述第三电容阵列连接所述第一采样开关单元的输出端，所述第二电容阵列和所述第四电容阵列连接所述第二采样开关单元的输出端。
在本发明的一个实施例中，所述比较器模块包括第一比较器单元、第二比较器单元和第三比较器单元，其中，
所述第一比较器单元的正输入端连接所述第一电容阵列，负输入端连接所述第二电容阵列；
所述第二比较器单元的正输入端连接所述第三电容阵列，负输入端连接所述第二电容阵列；
所述第三比较器单元的正输入端连接所述第三电容阵列，负输入端连接所述第四电容阵列；
所述第一比较器单元、所述第二比较器单元和所述第三比较器单元的输出端均连接至所述异步时钟产生模块和所述SAR逻辑控制模块。
在本发明的一个实施例中，所述第一比较器单元包括相互连接的预放大级电路和锁存级电路，所述预放大级电路包括第五PMOS管、第六PMOS管、第七PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第二电容、第三电容、第一开关和第二开关，其中，
所述第五PMOS管的源极连接电源端，栅极连接所述异步时钟产生模块，漏极同时连接所述第六PMOS管的源极、所述第九NMOS管的漏极、所述第十NMOS管的漏极和所述第七PMOS管的源极；
所述第六PMOS管的栅极和所述第十NMOS管的栅极连接至所述第一电容阵列，所述第九NMOS管的栅极和所述第七PMOS管的栅极连接至所述第二电容阵列；
所述第六PMOS管的漏极和所述第九NMOS管的源极连接至所述第十一NMOS管的漏极；所述第七PMOS管的漏极和所述第十NMOS管的源极连接至所述第十二NMOS管的漏极；所述第十一NMOS管的栅极和所述第十二NMOS管的栅极均连接至所述异步时钟产生模块，所述第十一NMOS管的漏极和所述第十二NMOS管的漏极均连接至所述接地端；
所述第二电容和所述第一开关串联在所述第十一NMOS管的漏极与共模电压端之间；所述第三电容和所述第二开关串联在所述第十二NMOS管的漏极与所述共模电压端之间；
所述锁存级电路的第一输入端连接在所述第二电容与所述第一开关之间的节点处，所述锁存级电路的第二输入端连接在所述第三电容与所述第二开关之间的节点处。
在本发明的一个实施例中，所述锁存级电路包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第一反相器、第二反相器、第三反相器和第四反相器，其中，
所述第八PMOS管的源极和所述第十一PMOS管的源极连接所述异步时钟产生模块，所述第八PMOS管的栅极连接第九NMOS管的源极，所述第十一PMOS管的栅极连接所述第十NMOS管的源极；所述第八PMOS管的漏极同时连接所述第九PMOS管的漏极、所述第二反相器的输入端、所述第十五NMOS管的漏极、第十PMOS管的栅极以及所述第十八NMOS管的栅极；所述第十一PMOS管的漏极同时连接所述第十PMOS管的漏极、所述第三反相器的输入端、所述第十六NMOS管的漏极、第九PMOS管的栅极以及所述第十七NMOS管的栅极；所述第九PMOS管的源极和所述第十PMOS管的源极均连接至电源端；
所述第一反相器的输入端连接所述第二反相器的输出端，所述第一反相器的输出端作为所述第一比较器单元的第一输出端；所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端作为所述第一比较器单元的第二输出端；
所述第十三NMOS管的栅极和所述第十四NMOS管的栅极和所述第十九NMOS管的栅极均连接所述异步时钟产生模块，所述第十三NMOS管的源极和所述第十四NMOS管的源极和所述第十九NMOS管的源极均连接所述接地端，所述第十三NMOS管的漏极连接在所述第一反相器与所述第二反相器之间的节点处，所述第十四NMOS管的漏极连接在所述第三反相器与所述第四反相器之间的节点处；
所述第十五NMOS管的源极连接所述第十七NMOS管的漏极，所述第十五NMOS管的栅极连接在所述第三电容与所述第二开关之间的节点处，所述第十六NMOS管的源极连接所述第十八NMOS管的漏极，所述第十六NMOS管的栅极连接在所述第二电容与所述第一开关之间的节点处；
所述第十七NMOS管的源极和所述第十八NMOS管的源极均连接至所述第十九NMOS管的漏极。
在本发明的一个实施例中，所述第十三NMOS管的栅极输入的时钟信号与所述第十九NMOS管的栅极输入的时钟信号相位相反。
在本发明的一个实施例中，所述异步时钟产生模块包括第一与非门、第二与非门、第三与非门、第十二PMOS管、第十三PMOS管、第十四PMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第五反相器、缓冲器、与门和或门，其中，
所述第一与非门、所述第二与非门、所述第三与非门的输入端分别对应连接所述第一比较器单元、所述第二比较器单元和所述第三比较器单元的输出端，所述第一与非门的输出端连接所述第二十NMOS管的栅极，所述第二与非门的输出端连接所述第十二PMOS管的栅极和所述第二十一NMOS管的栅极，所述第三与非门的输出端连接所述第二十二NMOS管的栅极；
所述第十二PMOS管的源极、所述第十三PMOS管的源极、所述第十四PMOS管的源极以及所述第二十四NMOS管的漏极均连接至电源端；所述第十二PMOS管的漏极连接第二十NMOS管的漏极、所述第十三PMOS管的栅极和所述第十四PMOS管的栅极；所述第二十NMOS管的源极连接所述第二十一NMOS管的漏极，所述第二十一NMOS管的源极连接所述第二十二NMOS管的漏极；所述第二十二NMOS管的源极和所述第二十三NMOS管的源极均连接至接地端；
所述与门的输入端连接至所述第三比较器单元的输出端，所述与门的输入端连接所述第二十三NMOS管的栅极和所述第二十五NMOS管的栅极；
所述第五反相器的输入端连接所述第十三PMOS管的源极和所述第二十三NMOS管的源极，所述第五反相器的输出端连接至所述比较器模块；
所述缓冲器的输入端连接所述第十四PMOS管的漏极、所述第二十四NMOS管的源极以及所述第二十五NMOS管的漏极，所述缓冲器的输出端连接至所述比较器模块的时钟信号输入端；
所述或门的输入端分别输入时钟信号和就绪信号，所述或门的输出端连接所述第二十五NMOS管的源极和所述第二十四NMOS管的栅极。
与现有技术相比，本发明的有益效果在于：
1、本发明的超高速逐次逼近型模数转换器，在采样开关模块中，采用两个采样晶体管共用相同栅极电压的方案，减小了电路面积，并保证两个采样晶体管工作在相同的条件下。
2、在两级比较器电路中，本发明在预放大级电路中采用互补类型的输入管，并对其施加互补的控制信号，在输入共模变化时对电路增益进行补偿；在锁存级电路中，本发明从预充电管的栅端移除了时钟信号，并在预充电管的栅端和源端分别连接预放大级的输出以及比较器控制时钟，通过时钟电平的变化使电路实现复位和比较的功能；锁存级输入管的栅极通过电容连接预放大级的输出，在比较阶段提升正反馈环路的建立速度。
3、本发明在异步时钟产生模块中，将三个并行比较器的输出分别连接到相应的与非门，得到的结果连接到四个晶体管的栅端，其中，使用三个N管负载保证锁存信号在多个比较器都完成比较后才到来，使用一个P管负载负责S4节点的复位功能，采用模块工作和复位过程分离控制的方法，在保证系统量化正确的基础上，极大地减少了关键路径上的负载，提高系统的量化速率。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种超高速逐次逼近型模数转换器的模块图；
图2是本发明实施例提供的一种超高速逐次逼近型模数转换器的结构图；
图3是本发明实施例提供的一种第一采样开关单元的电路图；
图4是本发明实施例提供的一种采样开关模块的开关关断延时示意图；
图5是本发明实施例提供的一种VCM_based电容阵列单元的结构示意图；
图6为本发明实施例提供的一种比较模块的两级比较单元的比较时间示意图；
图7a是本发明实施例提供的一种第一比较器单元的预放大级电路的电路图；
图7b是本发明实施例提供的一种第一比较器单元的锁存级电路的电路图；
图8是本发明实施例提供的一种异步时钟产生模块的电路图；
图9a是传统的2输入异步时钟产生器电路仿真波形图；
图9b是传统的6输入异步时钟产生器电路仿真波形图；
图10是本发明实施例提供的一种异步时钟产生模块的仿真波形图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种超高速逐次逼近型模数转换器进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1，图1是本发明实施例提供的一种超高速逐次逼近型模数转换器的模块图。该超高速逐次逼近型模数转换器包括采样开关模块101、电容DAC模块102、比较器模块103、异步时钟产生模块104和SAR逻辑控制模块105，其中，采样开关模块101连接电容DAC模块102，用于对第一输入信号和第二输入信号进行采样传输至电容DAC模块102；电容DAC模块102连接比较器模块103，用于对第一输入信号和第二输入信号进行存储、保持和再分配；比较器模块103连接异步时钟产生模块104和SAR逻辑控制模块105，用于对经电容DAC模块102再分配的信号进行比较，获取比较结果；异步时钟产生模块104用于根据比较结果控制比较器模块103的工作和复位；SAR逻辑控制模块105连接电容DAC模块102，用于根据比较结果控制电容DAC模块102产生比较器模块103所需的参考电平，并输出最终的模数转换信号。
进一步地，请参见图2，图2是本发明实施例提供的一种超高速逐次逼近型模数转换器的结构图。本实施例的采样开关模块101包括第一采样开关单元1011和第二采样开关单元1012，其中，第一采样开关单元1011和第二采样开关单元1012均连接至电容DAC模块102；第一采样开关单元1011用于采集第一模拟信号Vip，第二采样开关单元1012用于输入第二模拟信号Vin。此外，第一采样开关单元1011和第二采样开关单元1012还用于输入时钟信号Clk。
在本实施例中，第一采样开关单元1011和第二采样开关单元1012的电路结构相同。具体地，请参见图3，图3是本发明实施例提供的一种第一采样开关单元的电路图。本实施例的第一采样开关单元1011包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8和第一电容C1，其中，
第一PMOS管PM1的源极、第二PMOS管PM2的源极、第三PMOS管PM3的源极和第一NMOS管NM1均连接电源端VDD；第一PMOS管PM1的栅极、第二PMOS管PM2的栅极、第二NMOS管NM2的栅极和第三NMOS管NM3的栅极均输入时钟信号Clk；第一PMOS管PM1的漏极、第二NMOS管NM2的漏极和第四NMOS管NM4的栅极均输入时钟信号Clk的反向时钟信号Clkb；第二NMOS管NM2的源极和第四NMOS管NM4的源极均连接接地端GND；
第二PMOS管PM2的漏极分别连接第三NMOS管NM3的漏极、第四PMOS管PM4的栅极以及第五NMOS管NM5的漏极；
第一电容C1的一端同时连接第三PMOS管PM3的漏极和第四PMOS管PM4的源极，另一端同时连接第三NMOS管NM3的源极、第四NMOS管NM4的漏极、第五NMOS管NM5的源极和第六NMOS管NM6的漏极；
第三PMOS管PM3的栅极连接第四PMOS管PM4的漏极和第一NMOS管NM1的漏极，第一NMOS管NM1的源极输入时钟信号Clk；
第五NMOS管NM5的栅极、第六NMOS管NM6的栅极、第七NMOS管NM7的栅极和第八NMOS管NM8的栅极均连接第一NMOS管NM1的漏极，且第六NMOS管NM6的源极、第七NMOS管NM7的源极和第八NMOS管NM8的源极均连接第一信号输入端以输入第一模拟信号Vip；第七NMOS管NM7的漏极和第八NMOS管NM8的漏极分别作为第一信号输出端和第二信号输出端均连接至电容DAC模块102。
在传统的逐次逼近型模数转换器中，使用更多的自举开关，导致了芯片面积显著增大，生产工艺中的差异和一些非理想因素的存在也会造成自举开关的不同，这导致了在对相同的输入信号进行采样时，两个电容阵列采样得到的输入信号出现差异。
而在本实施例的超高速逐次逼近型模数转换器中，以第一采样开关单元1011为例，采样时的开关为PM4和NM6；保持时的开关为PM3、NM4和NM1；PM2、NM3和NM5保证PM4可靠地打开或关断，采样晶体管为NM7和NM8，与电容DAC模块102相连。采样管NM7和NM8共用相同的栅压Vgate1，这种结构保证了两个采样管工作于相同的条件，提高了采样电压的一致性，同时减小了整个采样电路的面积。此外，为了满足对自举开关速度和精度的要求，只使用一个源端直接连接时钟信号Clk的晶体管NM1来关闭采样开关管。请参见图4，图4是本发明实施例提供的一种采样开关模块的开关关断延时示意图。在图4中，Vgate1是本发明提出的采样开关模块的栅电压，Vgate0是传统电路对应的栅电压。仿真波形表明Vgate1的波形下降速度快于Vgate0，这意味着，与传统结构相比，本发明所述采样开关的关断延迟至少减小了三分之一。
本实施例在采样开关模块101的电路中，采用两个采样MOS管共用相同栅极电压的方案，减小了电路面积，并保证两个采样晶体管工作在相同的条件下。此外，本实施例使用一个源端连接时钟信号Clk的MOS管来实现第一采样开关单元1011或第二采样开关单元1012的关闭，降低了电路的关断延迟。
继续参见图2，电容DAC模块102包括第一电容阵列单元DAC1和第二电容阵列单元DAC2，其中，第一电容阵列单元DAC1包括第一电容阵列DACP1和第二电容阵列DACN1，第二电容阵列单元DAC2包括第三电容阵列DACP2和第四电容阵列DACN2；第一电容阵列DACP1和第三电容阵列DACP2连接第一采样开关单元1011的输出端，第二电容阵列DACN1和第四电容阵列DACN2连接第二采样开关单元1012的输出端。
请参见图5，图5是本发明实施例提供的一种VCM_based电容阵列单元的结构示意图。在本实施例中，第一电容阵列单元DAC1和第二电容阵列单元DAC2的结构相同，通过SAR逻辑控制模块产生控制信号来控制电容阵列的下极板，从而产生不同的电平，再由比较器进行比较。电容阵列单元的具体结构和原理均为现有技术，这里不再赘述。当然，在其他实施例中，还可以使用其他结构的电容阵列。
在本实施例中，该超高速逐次逼近型模数转换器由五个部分组成，分别为一对栅压自举开关(第一采样开关单元1011和第二采样开关单元1012)、一个电容DAC阵列(第一电容阵列单元DAC1和第二电容阵列单元DAC2)、一个由三个比较器组成的比较器模块(103)、一个异步时钟产生模块(104)和一个SAR逻辑控制模块(105)，其中，两个栅压自举开关(1011、1012)分别对输入信号Vip和Vin进行采样，所述电容DAC阵列中的第一电容阵列DACP1和第三电容阵列DACP2连接一采样开关单元1011；第二电容阵列DACN1和第四电容阵列DACN2连接第二采样开关单元1012，保证了采样电压完全一致。
传统的逐次逼近型模数转换器的工作过程是：首先将差分输入信号Vip，Vin进行采样，输入电容DAC模块，比较器对采样的结果进行比较，异步时钟模块根据比较器的工作状态输出对应控制信号，控制比较器工作和复位并且产生激励信号，控制锁存模块工作。比较器得出比较结果后，异步时钟模块会控制比较器进行复位，为下次比较做准备，并且控制锁存模块对本次比较结果进行锁存。最后，根据锁存模块的锁存结果，逻辑控制模块将会改变电容DAC模块电容底极板的电压，通过电荷守恒原理改变了电容顶级板的电压后，比较器再次工作，循环上述步骤。最后得出多位数字量化结果。
而本实施例的超高速逐次逼近型模数转换器相比于传统的逐次逼近型模数转换器，电容DAC模块每次量化同时得到两位数字结果，使量化速率提高了一倍。其次，在每次比较前，本实施例的超高速逐次逼近型模数转换器要对电容底极板的电平值进行一次额外预置位的操作，以所有电容底极板接VDD为初始状态，进行VP、VN的采样，采样完成后，将两个最高位的电容底极板电压置位零，目的是让各路电容顶极板的电平发生变化，以产生比较所需的参考电平，然后再与电容顶极板上的残差电平进行比较。
进一步地，比较器模块103包括第一比较器单元COM1、第二比较器单元COM2和第三比较器单元COM3，其中，第一比较器单元COM1的正输入端连接第一电容阵列DACP1，负输入端连接第二电容阵列DACN1；第二比较器单元COM2的正输入端连接第三电容阵列DACP2，负输入端连接第二电容阵列DACN1；第三比较器单元COM3的正输入端连接第三电容阵列DACP2，负输入端连接第四电容阵列DACN2；第一比较器单元COM1、第二比较器单元COM2和第三比较器单元COM3的输出端均连接至异步时钟产生模块104和SAR逻辑控制模块105。
请参见图6，图6为本发明实施例提供的一种比较模块的两级比较单元的比较时间示意图。本实施例的比较模块的两级比较器的比较时间由预放大级时间t1和锁存级时间t3两部分组成。本实施例分别针对这两部分时间对电路结构进行了调整，以达到提高比较器整体速度的目的。
请参见图7a和图7b，图7a是本发明实施例提供的一种第一比较器单元的预放大级电路的电路图；图7b是本发明实施例提供的一种第一比较器单元的锁存级电路的电路图。在本实施例中，第一比较器单元COM1、第二比较器单元COM2和第三比较器单元COM3的电路结构。具体地，第一比较器单元COM1包括相互连接的预放大级电路和锁存级电路，预放大级电路预放大级电路包括第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第二电容C2、第三电容C3、第一开关K1和第二开关K2，其中，
第五PMOS管PM5的源极连接电源端VDD，栅极连接异步时钟产生模块104，漏极同时连接第六PMOS管PM6的源极、第九NMOS管NM9的漏极、第十NMOS管NM10的漏极和第七PMOS管PM7的源极；
第六PMOS管PM6的栅极和第十NMOS管NM10的栅极连接至第一电容阵列DACP1，第九NMOS管NM9的栅极和第七PMOS管PM7的栅极连接至第二电容阵列DACN1；
第六PMOS管PM6的漏极和第九NMOS管NM9的源极连接至第十一NMOS管NM11的漏极；第七PMOS管PM7的漏极和第十NMOS管NM10的源极连接至第十二NMOS管NM12的漏极；第十一NMOS管NM11的栅极和第十二NMOS管NM12的栅极均连接至异步时钟产生模块104，第十一NMOS管NM11的漏极和第十二NMOS管NM12的漏极均连接至接地端GND；
第二电容C2和第一开关K1串联在第十一NMOS管NM11的漏极与共模电压端VCM之间；第三电容C3和第二开关K2串联在第十二NMOS管NM12的漏极与共模电压端VCM之间；
锁存级电路的第一输入端连接在第二电容C2与第一开关K1之间的节点处，锁存级电路的第二输入端连接在第三电容C3与第二开关K2之间的节点处。
在传统的比较器模块中，当输入共模电平Vcm变化时，只采用单一类型的MOS管作为输入管会导致第一级预放大级的跨导变小，进而导致工作速度变慢。例如，只采用PMOS管且输入共模大于1/2VDD时，由于输入管的栅源电压差小使得预放大级的增益变小，进而影响预放大的速度；反之亦然。在本实施例中，如图7a所示，比较器模块103中的每个比较器单元均采用互补类型的输入管并且其控制信号也是互补的。以第一比较单元COM1为例，PM6和NM9管并联在一个支路中，控制信号分别是Vp1和VN1；PM7和NM10管并联在一个支路中，控制信号分别是VN1和Vp1，这种结构在输入共模发生变化时对电路的增益进行了补偿，减小了对预放大速度的影响。从而使得图6中在预放大阶段的时间t1减小。同时也使得预放大级在保证速度的前提下能够实现轨到轨输入的要求。
进一步地，锁存级电路包括第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16、第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19、第一反相器IVN1、第二反相器IVN2、第三反相器IVN3和第四反相器IVN4，其中，
第八PMOS管PM8的源极和第十一PMOS管PM11的源极连接异步时钟产生模块104，第八PMOS管PM8的栅极连接第九NMOS管NM9的源极，第十一PMOS管PM11的栅极连接第十NMOS管NM10的源极；第八PMOS管PM8的漏极同时连接第九PMOS管PM9的漏极、第二反相器IVN2的输入端、第十五NMOS管NM15的漏极、第十PMOS管PM10的栅极以及第十八NMOS管NM18的栅极；第十一PMOS管PM11的漏极同时连接第十PMOS管PM10的漏极、第三反相器IVN3的输入端、第十六NMOS管NM16的漏极、第九PMOS管PM9的栅极以及第十七NMOS管NM17的栅极；第九PMOS管PM9的源极和第十PMOS管PM10的源极均连接至电源端VDD；
第一反相器IVN1的输入端连接第二反相器IVN1的输出端，第一反相器IVN2的输出端作为第一比较器单元COM3的第一输出端OUTP；第四反相器IVN4的输入端连接第三反相器IVN3的输出端，第四反相器IVN1的输出端作为第一比较器单元COM3的第二输出端OUTN；
第十三NMOS管NM13的栅极和第十四NMOS管NM14的栅极和第十九NMOS管NM19的栅极均连接异步时钟产生模块104，第十三NMOS管NM13的源极和第十四NMOS管NM14的源极和第十九NMOS管NM19的源极均连接接地端GND，第十三NMOS管NM13的漏极连接在第一反相器IVN1与第二反相器IVN2之间的节点处，第十四NMOS管NM14的漏极连接在第三反相器IVN3与第四反相器IVN4之间的节点处；
第十五NMOS管NM15的源极连接第十七NMOS管NM17的漏极，第十五NMOS管NM15的栅极连接在第三电容C3与第二开关K2之间的节点处，第十六NMOS管NM16的源极连接第十八NMOS管NM18的漏极，第十六NMOS管NM16的栅极连接在第二电容C2与第一开关K1之间的节点处；
第十七NMOS管NM17的源极和第十八NMOS管NM18的源极均连接至第十九NMOS管NM19的漏极。
进一步地，第十二NMOS管NM12的栅极输入的时钟信号与第十八NMOS管NM18的栅极输入的时钟信号相反。
在传统的锁存级结构中，当比较器时钟信号Clkc的下降沿到来后，预充电管在时钟的控制下关闭，此时产生的时钟馈通造成了正反馈环路出现电压升高的情况，这种非理想因素直接增加了锁存级的工作时间t3。其次，在传统锁存级的结构中，只有其输入管的电压增大到阈值电压之上时，锁存级的正反馈环路才算真正建立。而这一段反馈环路建立时间也影响着比较器的速度。最后，锁存级的时间还和输入的差值大小有关系，如果预放大级输出的差模信号太小，会导致锁存级一直处于亚稳态状态，这种状态会导致严重的比较错误。
请参见图7b，在本实施例的锁存级电路中，首先，改变预充电管PM8、PM11的连接电路，将时钟信号从预充电管的栅端移除，改善了时钟馈通对正反馈电路输入输出端电压的影响。而PM8、PM11的的栅端与源端分别连接AN/AP(预放大级的输出)以及比较器控制时钟Clkc。Clkc为高电平VDD时比较器处于复位阶段，AP/AN被重置为低电平GND，此时预充电管正向工作将正反馈电路输入输出端充电置高电平VDD，完成复位；而Clkc为低电平GND时比较器处于比较阶段，AP/AN会逐渐被充电至高电平。这个过程中，通过预充电管的反向放电，使得正反馈电路输入输出端电压直接降低，并且AP/AN的差值也会被放大使得正反馈电路输入输出端电压出现一个大的差值。其次，预放大级的输出信号AP/AN通过电容连接到锁存级输入管的栅极。在复位阶段，电容下极板的电压AP/AN被放电至GND，上极板电压VP/VN被充电至VCM；比较阶段，随着AP/AN逐渐增大，电容上极板电压VP/VN分别等于AP/AN加上VCM，这直接使得锁存级输入管快速进入导通状态，进一步降低正反馈电路输入输出端的电压，从而加快正反馈环路的建立速度。最后，由于锁存级电路中存在两部分电路都对预放大级输出信号差值的进行放大，所以使得实际在锁存级中的差模信号变大，从而大大缩短了锁存级处于亚稳态的时间，在提高锁存速度的同时，抑制了比较错误的出现。此外，锁存级电路还在输出端添加了NM13和NM14两个MOS管用来加速比较器的复位速度。
请参见图8，图8是本发明实施例提供的一种异步时钟产生模块的电路图。本实施例的异步时钟产生模块104包括第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管NM14、第二十NMOS管NM20、第二十一NMOS管NM21、第二十二NMOS管NM22、第二十三NMOS管NM23、第二十四NMOS管NM24、第二十五NMOS管NM25、第五反相器INV5、缓冲器BUF、与门AND和或门OR，其中，
第一与非门NAND1、第二与非门NAND2、第三与非门NAND3的输入端分别对应连接第一比较器单元COM1、第二比较器单元COM2和第三比较器单元COM3的输出端，第一与非门NAND1的输出端连接第二十NMOS管NM20的栅极，第二与非门NAND2的输出端连接第十二PMOS管PM12的栅极和第二十一NMOS管NM21的栅极，第三与非门NAND3的输出端连接第二十二NMOS管NM22的栅极；
第十二PMOS管PM12的源极、第十三PMOS管PM13的源极、第十四PMOS管NM14的源极以及第二十四NMOS管NM24的漏极均连接至电源端VDD；第十二PMOS管PM12的漏极连接第二十NMOS管NM20的漏极、第十三PMOS管PM13的栅极和第十四PMOS管PM14的栅极；第二十NMOS管NM20的源极连接第二十一NMOS管NM21的漏极，第二十一NMOS管NM21的源极连接第二十二NMOS管NM22的漏极；第二十二NMOS管NM22的源极和第二十三NMOS管NM23的源极均连接至接地端GND；
与门AND的输入端连接至第三比较器单元COM3的输出端，与门AND的输入端连接第二十三NMOS管NM23的栅极和第二十五NMOS管NM25的栅极；
第五反相器INV5的输入端连接第十三PMOS管PM13的源极和第二十三NMOS管NM23的源极，第五反相器INV5的输出端连接至比较器模块103；
缓冲器BUF的输入端连接第十四PMOS管PM14的漏极、第二十四NMOS管NM24的源极以及第二十五NMOS管NM25的漏极，缓冲器BUF的输出端连接至比较器模块103的时钟信号输入端；
或门OR的输入端分别输入时钟信号Clk和就绪信号RDY，或门OR的输出端连接第二十五NMOS管NM25的源极和第二十四NMOS管NM24的栅极。
在传统的异步时钟电路中，比较器控制信号Clkc和动态锁存有效信号仅由一个比较器的输出产生。然而，在2b/cycle的逐次逼近型模数转换器中，预充电操作使三个比较器单元的输入电压不一致，导致比较相位的输出延迟不同。因此，如果三个并行比较器只采用一个传统的异步时钟电路，则三个比较器单元可以在比较器控制信号Clkc和有效信号valid的相同控制下工作，但其他比较器的输出不会总是被正确地锁存。请参见图9a和9b，图9a是传统的2输入异步时钟产生器电路仿真波形图；
图9b是传统的6输入异步时钟产生器电路仿真波形图。如图9a所示，当锁存信号有效的负边缘到来时，Outp1和Outn1不稳定，从而导致锁存错误(latching error)。此外，当应考虑比较器的所有输出以在一个时钟产生器中产生相关信号时，由扇入数目增加引起的组合逻辑电路的延迟以及比较器的输出延迟将直接产生如图9b所示的更长的比较周期，最终影响模数转换器的整体速度，甚至导致严重的逻辑错误。
如图8所示，在本实施例的异步时钟产生模块104，三个比较器单元之间输入电压的差异会改变比较结果的输出延迟，但三个比较器的复位延迟完全相等。基于这两种延迟，将相关控制信号的产生分为两部分：一部分是利用三个比较结果来产生有效信号的下降沿和Clkc信号的上升沿(比较结果锁存在有效信号的下降沿上；比较器在Clkc信号的上升沿上复位)；另一部分使用一个比较器的复位结果来生成有效信号的上升沿和Clkc信号的下降沿(Clkc信号的负边缘触发比较器进入比较阶段)。具体地，三个比较器单元的输出(Outp1/Outn1、Outp2/Outn2、Outp3/Outn3)分别输入到三个与非门(NAND1、NAND2、NAND3)，得到三个结果S1、S2、S3；然后利用这些结果驱动由PM12、NM20、NM21和NM22构成的三输入动态与非门，其结果S4用于控制PMOS管PM13和PM14。此外，只有Outp3/Outn3应用于与门(AND)以驱动NMOS管NM23和NM25；最后，四个MOS晶体管PM13、NM23、PM14和NM25分别驱动第五反相器(INV5)和缓冲器(BUF)来翻转有效信号valid和Clkc信号。值得注意的是，这种结构通过OR门和NMOS管NM24将时钟信号Clk和就绪信号RDY信号从关键路径分离，减少了传统电路中的大量延迟。请参见图10，图10是本发明实施例提供的一种异步时钟产生模块的仿真波形图。仿真结果显示了较短的比较周期和正确的锁存操作。
综上，本发明实施例旨在改良每步两位高速逐次逼近型模数转换器的结构，提升自举开关的采样速率和采样精度，解决传统比较器在特殊的输入电平下工作不稳定，引发量化出错的问题，提高比较器的量化精度和稳定性，在异步时钟模块中，将电路关键节点的负载减小为原来的1/4，极大程度提升了异步时钟模块的响应速度。
在具体地电路设计上，本发明实施例的超高速逐次逼近型模数转换器，在采样开关模块中，采用两个采样晶体管共用相同栅极电压的方案，减小了电路面积，并保证两个采样晶体管工作在相同的条件下。在两级比较器电路中，本发明实施例在预放大级电路中采用互补类型的输入管，并对其施加互补的控制信号，在输入共模变化时对电路增益进行补偿；在锁存级电路中，本发明从预充电管的栅端移除了时钟信号，并在预充电管的栅端和源端分别连接预放大级的输出以及比较器控制时钟，通过时钟电平的变化使电路实现复位和比较的功能；锁存级输入管的栅极通过电容连接预放大级的输出，在比较阶段提升正反馈环路的建立速度。此外，在异步时钟产生模块中，将三个并行比较器的输出分别连接到相应的与非门，得到的结果连接到四个晶体管的栅端，其中，使用三个N管负载保证锁存信号在多个比较器都完成比较后才到来，使用一个P管负载负责S4节点的复位功能，采用模块工作和复位过程分离控制的方法，在保证系统量化正确的基础上，极大地减少了关键路径上的负载，提高系统的量化速率。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种超高速逐次逼近型模数转换器，其特征在于，包括采样开关模块(101)、电容DAC模块(102)、比较器模块(103)、异步时钟产生模块(104)和SAR逻辑控制模块(105)，其中，
所述采样开关模块(101)连接所述电容DAC模块(102)，用于对第一输入信号和第二输入信号进行采样传输至所述电容DAC模块(102)；
所述电容DAC模块(102)连接所述比较器模块(103)，用于对所述第一输入信号和所述第二输入信号进行存储、保持和再分配；
所述比较器模块(103)连接所述异步时钟产生模块(104)和所述SAR逻辑控制模块(105)，用于对经所述电容DAC模块(102)再分配的信号进行比较，获取比较结果；
所述异步时钟产生模块(104)用于根据所述比较结果控制所述比较器模块(103)的工作和复位；
所述SAR逻辑控制模块(105)连接所述电容DAC模块(102)，用于根据所述比较结果控制所述电容DAC模块(102)产生所述比较器模块(103)所需的参考电平，并输出最终的模数转换信号；
所述采样开关模块(101)包括第一采样开关单元(1011)和第二采样开关单元(1012)，其中，所述第一采样开关单元(1011)和所述第二采样开关单元(1012)均连接至所述电容DAC模块(102)；所述第一采样开关单元(1011)用于采集第一模拟信号(Vip)，所述第二采样开关单元(1012)用于输入第二模拟信号(Vin)；
所述第一采样开关单元(1011)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)和第一电容(C1)，其中，
所述第一PMOS管(PM1)的源极、第二PMOS管(PM2)的源极、第三PMOS管(PM3)的源极和第一NMOS管(NM1)均连接电源端(VDD)；所述第一PMOS管(PM1)的栅极、第二PMOS管(PM2)的栅极、所述第二NMOS管(NM2)的栅极和所述第三NMOS管(NM3)的栅极均输入时钟信号(Clk)；所述第一PMOS管(PM1)的漏极、所述第二NMOS管(NM2)的漏极和第四NMOS管(NM4)的栅极均输入所述时钟信号(Clk)的反向时钟信号(Clkb)；所述第二NMOS管(NM2)的源极和所述第四NMOS管(NM4)的源极均连接接地端(GND)；
所述第二PMOS管(PM2)的漏极分别连接所述第三NMOS管(NM3)的漏极、所述第四PMOS管(PM4)的栅极以及所述第五NMOS管(NM5)的漏极；
所述第一电容(C1)的一端同时连接所述第三PMOS管(PM3)的漏极和所述第四PMOS管(PM4)的源极，另一端同时连接所述第三NMOS管(NM3)的源极、所述第四NMOS管(NM4)的漏极、所述第五NMOS管(NM5)的源极和所述第六NMOS管(NM6)的漏极；
所述第三PMOS管(PM3)的栅极连接所述第四PMOS管(PM4)的漏极和所述第一NMOS管(NM1)的漏极，所述第一NMOS管(NM1)的源极输入所述时钟信号(Clk)；
所述第五NMOS管(NM5)的栅极、所述第六NMOS管(NM6)的栅极、所述第七NMOS管(NM7)的栅极和所述第八NMOS管(NM8)的栅极均连接所述第一NMOS管(NM1)的漏极，且所述第六NMOS管(NM6)的源极、所述第七NMOS管(NM7)的源极和所述第八NMOS管(NM8)的源极均连接第一信号输入端以输入所述第一模拟信号(Vip)；所述第七NMOS管(NM7)的漏极和所述第八NMOS管(NM8)的漏极分别作为第一信号输出端和第二信号输出端均连接至所述电容DAC模块(102)。
2.根据权利要求1所述的超高速逐次逼近型模数转换器，其特征在于，所述电容DAC模块(102)包括第一电容阵列单元(DAC1)和第二电容阵列单元(DAC2)，其中，
所述第一电容阵列单元(DAC1)包括第一电容阵列(DACP1)和第二电容阵列(DACN1)，所述第二电容阵列单元(DAC2)包括第三电容阵列(DACP2)和第四电容阵列(DACN2)；
所述第一电容阵列(DACP1)和所述第三电容阵列(DACP2)连接所述第一采样开关单元(1011)的输出端，所述第二电容阵列(DACN1)和所述第四电容阵列(DACN2)连接所述第二采样开关单元(1012)的输出端。
3.根据权利要求2所述的超高速逐次逼近型模数转换器，其特征在于，所述比较器模块(103)包括第一比较器单元(COM1)、第二比较器单元(COM2)和第三比较器单元(COM3)，其中，
所述第一比较器单元(COM1)的正输入端连接所述第一电容阵列(DACP1)，负输入端连接所述第二电容阵列(DACN1)；
所述第二比较器单元(COM2)的正输入端连接所述第三电容阵列(DACP2)，负输入端连接所述第二电容阵列(DACN1)；
所述第三比较器单元(COM3)的正输入端连接所述第三电容阵列(DACP2)，负输入端连接所述第四电容阵列(DACN2)；
所述第一比较器单元(COM1)、所述第二比较器单元(COM2)和所述第三比较器单元(COM3)的输出端均连接至所述异步时钟产生模块(104)和所述SAR逻辑控制模块(105)。
4.根据权利要求3所述的超高速逐次逼近型模数转换器，其特征在于，所述第一比较器单元(COM1)包括相互连接的预放大级电路和锁存级电路，所述预放大级电路包括第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第二电容(C2)、第三电容(C3)、第一开关(K1)和第二开关(K2)，其中，
所述第五PMOS管(PM5)的源极连接电源端(VDD)，栅极连接所述异步时钟产生模块(104)，漏极同时连接所述第六PMOS管(PM6)的源极、所述第九NMOS管(NM9)的漏极、所述第十NMOS管(NM10)的漏极和所述第七PMOS管(PM7)的源极；
所述第六PMOS管(PM6)的栅极和所述第十NMOS管(NM10)的栅极连接至所述第一电容阵列(DACP1)，所述第九NMOS管(NM9)的栅极和所述第七PMOS管(PM7)的栅极连接至所述第二电容阵列(DACN1)；
所述第六PMOS管(PM6)的漏极和所述第九NMOS管(NM9)的源极连接至所述第十一NMOS管(NM11)的漏极；所述第七PMOS管(PM7)的漏极和所述第十NMOS管(NM10)的源极连接至所述第十二NMOS管(NM12)的漏极；所述第十一NMOS管(NM11)的栅极和所述第十二NMOS管(NM12)的栅极均连接至所述异步时钟产生模块(104)，所述第十一NMOS管(NM11)的漏极和所述第十二NMOS管(NM12)的漏极均连接至接地端(GND)；
所述第二电容(C2)和所述第一开关(K1)串联在所述第十一NMOS管(NM11)的漏极与共模电压端(VCM)之间；所述第三电容(C3)和所述第二开关(K2)串联在所述第十二NMOS管(NM12)的漏极与所述共模电压端(VCM)之间；
所述锁存级电路的第一输入端连接在所述第二电容(C2)与所述第一开关(K1)之间的节点处，所述锁存级电路的第二输入端连接在所述第三电容(C3)与所述第二开关(K2)之间的节点处。
5.根据权利要求4所述的超高速逐次逼近型模数转换器，其特征在于，所述锁存级电路包括第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第十五NMOS管(NM15)、第十六NMOS管(NM16)、第十七NMOS管(NM17)、第十八NMOS管(NM18)、第十九NMOS管(NM19)、第一反相器(IVN1)、第二反相器(IVN2)、第三反相器(IVN3)和第四反相器(IVN4)，其中，
所述第八PMOS管(PM8)的源极和所述第十一PMOS管(PM11)的源极连接所述异步时钟产生模块(104)，所述第八PMOS管(PM8)的栅极连接第九NMOS管(NM9)的源极，所述第十一PMOS管(PM11)的栅极连接所述第十NMOS管(NM10)的源极；所述第八PMOS管(PM8)的漏极同时连接所述第九PMOS管(PM9)的漏极、所述第二反相器(IVN2)的输入端、所述第十五NMOS管(NM15)的漏极、第十PMOS管(PM10)的栅极以及所述第十八NMOS管(NM18)的栅极；所述第十一PMOS管(PM11)的漏极同时连接所述第十PMOS管(PM10)的漏极、所述第三反相器(IVN3)的输入端、所述第十六NMOS管(NM16)的漏极、第九PMOS管(PM9)的栅极以及所述第十七NMOS管(NM17)的栅极；所述第九PMOS管(PM9)的源极和所述第十PMOS管(PM10)的源极均连接至电源端(VDD)；
所述第一反相器(IVN1)的输入端连接所述第二反相器(IVN2)的输出端，所述第一反相器(IVN1)的输出端作为所述第一比较器单元(COM1)的第一输出端(OUTP)；所述第四反相器(IVN4)的输入端连接所述第三反相器(IVN3)的输出端，所述第四反相器(IVN4)的输出端作为所述第一比较器单元(COM1)的第二输出端(OUTN)；
所述第十三NMOS管(NM13)的栅极和所述第十四NMOS管(NM14)的栅极和所述第十九NMOS管(NM19)的栅极均连接所述异步时钟产生模块(104)，所述第十三NMOS管(NM13)的源极和所述第十四NMOS管(NM14)的源极和所述第十九NMOS管(NM19)的源极均连接所述接地端(GND)，所述第十三NMOS管(NM13)的漏极连接在所述第一反相器(IVN1)与所述第二反相器(IVN2)之间的节点处，所述第十四NMOS管(NM14)的漏极连接在所述第三反相器(IVN3)与所述第四反相器(IVN4)之间的节点处；
所述第十五NMOS管(NM15)的源极连接所述第十七NMOS管(NM17)的漏极，所述第十五NMOS管(NM15)的栅极连接在所述第三电容(C3)与所述第二开关(K2)之间的节点处，所述第十六NMOS管(NM16)的源极连接所述第十八NMOS管(NM18)的漏极，所述第十六NMOS管(NM16)的栅极连接在所述第二电容(C2)与所述第一开关(K1)之间的节点处；
所述第十七NMOS管(NM17)的源极和所述第十八NMOS管(NM18)的源极均连接至所述第十九NMOS管(NM19)的漏极。
6.根据权利要求5所述的超高速逐次逼近型模数转换器，其特征在于，所述第十三NMOS管(NM13)的栅极输入的时钟信号与所述第十九NMOS管(NM19)的栅极输入的时钟信号相位相反。
7.根据权利要求6所述的超高速逐次逼近型模数转换器，其特征在于，所述异步时钟产生模块(104)包括第一与非门(NAND1)、第二与非门(NAND2)、第三与非门(NAND3)、第十二PMOS管(PM12)、第十三PMOS管(PM13)、第十四PMOS管(NM14)、第二十NMOS管(NM20)、第二十一NMOS管(NM21)、第二十二NMOS管(NM22)、第二十三NMOS管(NM23)、第二十四NMOS管(NM24)、第二十五NMOS管(NM25)、第五反相器(INV5)、缓冲器(BUF)、与门(AND)和或门(OR)，其中，
所述第一与非门(NAND1)、所述第二与非门(NAND2)、所述第三与非门(NAND3)的输入端分别对应连接所述第一比较器单元(COM1)、所述第二比较器单元(COM2)和所述第三比较器单元(COM3)的输出端，所述第一与非门(NAND1)的输出端连接所述第二十NMOS管(NM20)的栅极，所述第二与非门(NAND2)的输出端连接所述第十二PMOS管(PM12)的栅极和所述第二十一NMOS管(NM21)的栅极，所述第三与非门(NAND3)的输出端连接所述第二十二NMOS管(NM22)的栅极；
所述第十二PMOS管(PM12)的源极、所述第十三PMOS管(PM13)的源极、所述第十四PMOS管(NM14)的源极以及所述第二十四NMOS管(NM24)的漏极均连接至电源端(VDD)；所述第十二PMOS管(PM12)的漏极连接第二十NMOS管(NM20)的漏极、所述第十三PMOS管(PM13)的栅极和所述第十四PMOS管(PM14)的栅极；所述第二十NMOS管(NM20)的源极连接所述第二十一NMOS管(NM21)的漏极，所述第二十一NMOS管(NM21)的源极连接所述第二十二NMOS管(NM22)的漏极；所述第二十二NMOS管(NM22)的源极和所述第二十三NMOS管(NM23)的源极均连接至接地端(GND)；
所述与门(AND)的输入端连接至所述第三比较器单元(COM3)的输出端，所述与门(AND)的输入端连接所述第二十三NMOS管(NM23)的栅极和所述第二十五NMOS管(NM25)的栅极；
所述第五反相器(INV5)的输入端连接所述第十三PMOS管(PM13)的源极和所述第二十三NMOS管(NM23)的源极，所述第五反相器(INV5)的输出端连接至所述比较器模块(103)；
所述缓冲器(BUF)的输入端连接所述第十四PMOS管(PM14)的漏极、所述第二十四NMOS管(NM24)的源极以及所述第二十五NMOS管(NM25)的漏极，所述缓冲器(BUF)的输出端连接至所述比较器模块(103)的时钟信号输入端；
所述或门(OR)的输入端分别输入时钟信号(Clk)和就绪信号(RDY)，所述或门(OR)的输出端连接所述第二十五NMOS管(NM25)的源极和所述第二十四NMOS管(NM24)的栅极。
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