CN112398479B

CN112398479B - 一种单通道高速高精度sar adc电路

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Publication number: CN112398479B
Application number: CN202011060615.5A
Authority: CN
Inventors: 朱樟明; 梁宇华; 李常盈; 丁瑞雪; 刘术彬; 李登全
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2020-09-30
Filing date: 2020-09-30
Publication date: 2023-03-28
Anticipated expiration: 2040-09-30
Also published as: CN112398479A

Abstract

本发明涉及一种单通道高速高精度SAR ADC电路，包括自举开关模块、电容阵列模块、比较器模块、锁存模块和SAR逻辑控制模块，其中，自举开关模块用来控制VIN输入信号和VIP输入信号的传输；电容阵列模块，用来在自举开关模块导通时，根据采样信号将VIN输入信号和VIP输入信号采样到电容阵列模块上；比较器模块，用来比较VIN采样信号和VIP采样信号的电压，得到VIN输出信号和VIP输出信号，且得到判决结果；锁存模块，用来将若干判决结果进行暂时锁存并统一输出；SAR逻辑控制模块，根据若干判决结果生成电容阵列模块的开关切换方案。该电路结构有效的减小了高权重位电容的电压建立时间，保证了建立精度，提高了SAR ADC的数据转换率。

Description

一种单通道高速高精度SAR ADC电路

技术领域

本发明涉及模数转换电路领域，具体涉及一种单通道高速高精度SAR ADC电路。

背景技术

高速ADC(Analog-to-digital Converter，模拟数字转换器)是数据采集系统的核心部分，也是影响数据采集系统精度和速度的重要因素。相较于其他类型的模数转换器，SAR(Successive Approximation Register，逐次逼近型模数转换器)ADC具有中等速度(5MS/s以下)、中等精度(8～16位)、低功耗和低成本的综合优势，近年来多种高速结构的提出，使得SAR ADC在高速领域具有了极大的发展。

由于SAR ADC逐次逼近的量化原理，对于一个N位的SAR ADC，每完成一次A/D转换至少需要N个比较周期，将导致传统的SAR ADC架构很难实现高数据转换率的设计目标。电容型DAC电压建立需要在每一次比较器执行比较功能前达到足够的精度(通常要求建立误差小于LSB)。且DAC中高权重位的电容容值最大，电压建立时间常数也最大，所以在有限的比较周期内高权重位的电容建立精度很难得到保证。因此，采用辅助型DAC提高SAR ADC的数据转换率变得至关重要。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种单通道高速高精度SARADC电路。

本发明的一个实施例提供了一种单通道高速高精度SAR ADC电路，包括自举开关模块、电容阵列模块、比较器模块、锁存模块和SAR逻辑控制模块，所述自举开关模块、所述电容阵列模块、所述比较器模块和所述锁存模块依次连接，所述SAR逻辑控制模块连接在所述电容阵列模块和所述比较器模块之间，所述电容阵列模块包括三级电容阵列，其中，

所述自举开关模块，用来控制VIN输入信号和VIP输入信号的传输；

所述电容阵列模块，用来在所述自举开关模块导通时，根据采样信号将所述VIN输入信号和所述VIP输入信号采样到所述电容阵列模块的第i级所述电容阵列得到VIN采样信号和VIP采样信号，1≤i＜3；

所述比较器模块，用来比较所述VIN采样信号和所述VIP采样信号的电压，若所述VIN采样信号的电压大于所述VIP采样信号的电压，则所述比较器模块输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平，若所述VIN采样信号的电压小于所述VIP采样信号的电压，则所述比较器模块输出的所述VIN输出信号为低电平、所述VIP输出信号为高电平，且所述判决结果为高电平；

所述锁存模块，用来将若干判决结果进行暂时锁存并统一输出所述若干判决结果；

所述SAR逻辑控制模块，根据所述若干判决结果生成所述电容阵列模块的第i+1级所述电容阵列的开关切换方案。

在本发明的一个实施例中，所述自举开关模块包括第一开关、第二开关、第三开关、第四开关、第五开关和第六开关，其中，

所述第一开关、所述第三开关和所述第五开关的第一端均连接VIP输入信号端，所述第二开关、所述第四开关和所述第六开关的第一端均连接VIN输入信号端，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的第二端均连接所述电容阵列模块的上极板。

在本发明的一个实施例中，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的结构相同，均包括：第一电容、第二电容、第三电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NPMOS管、第六PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二PMOS管、第十三NMOS管和第一反相器，其中，

所述第一电容的第一端分别连接所述第二NMOS管的源极和所述第三NMOS管的栅极，所述第一电容的第二端分别连接所述第一反相器的输入端、所述第六NMOS管的栅极、所述第七NMOS管的栅极和CLK端，所述第二NMOS管的漏极连接VDD端，所述第二NMOS管的栅极分别连接所述第二电容的第一端、所述第三NMOS管的源极和所述第四NMOS管的栅极，所述第三NMOS管的漏极连接VDD端，所述第二电容的第二端连接CLKB端，所述第四NMOS管的漏极连接VDD端，所述第四NMOS管的源极分别连接所述第三电容的第一端和所述第五NMOS管的源极，所述第三电容的第二端分别连接所述第一NMOS管的漏极、所述第七NMOS管的源极、所述第八NMOS管的源极和所述第九NMOS管的源极，所述第六NMOS管的源极连接VDD端，所述第六NMOS管的漏极分别连接所述第五NMOS管的栅极、所述第七NMOS管的漏极和所述第八NMOS管的漏极，第五NMOS管的衬底层连接第五NMOS管的源极，所述第五NMOS管的漏极分别连接所述第八NMOS管的栅极、所述第九NMOS管的栅极、所述第十NMOS管的栅极和所述第十一NMOS管的源极，所述第九NMOS管的漏极连接所述第十NMOS管的源极，所述第十NMOS管的漏极连接V_out端，所述第十一NMOS管的栅极连接VDD端，所述第十一NMOS管的漏极分别连接所述第十二NMOS管的漏极和所述第十三NMOS管的漏极，所述第十二NMOS管的源极连接VDD端，所述第十二NMOS管的栅极分别连接所述第十三NMOS管的栅极和CLKB端，所述第十三NMOS管的源极接地。

在本发明的一个实施例中，所述第一开关、所述第二开关、所述第三开关、所述第四开关、所述第五开关和所述第六开关的开关端均连接Sample信号端。

在本发明的一个实施例中，所述电容阵列模块的三级电容阵列分别为第一电容阵列、第二电容阵列和第三电容阵列，其中，

所述第一电容阵列的输入端连接所述第一开关和所述第二开关的输出端，所述第二电容阵列的输入端连接所述第三开关和所述第四开关的输出端，所述第三电容阵列的输入端连接所述第五开关和所述第六开关的输出端，所述第一电容阵列的输出端、所述第二电容阵列的输出端和所述第三电容阵列的输出端均连接所述比较器模块的输入端。

在本发明的一个实施例中，所述第一电容阵列包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容和第八电容，其中，

所述第一电容、所述第二电容、所述第三电容和所述第四电容依次并联，且所述第一电容、所述第二电容、所述第三电容和所述第四电容的上极板连接在所述第一开关的第二端和所述比较器模块的输入端之间，所述第一电容的下极板连接接地端，所述第二电容、所述第三电容和所述第四电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第五电容、所述第六电容、所述第七电容和所述第八电容依次并联，且所述第五电容、所述第六电容、所述第七电容和所述第八电容的上极板连接在所述第二开关的第二端和所述比较器模块的输入端之间，所述第五电容的下极板连接接地端，所述第六电容、所述第七电容和所述第八电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

在本发明的一个实施例中，所述第二电容阵列包括第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容和第二十四电容，其中，

所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容依次并联，且所述第十一电容、所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容的上极板连接在所述第三开关的第二端和所述比较器模块的输入端之间，所述第十一电容的下极板连接接地端，所述第十二电容、所述第十三电容、所述第十四电容、所述第十五电容、所述第十六电容和所述第十七电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容和所述第二十三电容依次并联，且所述第十八电容、所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容、所述第二十三电容和所述第二十四电容的上极板连接在所述第四开关的第二端和所述比较器模块的输入端之间，所述第十八电容的下极板连接接地端，所述第十九电容、所述第二十电容、所述第二十一电容、所述第二十二电容和所述第二十三电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

在本发明的一个实施例中，所述第三电容阵列包括第三十一电容、第三十二电容、第三十三电容、第三十四电容、第三十五电容、第三十六电容、第三十七电容、第三十八电容、第三十九电容、第四十电容、第四十一电容、第四十二电容、第四十三电容、第四十四电容、第四十五电容、第四十六电容、第四十七电容、第四十八电容、第四十九电容和第五十电容，其中，

所述第三十一电容、所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容、所述第三十七电容、所述第三十八电容、所述第三十九电容和所述第四十电容依次并联，且所述第三十一电容、所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容、所述第三十七电容、所述第三十八电容、所述第三十九电容和所述第四十电容的上极板连接在所述第五开关的第二端和所述比较器模块的输入端之间，所述第三十一电容的下极板连接接地端，所述第三十二电容、所述第三十三电容、所述第三十四电容、所述第三十五电容、所述第三十六电容、所述第三十七电容、所述第三十八电容、所述第三十九电容和所述第四十电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第四十一电容、所述第四十二电容、所述第四十三电容、所述第四十四电容、所述第四十五电容、所述第四十六电容、所述第四十七电容、所述第四十八电容、所述第四十九电容和所述第五十电容依次并联，且所述第四十一电容、所述第四十二电容、所述第四十三电容、所述第四十四电容、所述第四十五电容、所述第四十六电容、所述第四十七电容、所述第四十八电容、所述第四十九电容和所述第五十电容的上极板连接在所述第六开关的第二端和所述比较器模块的输入端之间，所述第四十一电容的下极板连接接地端，所述第四十二电容、所述第四十三电容、所述第四十四电容、所述第四十五电容、所述第四十六电容、所述第四十七电容、所述第四十八电容、所述第四十九电容和所述第五十电容的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

在本发明的一个实施例中，所述比较器模块包括第一比较器、第二比较器和第三比较器，其中，

所述第一比较器的输入端连接所述第一电容阵列的输出端，第二比较器的输入端连接所述第二电容阵列的输出端，所述第三比较器的输入端连接所述第三电容阵列的输出端，所述第一比较器、所述第二比较器和所述第三比较器的输出端连接所述SAR逻辑控制模块和所述锁存模块的输入端。

在本发明的一个实施例中，所述锁存模块包括第一锁存器、第二锁存器和第三锁存器，其中，

所述第一锁存器的输入端连接所述第一比较器的输出端，所述第二锁存器的输入端连接所述第二比较器的输出端，所述第三锁存器的输入端连接所述第三比较器的输出端，所述第一锁存器、所述第二锁存器和所述第三锁存器的输出端分别输出所述判决结果。

与现有技术相比，本发明的有益效果：

本发明提供了一种单通道高速高精度SAR ADC电路，包括自举开关模块、电容阵列模块、比较器模块、SAR逻辑控制模块和锁存模块，首先将VIN输入信号和VIP输入信号采样到电容阵列模块上，然后通过SAR逻辑控制模块控制比较器模块对输入端电压进行逐周期比较，该电路结构有效的减小了高权重位的电容的电压建立时间，保证了建立精度，提高了SAR ADC的数据转换率。

附图说明

图1是本发明实施例提供的一种单通道高速高精度SAR ADC电路的结构示意图；

图2是本发明实施例提供的另一种单通道高速高精度SAR ADC电路的结构示意图；

图3是本发明实施例提供的自举开关模块结构图；

图4是本发明实施例提供的单通道高速高精度SAR ADC电路的仿真图；

图5是本发明实施例提供的常规的SAR ADC电路的仿真图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种单通道高速高精度SAR ADC电路的结构示意图。本发明实施例提供的一种单通道高速高精度SAR ADC电路，该电路包括自举开关模块1、电容阵列模块2、比较器模块3、锁存模块4和SAR逻辑控制模块5，自举开关模块1、电容阵列模块2、比较器模块3和锁存模块4依次连接，SAR逻辑控制模块5连接在电容阵列模块2和比较器模块3之间，电容阵列模块2包括三级电容阵列，其中，

自举开关模块1，用来控制VIN输入信号和VIP输入信号的传输；

电容阵列模块2，用来在自举开关模块1导通时，根据采样信号将VIN输入信号和VIP输入信号采样到电容阵列模块2的第i级电容阵列得到VIN采样信号和VIP采样信号，1≤i＜3；

比较器模块3，用来比较VIN采样信号和VIP采样信号的电压，若VIN采样信号的电压大于VIP采样信号的电压，则比较器模块3输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平，若VIN采样信号的电压小于VIP采样信号的电压，则比较器模块3输出的VIN输出信号为低电平、VIP输出信号为高电平，且判决结果为高电平；

锁存模块4，用来将若干判决结果进行暂时锁存并统一输出若干判决结果；

SAR逻辑控制模块5，根据若干判决结果生成电容阵列模块2的第i+1级电容阵列的开关切换方案。

本实施例提供的一种单通道高速高精度SAR ADC电路，包括自举开关模块1、电容阵列模块2、比较器模块3、锁存模块4和SAR逻辑控制模块5，特别地，本实施例的电路工作包括采样阶段和转换阶段。

当自举开关模块1导通，Sample采样(采样)信号为高电平，本电路工作在采样阶段，电容阵列模块2将VIN输入信号和VIP输入信号采样到其上极板得到VIN采样信号和VIP采样信号，即VIN输入信号和VIP输入信号对电容阵列模块2进行充电，充电完成后的电容阵列模块2上极板的电压分别为VIN采样信号和VIP采样信号，VIN输入信号对应VIN采样信号，VIP输入信号对应VIP采样信号，VIN输入信号和VIP输入信号为差分输入信号，电容阵列模块2的下极板接至接地端，然后退出采样阶段。

当自举开关模块1关断，Sample信号为低电平，本电路退出采样阶段并工作在转换阶段，比较器模块3在时钟信号的控制下对VIN采样信号和VIP采样信号进行比较，VIN采样信号的电压大于VIP采样信号的电压，则比较器输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平；VIN采样信号的电压小于VIP采样信号的电压，则比较器输出的VIN输出信号为低电平、VIP输出信号为高电平，且判决结果为高电平，根据VIN输出信号和VIP输出信号得到判决结果。

比较器模块3在一个时钟周期得到一个判决结果，锁存模块4将若干判决结果进行暂时锁存并统一输出，SAR逻辑控制模块5接收若干判决结果，并根据若干判决结果生成电容阵列模块2下一级电容阵列的开关切换方案，重新进行电压建立，为下一次时钟信号的上升沿的到来做准备，比较器模块3完成全部信号比较后，当下一次Sample信号的高电平到来后，重复上述采样阶段和转换阶段的工作。

本发明的电路结构有效的减小了高权重位的电容的电压建立时间，保证了建立精度，提高了SAR ADC的数据转换率。

实施例二

请参见图2和图3，图2是本发明实施例提供的另一种单通道高速高精度SAR ADC电路的结构示意图，图3是本发明实施例提供的自举开关模块结构图。在实施例一的基础上，自举开关模块1包括第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3，其中，

第一开关S_P1、第三开关S_P2和第五开关S_P3的第一端均连接VIP输入信号端，第二开关S_N1、第四开关S_N2和第六开关S_N3的第一端均连接VIN输入信号端，第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3的第二端均连接电容阵列模块2。

进一步地，第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3的开关端均连接Sample信号端。

具体地，自举开关模块1导通，Sample信号为高电平；自举开关模块1关断，Sample信号为低高电平。

请再次参见图3，第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3的结构相同，均包括：第一电容C1、第二电容C2、第三电容C_Boost、第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六PMOS管M6、第七NMOS管M7、第八NMOS管M8、第九NMOS管M9、第十NMOS管M10、第十一NMOS管M11、第十二PMOS管M12、第十三NMOS管M13和第一反相器V1，其中，

第一电容C1的第一端分别连接第二NMOS管M2的源极和第三NMOS管M3的栅极，第一电容C1的第二端分别连接第一反相器V1的输入端、第六PMOS管M6的栅极、第七NMOS管M7的栅极和CLK端，第二NMOS管M2的漏极连接VDD端，第二NMOS管M2的栅极分别连接第二电容C2的第一端、第三NMOS管M3的源极和第四NMOS管M4的栅极，第三NMOS管M3的漏极连接VDD端，第二电容C2的第二端连接CLKB端，第四NMOS管M4的漏极连接VDD端，第四NMOS管M4的源极分别连接第三电容C_Boost的第一端和第五NMOS管M5的源极，第三电容C_Boost的第二端分别连接第一NMOS管M1的漏极、第七NMOS管M7的源极、第八NMOS管M8的源极和第九NMOS管M9的源极，第六PMOS管M6的源极连接VDD端，第六PMOS管M6的漏极分别连接第五NMOS管M5的栅极、第七NMOS管M7的漏极和第八NMOS管M8的漏极，第五NMOS管M5的衬底层连接第五NMOS管M5的源极，第五NMOS管M5的漏极分别连接第八NMOS管M8的栅极、第九NMOS管M9的栅极、第十NMOS管M10的栅极和第十一NMOS管M11的源极，第九NMOS管M9的漏极连接第十NMOS管M10的源极，第十NMOS管M10的漏极连接V_out端，第十一NMOS管M11的栅极连接VDD端，第十一NMOS管M11的漏极分别连接第十二PMOS管M12的漏极和第十三NMOS管M13的漏极，第十二PMOS管M12的源极连接VDD端，第十二PMOS管M12的栅极分别连接第十三NMOS管M13的栅极和CLKB端，第十三NMOS管M13的源极接地。

具体地，第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3均为栅压自举开关，其中，第一电容C1、第二电容C2、第二NMOS管M2、第三NMOS管M3构成电荷泵，第十NMOS管M10为开关管，Vin连接第十NMOS管M10的源端，Vout连接第十NMOS管M10的漏端。

电容阵列模块2的三级电容阵列分别为第一电容阵列DAC1、第二电容阵列DAC2和第三电容阵列DAC3，其中，

第一电容阵列DAC1的输入端连接第一开关S_P1和第二开关S_N1的输出端，第二电容阵列DAC2的输入端连接第三开关S_P2和第四开关S_N2的输出端，第三电容阵列DAC3的输入端连接第五开关S_P3和第六开关S_N3的输出端，第一电容阵列DAC1的输出端、第二电容阵列DAC2的输出端和第三电容阵列DAC3的输出端均连接比较器模块3的输入端。

第一电容阵列DAC1为4位辅助型电容阵列，第二电容阵列DAC2为7位辅助型电容阵列，第三电容阵列DAC3为10位完整电容阵列。

进一步地，第一电容阵列DAC1包括第一电容1C1、第二电容1C2、第三电容1C3、第四电容1C4、第五电容1C5、第六电容1C6、第七电容1C7和第八电容1C8，其中，

第一电容1C1、第二电容1C2、第三电容1C3和第四电容1C4依次并联，且第一电容1C1、第二电容1C2、第三电容1C3和第四电容1C4的上极板连接在第一开关S_P1的第二端和比较器模块3的输入端之间，第一电容1C1的下极板连接接地端，第二电容1C2、第三电容1C3和第四电容1C4的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

第五电容1C5、第六电容1C6、第七电容1C7和第八电容1C8依次并联，且第五电容1C5、第六电容1C6、第七电容1C7和第八电容1C8的上极板连接在第二开关S_N1的第二端和比较器模块3的输入端之间，第五电容1C5的下极板连接接地端，第六电容1C6、第七电容1C7和第八电容1C8的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

进一步地，第二电容阵列DAC2包括第十一电容2C1、第十二电容2C2、第十三电容2C3、第十四电容2C4、第十五电容2C5、第十六电容2C6、第十七电容2C7、第十八电容2C8、第十九电容2C9、第二十电容2C10、第二十一电容2C11、第二十二电容2C12、第二十三电容2C13和第二十四电容2C14，其中，

第十一电容2C1、第十二电容2C2、第十三电容2C3、第十四电容2C4、第十五电容2C5、第十六电容2C6和第十七电容2C7依次并联，且第十一电容2C1、第十二电容2C2、第十三电容2C3、第十四电容2C4、第十五电容2C5、第十六电容2C6和第十七电容2C7的上极板连接在第三开关S_P2的第二端和比较器模块3的输入端之间，第十一电容2C1的下极板连接接地端，第十二电容2C2、第十三电容2C3、第十四电容2C4、第十五电容2C5、第十六电容2C6和第十七电容2C7的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

第十八电容2C8、第十九电容2C9、第二十电容2C10、第二十一电容2C11、第二十二电容2C12和第二十三电容2C13依次并联，且第十八电容2C8、第十九电容2C9、第二十电容2C10、第二十一电容2C11、第二十二电容2C12、第二十三电容2C13和第二十四电容2C14的上极板连接在第四开关S_N2的第二端和比较器模块3的输入端之间，第十八电容2C8的下极板连接接地端，第十九电容2C9、第二十电容2C10、第二十一电容2C11、第二十二电容2C12、第二十三电容2C13和第二十四电容2C14的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

第三电容阵列DAC3包括第三十一电容3C1、第三十二电容3C2、第三十三电容3C3、第三十四电容3C4、第三十五电容3C5、第三十六电容3C6、第三十七电容3C7、第三十八电容3C8、第三十九电容3C9、第四十电容3C10、第四十一电容3C11、第四十二电容3C12、第四十三电容3C13、第四十四电容3C14、第四十五电容3C15、第四十六电容3C16、第四十七电容3C17、第四十八电容3C18、第四十九电容3C19和第五十电容3C20，其中，

第三十一电容3C1、第三十二电容3C2、第三十三电容3C3、第三十四电容3C4、第三十五电容3C5、第三十六电容3C6、第三十七电容3C7、第三十八电容3C8、第三十九电容3C9和第四十电容3C10依次并联，且第三十一电容3C1、第三十二电容3C2、第三十三电容3C3、第三十四电容3C4、第三十五电容3C5、第三十六电容3C6、第三十七电容3C7、第三十八电容3C8、第三十九电容3C9和第四十电容3C10的上极板连接在第五开关S_P3的第二端和比较器模块3的输入端之间，第三十一电容3C1的下极板连接接地端，第三十二电容3C2、第三十三电容3C3、第三十四电容3C4、第三十五电容3C5、第三十六电容3C6、第三十七电容3C7、第三十八电容3C8、第三十九电容3C9和第四十电容3C10的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

第四十一电容3C11、第四十二电容3C12、第四十三电容3C13、第四十四电容3C14、第四十五电容3C15、第四十六电容3C16、第四十七电容3C17、第四十八电容3C18、第四十九电容3C19和第五十电容3C20依次并联，且第四十一电容3C11、第四十二电容3C12、第四十三电容3C13、第四十四电容3C14、第四十五电容3C15、第四十六电容3C16、第四十七电容3C17、第四十八电容3C18、第四十九电容3C19和第五十电容3C20的上极板连接在第六开关S_N3的第二端和比较器模块3的输入端之间，第四十一电容3C11的下极板连接接地端，第四十二电容3C12、第四十三电容3C13、第四十四电容3C14、第四十五电容3C15、第四十六电容3C16、第四十七电容3C17、第四十八电容3C18、第四十九电容3C19和第五十电容3C20的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

具体地，在采样阶段，自举开关模块1导通，将VIN输入信号和VIP输入信号采样到电容阵列模块2的子电容的上极板，同时电容阵列模块2的子电容的下极板全部接至接地端。自举开关模块1的子电容包括第一电容1C1、第二电容1C2、第三电容1C3、第四电容1C4、第五电容1C5、第六电容1C6、第七电容1C7、第八电容1C8、第十一电容2C1、第十二电容2C2、第十三电容2C3、第十四电容2C4、第十五电容2C5、第十六电容2C6、第十七电容2C7、第十八电容2C8、第十九电容2C9、第二十电容2C10、第二十一电容2C11、第二十二电容2C12、第二十三电容2C13、第二十四电容2C14、第三十一电容3C1、第三十二电容3C2、第三十三电容3C3、第三十四电容3C4、第三十五电容3C5、第三十六电容3C6、第三十七电容3C7、第三十八电容3C8、第三十九电容3C9、第四十电容3C10、第四十一电容3C11、第四十二电容3C12、第四十三电容3C13、第四十四电容3C14、第四十五电容3C15、第四十六电容3C16、第四十七电容3C17、第四十八电容3C18、第四十九电容3C19和第五十电容3C20。

优选地，VDD电压输入端为恒压源，电压为1.2V。

比较器模块3包括第一比较器CMP1、第二比较器CMP2和第三比较器CMP3，其中，

第一比较器CMP1的输入端连接第一电容阵列DAC1的输出端，第二比较器CMP2的输入端连接第二电容阵列DAC2的输出端，第三比较器CMP3的输入端连接第三电容阵列DAC3的输出端，第一比较器CMP1、第二比较器CMP2和第三比较器CMP3的输出端连接SAR逻辑控制模块5和锁存模块4的输入端。

具体地，第一比较器CMP1用来对第一电容阵列DAC1输出的VIN采样信号和VIP采样信号进行比较得到输出信号，第一电容阵列DAC1输出的采样信号包括第一VIN采样信号和第一VIP采样信号，第一电容阵列DAC1的第一VIN采样信号输出端连接第一比较器CMP1的同相输入端；第一电容阵列DAC1的第一VIP采样信号输出端连接第一比较器CMP1的反相输入端。第一电容阵列DAC1的输出信号包括第一VIN输出信号和第一VIP输出信号。

同理，第二比较器CMP2用来对第二电容阵列DAC2输出的VIN采样信号和VIP采样信号进行比较，第二电容阵列DAC2输出的采样信号包括第二VIN采样信号和第二VIP采样信号，第二电容阵列DAC2的第二VIN采样信号输出端连接第二比较器CMP2的同相输入端；第二电容阵列DAC2的第二VIP采样信号输出端连接第二比较器CMP2的反相输入端。第二电容阵列DAC2的输出信号包括第二VIN输出信号和第二VIP输出信号。

第三比较器CMP3用来对第三电容阵列DAC3输出的VIN采样信号和VIP采样信号进行比较，第三电容阵列DAC3输出的采样信号包括第三VIN采样信号和第三VIP采样信号，第三电容阵列DAC3的第三VIN采样信号输出端连接第三比较器CMP3的同相输入端；第三电容阵列DAC3的第三VIP采样信号输出端连接第三比较器CMP3的反相输入端。第三电容阵列DAC3的输出信号包括第三VIN输出信号和第三VIP输出信号。

第一比较器CMP1、第二比较器CMP2和第三比较器CMP3均为两级动态比较器，包括预放大器和锁存器。

锁存模块4包括第一锁存器LATCH1、第二锁存器LATCH2和第三锁存器LATCH3，其中，

第一锁存器LATCH1的输入端连接第一比较器CMP1的输出端，第二锁存器LATCH2的输入端连接第二比较器CMP2的输出端，第三锁存器LATCH3的输入端连接第三比较器CMP3的输出端，第一锁存器LATCH1、第二锁存器LATCH2和第三锁存器LATCH3的输出端分别输出所述判决结果。

具体地，请再参见图2，第一次时钟信号上升沿到来时，第一锁存器LATCH1将第一电容阵列DAC1输出的判决结果D9、D8、D7和D6进行暂时锁存并统一输出；第二锁存器LATCH2将第二电容阵列DAC2输出的若干判决结果D5、D4和D3进行暂时锁存并统一输出，此时第一电容阵列DAC1停止工作；第三锁存器LATCH3将第三电容阵列DAC3输出的判决结果D2、D1和D0进行暂时锁存并统一输出，此时第一电容阵列DAC1和第二电容阵列DAC2停止工作。

SAR逻辑控制模块5的输入端连接比较器模块3的输出端，SAR逻辑控制模块5的输出端连接电容阵列模块2的开关端。

具体地，当锁存模块4输出判决结果后，SAR逻辑控制模块5用来对电容阵列模块2的子电容的开关进行切换操作。

综上所述，请参见图4和图5，图4是本发明实施例提供的单通道高速高精度SARADC电路的仿真图，图5是本发明实施例提供的常规的SAR ADC电路的仿真图。第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3同时导通，Sample信号为高电平，本实施例的电路结构工作在采样阶段，第一电容阵列DAC1、第二电容阵列DAC2和第三电容阵列DAC3同时进行采样，将第一VIN采样信号和第一VIP采样信号采样到第一电容阵列DAC1的子电容的上极板，将第二VIN采样信号和第二VIP采样信号采样到第二电容阵列DAC2的子电容的上极板，将第三VIN采样信号和第三VIP采样信号采样到第三电容阵列DAC3的子电容的上极板。与此同时，第一电容阵列DAC1、第二电容阵列DAC2和第三电容阵列DAC3的子电容的下极板全部接至GND接地端。

第一开关S_P1、第二开关S_N1、第三开关S_P2、第四开关S_N2、第五开关S_P3和第六开关S_N3均关断，Sample信号为低电平，本电路工作在转换阶段，以10-bit SAR ADC为例进行说明：

第一比较器CMP1在时钟信号CLK的控制下对输入电压信号进行逐周期进行比较，输入电压信号包括VIN采样信号和VIP采样信号。当第一次时钟信号CLK上升沿到来时，第一比较器CMP1通过对第一VIN采样信号和第一VIP采样信号进行比较得到第一VIN输出信号和第一VIP输出信号，通过第一VIN输出信号和第一VIP输出信号得到判决结果D9，将判决结果D9给到给到第二电容阵列DAC2和第三电容阵列DAC3的最高为电容进行切换，第二电容阵列DAC2和第三电容阵列DAC3的最高位电压建立时不需要进行比较，比直接进行电压建立更加节约时间，并将判决结果D9锁存在第一锁存器LATCH1中，然后，SAR逻辑控制模块5利用判决结果D9对第一电容阵列DAC1的下一个子电容进行开关切换操作，第一电容阵列DAC1的电压根据开关切换操作重新进行电压建立，为下一次时钟信号CLK上升沿到来时对判决结果D8的判决做准备，以此类推，得到判决结果D8、判决结果D7和判决结果D6。在时钟信号CLK的前四个比较周期，第一比较器CMP1依次完成MSB(Most Significant Bit，最高加权位)对判决结果D9、判决结果D8、判决结果D7和判决结果D6的判决，第一电容阵列DAC1、第二电容阵列DAC2和第三电容阵列DAC3的高四位电容根据判决结果D9、判决结果D8、判决结果D7和判决结果D6逐周期进行开关切换。

在第四个比较周期结束后，第一比较器CMP1停止工作，第二比较器CMP2根据第二VIN采样信号和第二VIP采样信号进行逐次量化，从而得到判决结果D5、判决结果D4和判决结果D3。如第一电容阵列DAC1的工作方式，判决结果D5、判决结果D4和判决结果D3将完成对第二电容阵列DAC2子电容和第三电容阵列DAC3的高五位到高七位的开关切换操作。

在第七个比较周期结束后，第一比较器CMP1和第二比较器CMP2停止工作，第三比较器CMP3根据第三VIN采样信号和第三VIP采样信号进行逐次量化，从而得到判决结果D2、判决结果D1和判决结果D0，一次完整的模数转化结束。当下一次Sample信号高电平到来后，本实施例电路重复上述采样阶段和转换阶段的工作，进行下一次模数转换操作。

如图4和图5所示，以7bit模数转换为例，横坐标均为时间，纵坐标均为电压。在图4中，本发明提出的单通道高速高精度SAR ADC电路采用辅助型DAC结构，采样时钟CLK＝1时为采样阶段，采样时钟CLK＝0时为比较阶段，比较阶段完成了7个比较周期。在图5中，使用现有SAR ADC结构，采样时钟CLK＝1时为采样阶段，采样时钟CLK＝0时为比较阶段，相同时间内比较阶段仅完成了6个比较周期。从而可得本发明电路结构有效的减小了高权重位的电容的电压建立时间，保证了建立精度，提高了SAR ADC的数据转换率。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种单通道高速高精度SAR ADC电路，其特征在于，包括自举开关模块(1)、电容阵列模块(2)、比较器模块(3)、锁存模块(4)和SAR逻辑控制模块(5)，所述自举开关模块(1)、所述电容阵列模块(2)、所述比较器模块(3)和所述锁存模块(4)依次连接，所述SAR逻辑控制模块(5)连接在所述电容阵列模块(2)和所述比较器模块(3)之间，所述电容阵列模块(2)包括三级电容阵列，其中，

所述自举开关模块(1)，用来控制VIN输入信号和VIP输入信号的传输；

所述电容阵列模块(2)，用来在所述自举开关模块(1)导通时，根据采样信号将所述VIN输入信号和所述VIP输入信号采样到所述电容阵列模块(2)的第(i)级所述电容阵列得到VIN采样信号和VIP采样信号，1≤i＜3；

所述比较器模块(3)，用来比较所述VIN采样信号和所述VIP采样信号的电压，若所述VIN采样信号的电压大于所述VIP采样信号的电压，则所述比较器模块(3)输出的VIN输出信号为高电平、VIP输出信号为低电平，且判决结果为低电平，若所述VIN采样信号的电压小于所述VIP采样信号的电压，则所述比较器模块(3)输出的所述VIN输出信号为低电平、所述VIP输出信号为高电平，且所述判决结果为高电平；

所述锁存模块(4)，用来将若干判决结果进行暂时锁存并统一输出所述若干判决结果；

所述SAR逻辑控制模块(5)，根据所述若干判决结果生成所述电容阵列模块(2)的第(i+1)级所述电容阵列的开关切换方案；

所述自举开关模块(1)包括第一开关(S_P1)、第二开关(S_N1)、第三开关(S_P2)、第四开关(S_N2)、第五开关(S_P3)和第六开关(S_N3)，其中，

所述第一开关(S_P1)、所述第三开关(S_P2)和所述第五开关(S_P3)的第一端均连接VIP输入信号端，所述第二开关(S_N1)、所述第四开关(S_N2)和所述第六开关(S_N3)的第一端均连接VIN输入信号端，所述第一开关(S_P1)、所述第二开关(S_N1)、所述第三开关(S_P2)、所述第四开关(S_N2)、所述第五开关(S_P3)和所述第六开关(S_N3)的第二端均连接所述电容阵列模块(2)的上极板；

所述第一开关(S_P1)、所述第二开关(S_N1)、所述第三开关(S_P2)、所述第四开关(S_N2)、所述第五开关(S_P3)和所述第六开关(S_N3)的结构相同，均包括：第一电容(C1)、第二电容(C2)、第三电容(C_Boost)、第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第五NMOS管(M5)、第六PMOS管(M6)、第七NMOS管(M7)、第八NMOS管(M8)、第九NMOS管(M9)、第十NMOS管(M10)、第十一NMOS管(M11)、第十二PMOS管(M12)、第十三NMOS管(M13)和第一反相器(V1)，其中，

所述第一电容(C1)的第一端分别连接所述第二NMOS管(M2)的源极和所述第三NMOS管(M3)的栅极，所述第一电容(C1)的第二端分别连接所述第一反相器(V1)的输入端、所述第六PMOS管(M6)的栅极、所述第七NMOS管(M7)的栅极和CLK端，所述第二NMOS管(M2)的漏极连接VDD端，所述第二NMOS管(M2)的栅极分别连接所述第二电容(C2)的第一端、所述第三NMOS管(M3)的源极和所述第四NMOS管(M4)的栅极，所述第三NMOS管(M3)的漏极连接VDD端，所述第二电容(C2)的第二端连接CLKB端，所述第四NMOS管(M4)的漏极连接VDD端，所述第四NMOS管(M4)的源极分别连接所述第三电容(C_Boost)的第一端和所述第五NMOS管(M5)的源极，所述第三电容(C_Boost)的第二端分别连接所述第一NMOS管(M1)的漏极、所述第七NMOS管(M7)的源极、所述第八NMOS管(M8)的源极和所述第九NMOS管(M9)的源极，所述第六PMOS管(M6)的源极连接VDD端，所述第六PMOS管(M6)的漏极分别连接所述第五NMOS管(M5)的栅极、所述第七NMOS管(M7)的漏极和所述第八NMOS管(M8)的漏极，所述第五NMOS管(M5)的衬底层连接所述第五NMOS管(M5)的源极，所述第五NMOS管(M5)的漏极分别连接所述第八NMOS管(M8)的栅极、所述第九NMOS管(M9)的栅极、所述第十NMOS管(M10)的栅极和所述第十一NMOS管(M11)的源极，所述第九NMOS管(M9)的漏极连接所述第十NMOS管(M10)的源极，所述第十NMOS管(M10)的漏极连接V_out端，所述第十一NMOS管(M11)的栅极连接VDD端，所述第十一NMOS管(M11)的漏极分别连接所述第十二PMOS管(M12)的漏极和所述第十三NMOS管(M13)的漏极，所述第十二PMOS管(M12)的源极连接VDD端，所述第十二PMOS管(M12)的栅极分别连接所述第十三NMOS管(M13)的栅极和CLKB端，所述第十三NMOS管(M13)的源极接地。

2.根据权利要求1所述的单通道高速高精度SAR ADC电路，其特征在于，所述第一开关(S_P1)、所述第二开关(S_N1)、所述第三开关(S_P2)、所述第四开关(S_N2)、所述第五开关(S_P3)和所述第六开关(S_N3)的开关端均连接Sample信号端。

3.根据权利要求1所述的单通道高速高精度SAR ADC电路，其特征在于，所述电容阵列模块(2)的三级电容阵列分别为第一电容阵列(DAC1)、第二电容阵列(DAC2)和第三电容阵列(DAC3)，其中，

所述第一电容阵列(DAC1)的输入端连接所述第一开关(S_P1)和所述第二开关(S_N1)的输出端，所述第二电容阵列(DAC2)的输入端连接所述第三开关(S_P2)和所述第四开关(S_N2)的输出端，所述第三电容阵列(DAC3)的输入端连接所述第五开关(S_P3)和所述第六开关(S_N3)的输出端，所述第一电容阵列(DAC1)的输出端、所述第二电容阵列(DAC2)的输出端和所述第三电容阵列(DAC3)的输出端均连接所述比较器模块(3)的输入端。

4.根据权利要求3所述的单通道高速高精度SAR ADC电路，其特征在于，所述第一电容阵列(DAC1)包括第一电容(1C1)、第二电容(1C2)、第三电容(1C3)、第四电容(1C4)、第五电容(1C5)、第六电容(1C6)、第七电容(1C7)和第八电容(1C8)，其中，

所述第一电容(1C1)、所述第二电容(1C2)、所述第三电容(1C3)和所述第四电容(1C4)依次并联，且所述第一电容(1C1)、所述第二电容(1C2)、所述第三电容(1C3)和所述第四电容(1C4)的上极板连接在所述第一开关(S_P1)的第二端和所述比较器模块(3)的输入端之间，所述第一电容(1C1)的下极板连接接地端，所述第二电容(1C2)、所述第三电容(1C3)和所述第四电容(1C4)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第五电容(1C5)、所述第六电容(1C6)、所述第七电容(1C7)和所述第八电容(1C8)依次并联，且所述第五电容(1C5)、所述第六电容(1C6)、所述第七电容(1C7)和所述第八电容(1C8)的上极板连接在所述第二开关(S_N1)的第二端和所述比较器模块(3)的输入端之间，所述第五电容(1C5)的下极板连接接地端，所述第六电容(1C6)、所述第七电容(1C7)和所述第八电容(1C8)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

5.根据权利要求3所述的单通道高速高精度SAR ADC电路，其特征在于，所述第二电容阵列(DAC2)包括第十一电容(2C1)、第十二电容(2C2)、第十三电容(2C3)、第十四电容(2C4)、第十五电容(2C5)、第十六电容(2C6)、第十七电容(2C7)、第十八电容(2C8)、第十九电容(2C9)、第二十电容(2C10)、第二十一电容(2C11)、第二十二电容(2C12)、第二十三电容(2C13)和第二十四电容(2C14)，其中，

所述第十一电容(2C1)、所述第十二电容(2C2)、所述第十三电容(2C3)、所述第十四电容(2C4)、所述第十五电容(2C5)、所述第十六电容(2C6)和所述第十七电容(2C7)依次并联，且所述第十一电容(2C1)、所述第十二电容(2C2)、所述第十三电容(2C3)、所述第十四电容(2C4)、所述第十五电容(2C5)、所述第十六电容(2C6)和所述第十七电容(2C7)的上极板连接在所述第三开关(S_P2)的第二端和所述比较器模块(3)的输入端之间，所述第十一电容(2C1)的下极板连接接地端，所述第十二电容(2C2)、所述第十三电容(2C3)、所述第十四电容(2C4)、所述第十五电容(2C5)、所述第十六电容(2C6)和所述第十七电容(2C7)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第十八电容(2C8)、所述第十九电容(2C9)、所述第二十电容(2C10)、所述第二十一电容(2C11)、所述第二十二电容(2C12)和所述第二十三电容(2C13)依次并联，且所述第十八电容(2C8)、所述第十九电容(2C9)、所述第二十电容(2C10)、所述第二十一电容(2C11)、所述第二十二电容(2C12)、所述第二十三电容(2C13)和第二十四电容(2C14)的上极板连接在所述第四开关(S_N2)的第二端和所述比较器模块(3)的输入端之间，所述第十八电容(2C8)的下极板连接接地端，所述第十九电容(2C9)、所述第二十电容(2C10)、所述第二十一电容(2C11)、所述第二十二电容(2C12)、所述第二十三电容(2C13)和第二十四电容(2C14)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

6.根据权利要求3所述的单通道高速高精度SAR ADC电路，其特征在于，所述第三电容阵列(DAC3)包括第三十一电容(3C1)、第三十二电容(3C2)、第三十三电容(3C3)、第三十四电容(3C4)、第三十五电容(3C5)、第三十六电容(3C6)、第三十七电容(3C7)、第三十八电容(3C8)、第三十九电容(3C9)、第四十电容(3C10)、第四十一电容(3C11)、第四十二电容(3C12)、第四十三电容(3C13)、第四十四电容(3C14)、第四十五电容(3C15)、第四十六电容(3C16)、第四十七电容(3C17)、第四十八电容(3C18)、第四十九电容(3C19)和第五十电容(3C20)，其中，

所述第三十一电容(3C1)、所述第三十二电容(3C2)、所述第三十三电容(3C3)、所述第三十四电容(3C4)、所述第三十五电容(3C5)、所述第三十六电容(3C6)、所述第三十七电容(3C7)、所述第三十八电容(3C8)、所述第三十九电容(3C9)和所述第四十电容(3C10)依次并联，且所述第三十一电容(3C1)、所述第三十二电容(3C2)、所述第三十三电容(3C3)、所述第三十四电容(3C4)、所述第三十五电容(3C5)、所述第三十六电容(3C6)、所述第三十七电容(3C7)、所述第三十八电容(3C8)、所述第三十九电容(3C9)和所述第四十电容(3C10)的上极板连接在所述第五开关(S_P3)的第二端和所述比较器模块(3)的输入端之间，所述第三十一电容(3C1)的下极板连接接地端，所述第三十二电容(3C2)、所述第三十三电容(3C3)、所述第三十四电容(3C4)、所述第三十五电容(3C5)、所述第三十六电容(3C6)、所述第三十七电容(3C7)、所述第三十八电容(3C8)、所述第三十九电容(3C9)和所述第四十电容(3C10)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端；

所述第四十一电容(3C11)、所述第四十二电容(3C12)、所述第四十三电容(3C13)、所述第四十四电容(3C14)、所述第四十五电容(3C15)、所述第四十六电容(3C16)、所述第四十七电容(3C17)、所述第四十八电容(3C18)、所述第四十九电容(3C19)和所述第五十电容(3C20)依次并联，且所述第四十一电容(3C11)、所述第四十二电容(3C12)、所述第四十三电容(3C13)、所述第四十四电容(3C14)、所述第四十五电容(3C15)、所述第四十六电容(3C16)、所述第四十七电容(3C17)、所述第四十八电容(3C18)、所述第四十九电容(3C19)和所述第五十电容(3C20)的上极板连接在所述第六开关(S_N3)的第二端和所述比较器模块(3)的输入端之间，所述第四十一电容(3C11)的下极板连接接地端，所述第四十二电容(3C12)、所述第四十三电容(3C13)、所述第四十四电容(3C14)、所述第四十五电容(3C15)、所述第四十六电容(3C16)、所述第四十七电容(3C17)、所述第四十八电容(3C18)、所述第四十九电容(3C19)和所述第五十电容(3C20)的下极板通过开关切换分别连接接地端或者连接VDD电压输入端。

7.根据权利要求3所述的单通道高速高精度SAR ADC电路，其特征在于，所述比较器模块(3)包括第一比较器(CMP1)、第二比较器(CMP2)和第三比较器(CMP3)，其中，

所述第一比较器(CMP1)的输入端连接所述第一电容阵列(DAC1)的输出端，第二比较器(CMP2)的输入端连接所述第二电容阵列(DAC2)的输出端，所述第三比较器(CMP3)的输入端连接所述第三电容阵列(DAC3)的输出端，所述第一比较器(CMP1)、所述第二比较器(CMP2)和所述第三比较器(CMP3)的输出端连接所述SAR逻辑控制模块(5)和所述锁存模块(4)的输入端。

8.根据权利要求7所述的单通道高速高精度SAR ADC电路，其特征在于，所述锁存模块(4)包括第一锁存器(LATCH1)、第二锁存器(LATCH2)和第三锁存器(LATCH3)，其中，

所述第一锁存器(LATCH1)的输入端连接所述第一比较器(CMP1)的输出端，所述第二锁存器(LATCH2)的输入端连接所述第二比较器(CMP2)的输出端，所述第三锁存器(LATCH3)的输入端连接所述第三比较器(CMP3)的输出端，所述第一锁存器(LATCH1)、所述第二锁存器(LATCH2)和所述第三锁存器(LATCH3)的输出端分别输出所述判决结果。