CN111585576A - 模数转换电路与电子装置 - Google Patents

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CN111585576A CN202010514815.7A CN202010514815A CN111585576A CN 111585576 A CN111585576 A CN 111585576A CN 202010514815 A CN202010514815 A CN 202010514815A CN 111585576 A CN111585576 A CN 111585576A
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Abstract

本申请提供了一种模数转换电路与电子装置，该模数转换电路具有电压正输入端、电压负输入端、参考电压端和接地端，还包括采样电容阵列、采样开关阵列、至少一个比较器、第一下极板开关、第二下极板开关、第一寄生电容和第二寄生电容，应用本方案的模数转换电路，在转换阶段完成以后，第一寄生电容的两端均接地端连接，第二寄生电容的两端均接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。

Description

模数转换电路与电子装置
技术领域
本申请涉及模数转换技术领域，具体而言，涉及一种模数转换电路与电子装置。
背景技术
在全球数字化信息浪潮中，模数转换器作为连接客观模拟世界和数字信号之间的桥梁，在集成电路和信息产业中的地位至关重要，且发展迅猛。电荷重分配型逐次逼近模数转换器(SAR ADC)本身具有低功耗、低成本的特点，且伴随工艺进步，交织技术发展，以及数字辅助校准技术发展，其精度和速度都在逐年提升，系统中越来越多的模数转换器正在由其他架构转换为SAR架构。通常SAR ADC由数模转换器，比较器，数字比较电路和控制逻辑电路及其他模拟电路组成。其中，数模转换器的二进制电容阵列的电容个数决定了SARADC的转换精度，比特数越多则需要的电容个数越多。由于数模转换器的二进制电容阵列中的电容值呈2的指数增长，因此最高位的电容通常较大，例如10位精度的SAR ADC的DAC电容阵列的最高位电容为最低位电容值的1024倍。
单调性电容开关SAR ADC可以在传统SAR ADC的基础上降低一半的电容数目，由于集成电路中的电容效率较低，电容阵列的面积占SAR ADC很大的一部分，且电容翻转也会消耗大量功耗，降低电容数目有利于降低SAR ADC的面积和功耗。
虽然单调性电容开关SAR ADC具有面积和功耗优势，但是现有的单调性电容开关逐次逼近型模数转换电路具有输出结果和参考电压关系不确定的缺点。图1是单调性电容开关SAR ADC的结构图，从图中可以看到，在采样阶段，比较器10输入端的寄生电容同时也会对输入进行采样。在采样阶段，正负端电容网络的电荷差为(Vip-Vin)×(Ctot+Cp)；在转换结束以后，由于比较器10正负端趋近于相等，所以正负端电容网络的电荷差为Dout/2n×Vref×Ctot，最终得到Dout＝(Vip-Vin)×(Ctot+Cp)/(2n×Vref×Ctot)，其中Ctot为采样网络的总电容，Cp为比较器10输入端寄生电容，Vref为参考电压。根据上式可以看到，Cp越大，Dout结果和真实值之间比例差距越大，越容易在未达到参考电压的情况下达到饱和。这一特性限制了单调性电容开关SAR ADC的应用场景，使得该种架构只可以应用于带AGC(增益自动调节电路)自动调节的场景下，而不能用于测量绝对值电压等操作，而且寄生电容等效降低了输入电压的范围，从而降低了信号对热噪声等非理想因素产生的噪底的比值。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种模数转换电路与电子装置，以解决现有技术中单调性电容开关逐次逼近型模数转换电路对寄生电容较敏感的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种模数转换电路，具有电压正输入端、电压负输入端、参考电压端和接地端，还包括：采样电容阵列，包括第一采样电容阵列和第二采样电容阵列，所述第一采样电容阵列包括多个第一采样电容，所述第二采样电容阵列包括多个第二采样电容；采样开关阵列，包括第一上极板开关阵列和第二上极板开关阵列，所述第一上极板开关阵列包括多个第一上极板开关单元，所述第二上极板开关阵列包括多个第二上极板开关单元，所述第一上极板开关单元用于连接所述第一采样电容的上极板和第一预定端，所述第一预定端为所述电压正输入端、所述参考电压端和所述接地端中的一个，所述第二上极板开关单元用于连接所述第二采样电容的上极板和第二预定端，所述第二预定端为所述电压负输入端、所述参考电压端和所述接地端中的一个；至少一个比较器，包括正输入端和负输入端，各所述第一采样电容的下极板分别与所述正输入端连接，各所述第二采样电容的下极板分别与所述负输入端连接；第一下极板开关，所述第一下极板开关的第一端与所述参考电压端连接，所述第一下极板开关的第二端与所述比较器的正输入端连接；第二下极板开关，所述第二下极板开关的第一端与所述参考电压端连接，所述第二下极板开关的第二端与所述比较器的负输入端连接；第一寄生电容，所述第一寄生电容的第一端与所述比较器的正输入端连接，所述第一寄生电容的第二端与所述接地端连接；第二寄生电容，所述第二寄生电容的第一端与所述比较器的负输入端连接，所述第二寄生电容的第二端与所述接地端连接。
进一步地，所述模数转换电路还包括：SAR逻辑单元，所述SAR逻辑单元的输入端与所述比较器的输出端连接，所述SAR逻辑单元的第一输出端与所述第一上极板开关阵列连接，所述SAR逻辑单元的第二输出端与所述第二上极板开关阵列连接，所述SAR逻辑单元根据所述比较器的输出控制各所述第一上极板开关单元的状态，以控制各所述第一采样电容的上极板和所述第一预定端连接，所述SAR逻辑单元还根据所述比较器的输出控制各所述第二上极板开关单元的状态，以控制各所述第二采样电容的上极板和所述第二预定端连接。
进一步地，所述第一采样电容有N-1个，所述第二采样电容有N-1个，N为所述模数转换电路的比特数。
进一步地，各所述第一上极板开关单元包括多个第一晶体管，所述SAR逻辑单元通过控制各所述第一晶体管的断开与闭合，以控制各所述第一采样电容的上极板和所述第一预定端连接，各所述第二上极板开关单元包括多个第二晶体管，所述SAR逻辑单元通过控制各所述第二晶体管的断开与闭合，以控制各所述第二采样电容的上极板和所述第二预定端连接。
进一步地，所述第一晶体管包括MOS和/或BJT，所述第二晶体管包括MOS管和/或BJT。
进一步地，所述第一上极板开关单元具有第一DAC控制信号端、第一DAC使能信号端、第一自举时钟信号接入端、第一参考电压接入端、第一输入信号接入端、第一接地信号接入端和第一输出信号端，所述第一晶体管有四个分别为：第一N型MOS管、第一P型MOS管、第二N型MOS管和第三N型MOS管，所述第一N型MOS管的栅极与所述第一自举时钟信号接入端连接，所述第一N型MOS管的源极与所述第一输入信号接入端连接，所述第一N型MOS管的漏极分别与所述第一P型MOS管的漏极、所述第二N型MOS管的漏极以及所述第一输出信号端连接，所述第一P型MOS管的源极与所述第一参考电压接入端连接，所述第一P型MOS管的栅极与所述第一DAC控制信号端连接，所述第二N型MOS管的栅极与所述第一DAC使能信号端连接，所述第二N型MOS管的源极与所述第三N型MOS管的漏极连接，所述第三N型MOS管的栅极与所述第一DAC控制信号端连接，所述第三N型MOS管的源极与所述第一接地信号接入端连接，所述第一DAC控制信号端与所述SAR逻辑单元的第一输出端连接，所述第一参考电压接入端与所述参考电压端连接，所述第一输入信号接入端与所述电压正输入端连接，所述第一接地信号接入端与所述接地端连接，所述第一输出信号端与对应的所述第一采样电容的上极板连接。
进一步地，所述第二上极板开关单元具有第二DAC控制信号端、第二DAC使能信号端、第二自举时钟信号接入端、第二参考电压接入端、第二输入信号接入端、第二接地信号接入端和第二输出信号端，所述第二晶体管有四个分别为：第四N型MOS管、第二P型MOS管、第五N型MOS管和第六N型MOS管，所述第四N型MOS管的栅极与所述第二自举时钟信号接入端连接，所述第四N型MOS管的源极与所述第二输入信号接入端连接，所述第四N型MOS管的漏极分别与所述第二P型MOS管的漏极、所述第五N型MOS管的漏极以及所述第二输出信号端连接，所述第二P型MOS管的源极与所述第二参考电压接入端连接，所述第二P型MOS管的栅极与所述第二DAC控制信号端连接，所述第五N型MOS管的栅极与所述第二DAC使能信号端连接，所述第五N型MOS管的源极与所述第六N型MOS管的漏极连接，所述第六N型MOS管的栅极与所述第二DAC控制信号端连接，所述第六N型MOS管的源极与所述第二接地信号接入端连接，所述第二DAC控制信号端与所述SAR逻辑单元的第二输出端连接，所述第二参考电压接入端与所述参考电压端连接，所述第二输入信号接入端与所述电压负输入端连接，所述第二接地信号接入端与所述接地端连接，所述第二输出信号端与对应的所述第二采样电容的上极板连接。
进一步地，所述比较器有多个。
进一步地，所述比较器包括模拟放大器和数字比较器，所述比较器的正输入端为所述模拟放大器的正输入端，所述比较器的负输入端为所述模拟放大器的负输入端，所述模拟放大器的输出端与所述数字比较器的输入端连接。
根据本申请的另一个方面，提供了一种电子装置，包括任意一种所述的模数转换电路。
应用本申请的技术方案，在采样阶段，第一采样电容的上极板与电压正输入端连接，第一下极板开关闭合，第一寄生电容的连接在参考电压端与接地端之间，第二采样电容的上极板与电压负输入端连接，第二下极板开关闭合，第二寄生电容的连接在参考电压端与接地端之间；在转换阶段完成以后，第一寄生电容的两端均与接地端连接，第二寄生电容的两端均与接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有技术中的单调性电容开关逐次逼近型模数转换电路示意图；
图2示出了根据本申请实施例的模数转换电路示意图；
图3示出了根据本申请实施例的第一上极板开关单元的示意图；
图4示出了根据本申请实施例的第二上极板开关单元的示意图；
图5示出了根据本申请实施例的模数转换电路的时序图；
图6示出了根据本申请实施例的比较器的输入端电平的示意图；
图7示出了传统的SAR逻辑架构示意图；以及
图8示出了根据本申请实施例的多动态比较器架构示意图。
其中，上述附图包括以下附图标记：
10、比较器；20、SAR逻辑单元。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有单调性电容开关逐次逼近型模数转换电路对寄生电容较敏感，为了解决如上单调性电容开关逐次逼近型模数转换电路对寄生电容较敏感的问题，本申请提出了一种模数转换电路与电子装置。
根据本申请的实施例，提供了一种模数转换电路。
图2是根据本申请实施例的模数转换电路示意图。如图2所示，该模数转换电路具有电压正输入端Vip、电压负输入端Vin、参考电压端Vref和接地端GND，还包括：
采样电容阵列，包括第一采样电容阵列和第二采样电容阵列，上述第一采样电容阵列包括多个第一采样电容C1，上述第二采样电容阵列包括多个第二采样电容C2；
采样开关阵列，包括第一上极板开关阵列和第二上极板开关阵列，上述第一上极板开关阵列包括多个第一上极板开关单元K1，上述第二上极板开关阵列包括多个第二上极板开关单元K2，上述第一上极板开关单元K1用于连接上述第一采样电容C1的上极板和第一预定端，上述第一预定端为上述电压正输入端Vip、上述参考电压端Vref和上述接地端GND中的一个，上述第二上极板开关单元K2用于连接上述第二采样电容C2的上极板和第二预定端，上述第二预定端为上述电压负输入端Vin、上述参考电压端Vref和上述接地端GND中的一个；
至少一个比较器10，包括正输入端和负输入端，各上述第一采样电容C1的下极板分别与上述正输入端连接，各上述第二采样电容C2的下极板分别与上述负输入端连接；
第一下极板开关D1，上述第一下极板开关D1的第一端与上述参考电压端Vref连接，上述第一下极板开关D1的第二端与上述比较器10的正输入端Vp连接；
第二下极板开关D2，上述第二下极板开关D2的第一端与上述参考电压端Vref连接，上述第二下极板开关D2的第二端与上述比较器10的负输入端Vn连接；
第一寄生电容Cp1，上述第一寄生电容Cp1的第一端与上述比较器10的正输入端Vp连接，上述第一寄生电容Cp1的第二端与上述接地端GND连接；
第二寄生电容Cp2，上述第二寄生电容Cp2的第一端与上述比较器10的负输入端Vn连接，上述第二寄生电容Cp2的第二端与上述接地端GND连接。
上述方案中，比较器的正输入端与各第一采样电容的下极板连接，比较器的负输入端与各第二采样电容的下极板连接，与第一采样电容连接的第一上极板开关单元可连接至电压正输入端、参考电压端或者接地端，与第二采样电容连接的第二上极板开关单元可连接至电压负输入端、参考电压端或者接地端，应用本方案的模数转换电路，在采样阶段，第一采样电容的上极板与电压正输入端连接，第一下极板开关闭合，第一寄生电容的连接在参考电压端与接地端之间，第二采样电容的上极板与电压负输入端连接，第二下极板开关闭合，第二寄生电容的连接在参考电压端与接地端之间；在转换阶段完成以后，第一寄生电容的两端均与接地端连接，第二寄生电容的两端均与接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。
需要说明的是，第一寄生电容和第二寄生电容是由于芯片金属层之间或者比较器10内部电路在其输入端产生的寄生电容。
本申请的又一种实施例，如图2所示，上述模数转换电路还包括SAR逻辑单元20，上述SAR逻辑单元20的输入端与上述比较器10的输出端连接，上述SAR逻辑单元20的第一输出端与上述第一上极板开关阵列连接，上述SAR逻辑单元20的第二输出端与上述第二上极板开关阵列连接，上述SAR逻辑单元20根据上述比较器10的输出控制各上述第一上极板开关单元K1的状态，以控制各上述第一采样电容C1的上极板和上述第一预定端连接，上述SAR逻辑单元20还根据上述比较器10的输出控制各上述第二上极板开关单元K2的状态，以控制各上述第二采样电容C2的上极板和上述第二预定端连接，SAR逻辑单元20根据比较器10的输出控制各第一上极板开关单元K1的状态，以控制各第一采样电容C1的上极板和第一预定端连接，SAR逻辑单元20根据比较器10的输出控制各第二上极板开关单元K2的状态，以控制各第二采样电容C2的上极板和第二预定端连接，以控制模数转换电路运行在不同的状态下，由于该模数转换电路对寄生电容不敏感，使得该电路可用于测量绝对值电压，且应用该电路不会降低输入电压的范围，即不会降低信号对热噪声等非理想因素产生的噪底的比值。
本申请的另一种实施例，如图2所示，上述第一采样电容C1有N-1个，上述第二采样电容C2有N-1个，N为上述模数转换电路的比特数，如图2所示，从距离比较器10输入端由远到近第一采样电容C1的电容值呈2倍关系逐渐递增，具体来说，在第一采样电容阵列和第二采样电容阵列中，距离比较器10最远的电容(第一采样电容C1或第二采样电容C2)的容值假设为C，其余电容(第一采样电容C1或第二采样电容C2)的容值依次为2C，4C，…，2N-1C。
本申请的再一种实施例，如图2所示，各上述第一上极板开关单元K1包括多个第一晶体管，上述SAR逻辑单元20通过控制各上述第一晶体管的断开与闭合，以控制各上述第一采样电容C1的上极板和上述第一预定端连接，各上述第二上极板开关单元K2包括多个第二晶体管，上述SAR逻辑单元20通过控制各上述第二晶体管的断开与闭合，以控制各上述第二采样电容C2的上极板和上述第二预定端连接，SAR逻辑单元20通过控制各上述第一晶体管的断开与闭合，实现了对第一采样电容C1的上极板和第一预定端连接的控制，以及第二采样电容C2的上极板和第二预定端连接的控制。
本申请的一种实施例，上述第一晶体管包括MOS和/或BJT，上述第二晶体管包括MOS管和/或BJT。
本申请的另一种实施例，如图2和图3所示，上述第一上极板开关单元K1具有第一DAC控制信号端DAC1、第一DAC使能信号端DAS1、第一自举时钟信号接入端CLK1、第一参考电压接入端VREF1、第一输入信号接入端VIP1、第一接地信号接入端GND1和第一输出信号端VOT1，上述第一晶体管有四个分别为：第一N型MOS管N1、第一P型MOS管P1、第二N型MOS管N2和第三N型MOS管N3，上述第一N型MOS管N1的栅极与上述第一自举时钟信号接入端CLK1连接，上述第一N型MOS管N1的源极与上述第一输入信号接入端VIN1连接，上述第一N型MOS管N1的漏极分别与上述第一P型MOS管P1的漏极、上述第二N型MOS管N2的漏极以及上述第一输出信号端VOT1连接，上述第一P型MOS管P1的源极与上述第一参考电压接入端VREF1连接，上述第一P型MOS管P1的栅极与上述第一DAC控制信号端DAC1连接，上述第二N型MOS管N2的栅极与上述第一DAC使能信号端DAS1连接，上述第二N型MOS管N2的源极与上述第三N型MOS管N3的漏极连接，上述第三N型MOS管N3的栅极与上述第一DAC控制信号端DAC1连接，上述第三N型MOS管N3的源极与上述第一接地信号接入端GND1连接，上述第一DAC控制信号端DAC1与上述SAR逻辑单元20的第一输出端连接，上述第一参考电压接入端VREF1与上述参考电压端Vref连接，上述第一输入信号接入端VIP1与上述电压正输入端Vip连接，上述第一接地信号接入端GND1与上述接地端GND连接，上述第一输出信号端VOT1与对应的上述第一采样电容C1的上极板连接。
需要说明的是，本申请的实施例的第一N型MOS管、第一P型MOS管、第二N型MOS管和第三N型MOS管均为增强型MOSFET，当然，本领域技术人员可以根据实际情况选择合适的MOS管的种类。
本申请的另一种实施例，如图2和图4所示，上述第二上极板开关单元K2具有第二DAC控制信号端DAC2、第二DAC使能信号端DAS2、第二自举时钟信号接入端CLK2、第二参考电压接入端VREF2、第二输入信号接入端VIN1、第二接地信号接入端GND2和第二输出信号端VOT2，上述第二晶体管有四个分别为：第四N型MOS管N4、第二P型MOS管P2、第五N型MOS管N5和第六N型MOS管N6，上述第四N型MOS管N4的栅极与上述第二自举时钟信号接入端CLK2连接，上述第四N型MOS管N4的源极与上述第二输入信号接入端VIP1连接，上述第四N型MOS管N4的漏极分别与上述第二P型MOS管P2的漏极、上述第五N型MOS管N5的漏极以及上述第二输出信号端VOT2连接，上述第二P型MOS管P2的源极与上述第二参考电压接入端VREF2连接，上述第二P型MOS管P2的栅极与上述第二DAC控制信号端DAC2连接，上述第五N型MOS管N5的栅极与上述第二DAC使能信号端DAS2连接，上述第五N型MOS管N5的源极与上述第六N型MOS管N6的漏极连接，上述第六N型MOS管N6的栅极与上述第二DAC控制信号端DAC2连接，上述第六N型MOS管N6的源极与上述第二接地信号接入端GND2连接，上述第二DAC控制信号端DAC2与上述SAR逻辑单元20的第二输出端连接，上述第二参考电压接入端VREF2与上述参考电压端Vref连接，上述第二输入信号接入端VIN1与上述电压负输入端Vin连接，上述第二接地信号接入端GND2与上述接地端GND连接，上述第二输出信号端VOT2与对应的上述第二采样电容C2的上极板连接。
需要说明的是，本申请的实施例的第四N型MOS管、第二P型MOS管、第五N型MOS管和第六N型MOS管均为增强型MOSFET，当然，本领域技术人员可以根据实际情况选择合适的MOS管的种类。
本申请的一种实施例，上述比较器有多个，图8为根据本发明实施例的多动态比较器(COMP)架构，该架构为共用预放大器(Pre amp)的多比较器(COMP)电路，共用预放大器(Pre amp)的输出与多比较器(COMP)的输入连接，多比较器(COMP)的输出与CAP DAC连接，该架构直接使用动态比较器驱动DAC开关(第一上极板开关单元或第二上极板开关单元)，从而省略了锁存器的建立时间，这对于高速的ADC应用非常关键。
本申请的再一种实施例，如图7和图8所示，上述比较器包括模拟放大器(Pre amp)和数字比较器(COMP)，上述比较器的正输入端为上述模拟放大器的正输入端，上述比较器的负输入端为上述模拟放大器的负输入端，上述模拟放大器的输出端与上述数字比较器的输入端连接。
本申请的又一种典型的实施例，提供了一种电子装置，包括任意一种上述的模数转换电路，该电子装置中比较器的正输入端与各第一采样电容的下极板连接，比较器的负输入端与各第二采样电容的下极板连接，与第一采样电容连接的第一上极板开关单元可连接至电压正输入端、参考电压端或者接地端，与第二采样电容连接的第二上极板开关单元可连接至电压负输入端、参考电压端或者接地端，应用本方案的模数转换电路，在采样阶段，第一采样电容的上极板与电压正输入端连接，第一下极板开关闭合，第一寄生电容的连接在参考电压端与接地端之间，第二采样电容的上极板与电压负输入端连接，第二下极板开关闭合，第二寄生电容的连接在参考电压端与接地端之间；在转换阶段完成以后，第一寄生电容的两端均与接地端连接，第二寄生电容的两端均与接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。
实施例1
本实施涉及一种模数转换电路，如图2所示，具有电压正输入端Vip、电压负输入端Vin、参考电压端Vref和接地端GND，还包括：采样电容阵列、采样开关阵列、比较器10、第一下极板开关D1、第二下极板开关D2、SAR逻辑单元20、第一寄生电容Cp1和第二寄生电容Cp2；
采样电容阵列包括第一采样电容阵列和第二采样电容阵列，第一采样电容阵列包括多个第一采样电容C1，第二采样电容阵列包括多个第二采样电容C2；
采样开关阵列包括第一上极板开关阵列和第二上极板开关阵列，第一上极板开关阵列包括多个第一上极板开关，第二上极板开关阵列包括多个第二上极板开关，第一上极板开关用于电连接第一采样电容C1的上极板和第一预定端，第一预定端为电压正输入端Vip、参考电压端Vref和接地端GND中的一个，第二上极板开关用于电连接第二采样电容C2的上极板和第二预定端，第二预定端为电压负输入端Vin、参考电压端Vref和接地端GND中的一个；
比较器10包括正输入端和负输入端，各第一采样电容C1的下极板分别与正输入端连接，各第二采样电容C2的下极板分别与负输入端连接；
第一下极板开关D1的第一端与参考电压端Vref连接，第一下极板开关D1的第二端与比较器10的正输入端Vp连接；
第二下极板开关D2的第一端与参考电压端Vref连接，第二下极板开关D2的第二端与比较器10的负输入端Vn连接；
SAR逻辑单元20的输入端与比较器10的输出端连接，SAR逻辑单元20的第一输出端与第一上极板开关阵列电连接，SAR逻辑单元20的第二输出端与第二上极板开关阵列电连接，SAR逻辑单元20根据比较器10的输出控制第一上极板开关的状态，以控制第一采样电容C1的上极板和第一预定端电连接，SAR逻辑单元20还根据比较器10的输出控制第二上极板开关的状态，以控制第二采样电容C2的上极板和第二预定端电连接；
第一寄生电容Cp1，第一寄生电容Cp1的第一端与比较器10的正输入端Vp连接，第一寄生电容Cp1的第二端与接地端GND连接；
第二寄生电容Cp2，第二寄生电容Cp2的第一端与比较器10的负输入端Vn连接，第二寄生电容Cp2的第二端与接地端GND连接；
第一采样电容C1有N-1个，第二采样电容C2有N-1个，N为模数转换电路的比特数，如图2所示，从距离比较器10输入端由远到近第一采样电容C1的电容值呈2倍关系逐渐递增，具体来说，在第一采样电容阵列和第二采样电容阵列中，距离比较器10最远的电容(第一采样电容C1或第二采样电容C2)的容值假设为C，其余电容(第一采样电容C1或第二采样电容C2)的容值依次为2C，4C，…，2N-1C。
在图1传统的单调性电容开关逐次逼近型模数转换电路中，包括：电压正输入端Vip、电压负输入端Vin、参考电压端Vref和接地端GND，还包括：采样电容阵列、采样开关阵列、比较器10、第一下极板开关D1、第二下极板开关D2、SAR逻辑单元20、第一寄生电容Cp1和第二寄生电容Cp2；
采样电容阵列包括第一采样电容阵列和第二采样电容阵列，第一采样电容阵列包括多个第一采样电容C1，第二采样电容阵列包括多个第二采样电容C2；
采样开关阵列包括第一上极板开关阵列和第二上极板开关阵列，第一上极板开关阵列包括多个第一上极板开关，第二上极板开关阵列包括多个第二上极板开关；
比较器10包括正输入端和负输入端，各第一采样电容C1的下极板分别与正输入端连接，各第二采样电容C2的下极板分别与负输入端连接；
第一下极板开关D1的第一端与电压正输入端Vip连接，第一下极板开关D1的第二端与比较器10的正输入端Vp连接；
第二下极板开关D2的第一端与电压负输入端Vin连接，第二下极板开关D2的第二端与比较器10的负输入端Vn连接；
SAR逻辑单元20的输入端与比较器10的输出端连接，SAR逻辑单元20的第一输出端与第一上极板开关阵列电连接，SAR逻辑单元20的第二输出端与第二上极板开关阵列电连接，SAR逻辑单元20根据比较器10的输出控制第一上极板开关的状态，以控制第一采样电容C1的上极板与参考电压端Vref或接地端GND连接；SAR逻辑单元20还根据比较器10的输出控制第二上极板开关的状态，以控制第二采样电容C2的上极板与参考电压端Vref或接地端GND连接；
在采样阶段，比较器10输入端的寄生电容(包括第一寄生电容Cp1和第二寄生电容Cp2)同时也会对输入进行采样。在采样阶段，正负端电容网络的电荷差为(Vip-Vin)×(Ctot+Cp)；在转换结束以后，由于比较器10的正输入端Vp和负输入端Vn趋近于相等，所以正负端电容网络的电荷差为Dout/2n×Vref×Ctot，最终得到Dout＝(Vip-Vin)×(Ctot+Cp)/(2n×Vref×Ctot)，其中Ctot为采样电路的总电容，Cp为比较器10输入端寄生电容，Vref为参考电压。可以看到，Cp越大，Dout结果和真实值之间比例差距越大，越容易在输入未达到Vref的情况下达到饱和，为了尽量降低Cp，一般需要将电容的上极板接到比较器10输入端，同时需要降低比较器10输入管的尺寸，即使做了这样的处理，由于工艺限制，比较器10输入端仍然存在很大的寄生电容，而且减小输入管同时也会影响比较器10的速度。
而在图2中可以看到，在采样阶段，Cp两端的电压为参考电压和地电压的差，在转换阶段完成以后，Cp两端的电压均接地，Cp上的电荷不受输入电压影响，从而避免Cp对SARADC转换结果的影响。
SAR逻辑单元20的输入端连接比较器10的输出端，上述SAR逻辑单元20的第一输出端与上述第一上极板开关阵列连接，上述SAR逻辑单元20的第二输出端与上述第二上极板开关阵列连接，上述SAR逻辑单元20根据上述比较器10的输出控制各上述第一上极板开关单元K1的状态，以控制各上述第一采样电容C1的上极板与电压正输入端Vip、参考电压端Vref或接地端GND连接，上述SAR逻辑单元20根据上述比较器10的输出控制各上述第二上极板开关单元K2的状态，以控制各上述第二采样电容C2的上极板与电压负输入端Vin、参考电压端Vref或接地端GND连接，进而使得模数转换电路的输出逼近输入电压。
具体来说，SAR逻辑单元20的控制和判决逻辑是，首先第一采样电容C1的上极板与电压正输入端Vip连接，第一采样电容C1的下极板与参考电压端Vref连接，第二采样电容C2的上极板与电压负输入端Vin连接，第二采样电容C2的下极板与参考电压端Vref连接，采样输入信号，此时正端电容阵列(第一采样电容阵列)电荷为(Vip-Vref)×Ctot，负端电容阵列电荷为(Vin-Vref)×Ctot；
然后在置换阶段，第一采样电容C1的上极板接地，第二采样电容C2的上极板接地，此时比较器10的正输入端Vp的电压为Vref-Vip，比较器10的负输入端Vn的电压为Vref-Vin，使得比较器10的正输入端Vp和负输入端的电压的差值为(Vin-Vip)，然后比较器10进行第一次比较，由于存在置换阶段，本发明实施例的比较器10输入和传统单调性电容开关SAR ADC的比较器10的极性相反。
第一次比较器比较，如果正输入端电压大于负输入端电压，则最高位码字输出为0，把负输入端的第二采样电容阵列的最高位第二采样电容C2的上极板连接到参考电压，其余第二采样电容C2的上极板仍然连接接地，正输入端第一采样电容阵列的所有电容的上极板均接地；如果正输入端电压小于负输入端电压，则最高位码字输出为1，把正输入端的第一采样电容阵列的最高位第一采样电容C1的上极板开关连接到参考电压，其余第一采样电容C1的上极板仍然接地，负输入端第二采样电容阵列的所有第二采样电容C2的上极板均接地，待比较器输入电压稳定以后，可以进行第二次比较。
对第二次比较，如果第二次比较器的结果是正输入端电压大于负输入端电压，则次高位码字输出为0，并把负输入端的第二采样电容阵列的次高位第二采样电容C2的上极板连接到参考电压；如果正输入端电压小于负输入端电压，则次高位码字输出为1，并把正输入端的第一采样电容阵列的次高位第一采样电容C1的上极板开关连接到参考电压。以此类推，如果当前结果是正输入端电压大于负输入端电压，则下一位码字输出为0，并把负输入端下一位第二采样电容C2的上极板连接到参考电压；如果当前结果是正输入端电压小于负输入端电压，则下一位码字输出为1，并把正输入端下一位第一采样电容C1的上极板连接到参考电压。直到所有电容都判断完成为止。当所有电容判决完成后，同时得到了所有的转换码字。
实施例2
本实施例涉及第一上极板开关单元和第二上极板开关单元具体的工作状态。
图3为根据本发明实施例的第一上极板开关单元K1的示意图，图4为根据本发明实施例的第二上极板开关单元K2的示意图。
在采样阶段第一自举时钟信号接入端CLK1接入的电压为高电压，使得第一N型MOS管N1(相当于自举开关)导通，第一DAC使能信号端DAS1接入的电压为低电压，使得第二N型MOS管N2截止；第一DAC控制信号端DAC1接入的电压为高电压，使得第一P型MOS管P1截止，使得第一输出信号端VOT1连接在电压正输入端Vip，即使得第一采样电容C1的上极板与电压正输入端Vip连接；
在采样阶段第二自举时钟信号接入端CLK2接入的电压为高电压，使得第四N型MOS管N4(相当于自举开关)导通，第二DAC使能信号端DAS2接入的电压为低电压，使得第五N型MOS管N5截止，第二DAC控制信号端DAC2接入的电压为高电压，使得第二P型MOS管P2截止，使得第二输出信号端VOT2连接在电压负输入端Vin，即使得第二采样电容C2的上极板与电压负输入端Vin连接；
在置换阶段，第一自举时钟信号接入端CLK1接入的电压为低电压，使得第一N型MOS管N1截止，第一DAC使能信号端DAS1接入的电压为高电压，第一DAC控制信号端DAC1接入的电压为高电压，使得第二N型MOS管N2和第三N型MOS管N3均导通，使得第一P型MOS管P1截止，即使得第一采样电容C1的上极板与接地端GND连接，由于置换阶段在整个采样，置换，转换周期中占比很小，因此下拉时间占整个第一上极板开关单元K1工作周期的时间比例小，下拉速度较低并不会对工作时间产生太大的影响；
在置换阶段，第二自举时钟信号接入端CLK2接入的电压为低电压，使得第四N型MOS管N4截止，第二DAC使能信号端DAS2接入的电压为高电压，第二DAC控制信号端DAC2接入的电压为高电压，使得第五N型MOS管N5和第六N型MOS管N6均导通，使得第二P型MOS管P2截止，即使得第二采样电容C2的上极板与接地端GND连接，由于置换阶段在整个采样，置换，转换周期中占比很小，因此下拉时间占整个第二开关单元工作周期的时间比例小，下拉速度较低并不会对工作时间产生太大的影响；
在转换阶段，第一自举时钟信号接入端CLK1接入的电压为低电压，使得第一N型MOS管N1截止，第一DAC使能信号端DAS1接入的电压为高电压，当比较器输出为0时，第一DAC控制信号端DAC1接入的电压为低电压，使得第三N型MOS管N3截止，使得第一P型MOS管P1导通，即使得第一采样电容C1的上极板与参考电压端Vref连接，此时，第二采样电容C2的上极板仍然与接地端GND连接；当比较器输出为1时，第二DAC控制信号端DAC2接入的电压为低电压，使得第六N型MOS管N6截止，使得第二P型MOS管P2导通，即使得第二采样电容C2的上极板与参考电压端Vref连接，此时，第一采样电容C1的上极板仍然与接地端GND连接。
实施例3
本实施例涉及模数转换电路的时序，图5为模数转换电路的时序图。
CLKS(第一DAC使能信号(第一DAC使能信号端DAS1接入的信号)取反或者第二DAC使能信号(第二DAC使能信号端DAS2接入的信号)取反为第一上极板开关单元K1、第一下极板开关D1、第二上极板开关单元K2以及第二下极板开关D2的控制信号，CLKS为高时，第一采样电容C1的上极板连接至电压正输入端Vip，第一下极板开关D1导通，比较器的正输入端Vp连接至参考电压端Vref；第二采样电容C2的上极板连接至电压负输入端Vin，第二下极板开关D2导通，比较器的负输入端Vn连接至参考电压端Vref；第一采样电容阵列对电压正输入端Vip与参考电压端Vref的差值进行采样，第二采样电容阵列对电压负输入端Vin与参考电压端Vref的差值进行采样；
DAC(M，M＝N-1,N-2,N-3…1)为第一DAC控制信号(第一DAC控制信号端DAC1接入的信号)或者第二DAC控制信号(第二DAC控制信号端DAC2接入的信号)，在CLKS为高时，DACM不对第一上极板开关单元K1或第二上极板开关单元K2进行控制，第一上极板开关单元K1或者第二上极板开关单元K2为高阻。
在CLKS为低以后，比较器的正输入端Vp的输入电平为参考电压与电压正输入端Vip的电压的差值，比较器的负输入端Vn的输入电平为参考电压与电压负输入端Vin的电压的差值，比较器的正输入端Vp与负输入端Vn的差值为电压负输入端Vin的电压与电压正输入端Vip的电压的差值，待比较器输入端电压稳定以后，即进行第一次比较器比较。
DAC(N-1)首先根据第一次比较器结果进行控制，当比较器输出为1时，说明第一次比较时比较器的正端输入小于负端输入，正端的DAC(N-1)变为高，负端的DAC(N-1)仍然接地，数字输出的最高位为第一次比较器比较结果取反，为0；当比较器输出为0时，说明第一次比较时正端输入大于负端输入，负端的DAC(N-1)变为高，正端的DAC(N-1)仍然接地，数字输出的最高位为第一次比较器比较结果取反，为1。待比较器输入端电压稳定以后，即进行第二次比较器比较。
之后的时序依次类推，DAC(M，M＝N-1,N-2,N-3…1)首先根据第N-M次比较器结果进行控制，当比较器输出为1时，说明第N-M次比较时正端输入小于负端输入，正端的DAC(M)变为高，负端的DAC(M)仍然接地，数字输出的第M位为第M次比较器比较结果取反，为0。当比较器输出为0时，说明第N-M次比较时正端输入大于负端输入，负端的DAC(M)变为高，正端的DAC(M)仍然接地，数字输出的第M位为第M次比较器比较结果取反，为0。数字输出依此时序得到，直到最低位第0位输出后，这一次输入的转换结束。
图6为比较器输入端电平，虚线为比较器正输入端的输入电平，实线为比较器负输入端的输入电平，在采样阶段比较器的正输入端和负输入端均接入参考电压，在置换阶段，第一采样电容上极板和第二采样电容的上极板均接地，此时比较器输入的共模为参考电压和输入共模电压之差。在之后的转换阶段每一个DAC(M)变换后，都有比较器的一端往上升高1/2(N-M)的参考电压，比较器的输入共模随转换的进行不停升高，最终逼近参考电压。
需要说明的是，本实施的时序图可以应用于一般二进制采样网络架构，也适用于分段型采样网络架构，或者说适用于任何利用单调性电容开关时序将电容阵列减半的衍生架构，但是在某些情况下，可以以不同于此处的时序所示出或描述的关系。
实施例4
本实施例涉及单调性电容开关逐次逼近型模数转换电路，如图7为传统的SAR逻辑架构，比较器由预放大器(Pre amp)和动态比较器(COMP)构成，动态比较器输出接到锁存器(SAR逻辑单元)处，Q为SAR逻辑单元的第一输出端，QN为SAR逻辑单元的第二输出端，CAPDAC1包括图2中的第一采样电容阵列、第一上极板开关阵列、第一下极板开关D1以及第一寄生电容Cp1，CAP DAC2包括图2中的第二采样电容阵列、第二上极板开关阵列、第二下极板开关D2以及第二寄生电容Cp2，图7中的Delay cell为延时单元，用于产生延时保证比较器在延时时间内完成比较，COMP START为比较器开始工作，COMP RESULT为比较器产生比较结果，LATCH RESULT为锁存器锁存比较器结果，DAC RESULT为由锁存器结果产生相应的DAC控制信号，COMP START AGAIN为下一个比较周期开始，LATCH DELAY为锁存器延时，DAC SWDELAY为DAC开关延时，DAC SETTLE为DAC建立时间，由于动态比较器后续还需要驱动锁存器，因此SAR逻辑的延时除了比较器延时，DAC开关延时以及DAC建立延时，还有锁存器的建立时间。图8为根据本发明实施例的多动态比较器(COMP)架构，该架构为共用预放大器(Preamp)的多比较器(COMP)电路，共用预放大器(Pre amp)的输出与多比较器(COMP)的输入连接，多比较器(COMP)的输出与CAP DAC连接，该架构直接使用动态比较器驱动DAC开关(第一上极板开关单元或第二上极板开关单元)，从而省略了锁存器的建立时间，这对于高速的ADC应用非常关键。
另外，图8示出的多动态比较器(COMP)架构以动态比较器代替锁存输出的锁存器(SAR逻辑单元)，CAP DAC1包括图2中的第一采样电容阵列、第一上极板开关阵列、第一下极板开关D1以及第一寄生电容Cp1，CAP DAC2包括图2中的第二采样电容阵列、第二上极板开关阵列、第二下极板开关D2以及第二寄生电容Cp2，VOP1、VOP2、VOP3、VOP4为COMP的第一输出端，VON1、VON2、VON3、VON4为COMP的第二输出端，图8中的Delay cell为延时单元，用于产生延时保证比较器在延时时间内完成比较，COMP_EN为比较器使能信号，COMP RESULT为比较器产生比较结果，DAC RESULT为由锁存器结果产生相应的DAC控制信号，COMP STARTAGAIN为下一个比较周期开始，DAC SW DELAY为DAC开关延时，DAC SETTLE为DAC建立时间。每个动态比较器在一个采样，置换，转换周期内不需要进行重置，每个动态比较器仅进行一次比较，省略了重置时间和比较器输出锁存器进行锁存的时间。
传统的单调性电容开关SAR ADC，其输入的共模随转换过程不停减小，只能使用PMOS输入的晶体管，而本发明实施例比较器由NMOS管输入的预放大电路和多级动态比较器组成，NMOS管速度较PMOS管更快，更有利于高速应用。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的模数转换电路，比较器的正输入端与各第一采样电容的下极板连接，比较器的负输入端与各第二采样电容的下极板连接，与第一采样电容连接的第一上极板开关单元可连接至电压正输入端、参考电压端或者接地端，与第二采样电容连接的第二上极板开关单元可连接至电压负输入端、参考电压端或者接地端，应用本方案的模数转换电路，在采样阶段，第一采样电容的上极板与电压正输入端连接，第一下极板开关闭合，第一寄生电容的连接在参考电压端与接地端之间，第二采样电容的上极板与电压负输入端连接，第二下极板开关闭合，第二寄生电容的连接在参考电压端与接地端之间；在转换阶段完成以后，第一寄生电容的两端均与接地端连接，第二寄生电容的两端均与接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。
2)、本申请的电子装置，比较器的正输入端与各第一采样电容的下极板连接，比较器的负输入端与各第二采样电容的下极板连接，与第一采样电容连接的第一上极板开关单元可连接至电压正输入端、参考电压端或者接地端，与第二采样电容连接的第二上极板开关单元可连接至电压负输入端、参考电压端或者接地端，应用本方案的模数转换电路，在采样阶段，第一采样电容的上极板与电压正输入端连接，第一下极板开关闭合，第一寄生电容的连接在参考电压端与接地端之间，第二采样电容的上极板与电压负输入端连接，第二下极板开关闭合，第二寄生电容的连接在参考电压端与接地端之间；在转换阶段完成以后，第一寄生电容的两端均与接地端连接，第二寄生电容的两端均与接地端连接，第一寄生电容上的电荷不会受到电压正输入端的电压的影响，第二寄生电容上的电荷不会受到电压负输入端的电压的影响，从而避免了第一寄生电容和第二寄生电容对模数转换电路转换结果的影响，即本方案的模数转换电路对寄生电容不敏感。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种模数转换电路，其特征在于，具有电压正输入端、电压负输入端、参考电压端和接地端，还包括：
采样电容阵列，包括第一采样电容阵列和第二采样电容阵列，所述第一采样电容阵列包括多个第一采样电容，所述第二采样电容阵列包括多个第二采样电容；
采样开关阵列，包括第一上极板开关阵列和第二上极板开关阵列，所述第一上极板开关阵列包括多个第一上极板开关单元，所述第二上极板开关阵列包括多个第二上极板开关单元，所述第一上极板开关单元用于连接所述第一采样电容的上极板和第一预定端，所述第一预定端为所述电压正输入端、所述参考电压端和所述接地端中的一个，所述第二上极板开关单元用于连接所述第二采样电容的上极板和第二预定端，所述第二预定端为所述电压负输入端、所述参考电压端和所述接地端中的一个；
至少一个比较器，包括正输入端和负输入端，各所述第一采样电容的下极板分别与所述正输入端连接，各所述第二采样电容的下极板分别与所述负输入端连接；
第一下极板开关，所述第一下极板开关的第一端与所述参考电压端连接，所述第一下极板开关的第二端与所述比较器的正输入端连接；
第二下极板开关，所述第二下极板开关的第一端与所述参考电压端连接，所述第二下极板开关的第二端与所述比较器的负输入端连接；
第一寄生电容，所述第一寄生电容的第一端与所述比较器的正输入端连接，所述第一寄生电容的第二端与所述接地端连接；
第二寄生电容，所述第二寄生电容的第一端与所述比较器的负输入端连接，所述第二寄生电容的第二端与所述接地端连接。
2.根据权利要求1所述的模数转换电路，其特征在于，所述模数转换电路还包括：
SAR逻辑单元，所述SAR逻辑单元的输入端与所述比较器的输出端连接，所述SAR逻辑单元的第一输出端与所述第一上极板开关阵列连接，所述SAR逻辑单元的第二输出端与所述第二上极板开关阵列连接，所述SAR逻辑单元根据所述比较器的输出控制各所述第一上极板开关单元的状态，以控制各所述第一采样电容的上极板和所述第一预定端连接，所述SAR逻辑单元还根据所述比较器的输出控制各所述第二上极板开关单元的状态，以控制各所述第二采样电容的上极板和所述第二预定端连接。
3.根据权利要求1或2所述的模数转换电路，其特征在于，所述第一采样电容有N-1个，所述第二采样电容有N-1个，N为所述模数转换电路的比特数。
4.根据权利要求2所述的模数转换电路，其特征在于，各所述第一上极板开关单元包括多个第一晶体管，所述SAR逻辑单元通过控制各所述第一晶体管的断开与闭合，以控制各所述第一采样电容的上极板和所述第一预定端连接，各所述第二上极板开关单元包括多个第二晶体管，所述SAR逻辑单元通过控制各所述第二晶体管的断开与闭合，以控制各所述第二采样电容的上极板和所述第二预定端连接。
5.根据权利要求4所述的模数转换电路，所述第一晶体管包括MOS和/或BJT，所述第二晶体管包括MOS管和/或BJT。
6.根据权利要求4所述的模数转换电路，所述第一上极板开关单元具有第一DAC控制信号端、第一DAC使能信号端、第一自举时钟信号接入端、第一参考电压接入端、第一输入信号接入端、第一接地信号接入端和第一输出信号端，所述第一晶体管有四个分别为：第一N型MOS管、第一P型MOS管、第二N型MOS管和第三N型MOS管，所述第一N型MOS管的栅极与所述第一自举时钟信号接入端连接，所述第一N型MOS管的源极与所述第一输入信号接入端连接，所述第一N型MOS管的漏极分别与所述第一P型MOS管的漏极、所述第二N型MOS管的漏极以及所述第一输出信号端连接，所述第一P型MOS管的源极与所述第一参考电压接入端连接，所述第一P型MOS管的栅极与所述第一DAC控制信号端连接，所述第二N型MOS管的栅极与所述第一DAC使能信号端连接，所述第二N型MOS管的源极与所述第三N型MOS管的漏极连接，所述第三N型MOS管的栅极与所述第一DAC控制信号端连接，所述第三N型MOS管的源极与所述第一接地信号接入端连接，所述第一DAC控制信号端与所述SAR逻辑单元的第一输出端连接，所述第一参考电压接入端与所述参考电压端连接，所述第一输入信号接入端与所述电压正输入端连接，所述第一接地信号接入端与所述接地端连接，所述第一输出信号端与对应的所述第一采样电容的上极板连接。
7.根据权利要求4所述的模数转换电路，所述第二上极板开关单元具有第二DAC控制信号端、第二DAC使能信号端、第二自举时钟信号接入端、第二参考电压接入端、第二输入信号接入端、第二接地信号接入端和第二输出信号端，所述第二晶体管有四个分别为：第四N型MOS管、第二P型MOS管、第五N型MOS管和第六N型MOS管，所述第四N型MOS管的栅极与所述第二自举时钟信号接入端连接，所述第四N型MOS管的源极与所述第二输入信号接入端连接，所述第四N型MOS管的漏极分别与所述第二P型MOS管的漏极、所述第五N型MOS管的漏极以及所述第二输出信号端连接，所述第二P型MOS管的源极与所述第二参考电压接入端连接，所述第二P型MOS管的栅极与所述第二DAC控制信号端连接，所述第五N型MOS管的栅极与所述第二DAC使能信号端连接，所述第五N型MOS管的源极与所述第六N型MOS管的漏极连接，所述第六N型MOS管的栅极与所述第二DAC控制信号端连接，所述第六N型MOS管的源极与所述第二接地信号接入端连接，所述第二DAC控制信号端与所述SAR逻辑单元的第二输出端连接，所述第二参考电压接入端与所述参考电压端连接，所述第二输入信号接入端与所述电压负输入端连接，所述第二接地信号接入端与所述接地端连接，所述第二输出信号端与对应的所述第二采样电容的上极板连接。
8.根据权利要求1所述的模数转换电路，其特征在于，所述比较器有多个。
9.根据权利要求1或2所述的模数转换电路，其特征在于，所述比较器包括模拟放大器和数字比较器，所述比较器的正输入端为所述模拟放大器的正输入端，所述比较器的负输入端为所述模拟放大器的负输入端，所述模拟放大器的输出端与所述数字比较器的输入端连接。
10.一种电子装置，其特征在于，包括权利要求1至9中任一项所述的模数转换电路。
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