CN117215361A - 一种斜坡电压产生电路及波形数字化系统 - Google Patents
一种斜坡电压产生电路及波形数字化系统 Download PDFInfo
- Publication number
- CN117215361A CN117215361A CN202311229984.6A CN202311229984A CN117215361A CN 117215361 A CN117215361 A CN 117215361A CN 202311229984 A CN202311229984 A CN 202311229984A CN 117215361 A CN117215361 A CN 117215361A
- Authority
- CN
- China
- Prior art keywords
- tube
- type
- bias
- grid
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 238000005070 sampling Methods 0.000 claims description 9
- 101100243558 Caenorhabditis elegans pfd-3 gene Proteins 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 description 10
- 238000013139 quantization Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000009206 nuclear medicine Methods 0.000 description 1
- 230000005433 particle physics related processes and functions Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
本发明涉及波形数字化定时技术领域，提供一种斜坡电压产生电路及波形数字化系统，斜坡电压产生电路包括：参考电流源IREF、运算放大器OPA、积分电容CF、复位开关SW和基线电压VBASE；所述运算放大器OPA的正相输入端与基线电压VBASE相连，负相输入端与参考电流源IREF相连；所述积分电容CF的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP；所述复位开关SW的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP，控制端连接至时钟ADC_ENB。本发明电路结构简单，降低设计复杂度，减小面积开销，提高波形数字化技术的性能。
Description
技术领域
本发明涉及波形数字化定时技术及其集成电路领域，尤其涉及一种斜坡电压产生电路及波形数字化系统。
背景技术
对间歇性瞬发信号的高速采样与模数转换，在汽车雷达、核医学成像、粒子物理等领域有着广泛的应用前景。波形数字化技术是近年来针对这一问题的一种比较重要的解决方案。同时，相比单阈值前沿定时、多阈值前沿定时、恒比定时等常用定时技术，波形数字化定时技术被普遍认为具备更为优良的时间分辨性能。
随着采样率的提高，对模拟前端的精度和功耗越来越成为制约该技术应用的瓶颈，特别是随着供电电压的降低，该技术越来越难以进行大规模像素化应用。因此，降低模拟电路的复杂度，同时通过数字辅助技术和片外校准等方法弥补简化后模拟电路的精度缺陷，可以在很大程度上缓解该技术发展面临的困境，使得高速、大采样深度、大规模像素阵列同时低功耗、低成本的像素化波形数字化成为可能。
斜坡电压产生电路是波形数字化系统的重要组成部分，传统的斜坡电压产生电路包含一个参考电流源(IREF)，一个运算放大器(OPA)、一个积分电容(CF)、三个控制开关(SW1～3)、一个基线电压(VBASE)和一个偏置电压VBIAS。其中，复位开关(SW1～3)分别受复位时钟(RESET)、停止时钟(STOP)和启动时钟(START)控制。启动时钟和停止时钟用于切换参考电流源。当启动时钟有效时，停止时钟失效，参考电流对积分电容充电，产生斜坡电压VRAMP，且随时间线性增大，量化(即模拟信号转数字信号)开始。当停止时钟有效时，启动时钟失效，参考电流与积分电容断开，并且连接至偏置电压VBIAS，量化停止。且在量化信号再次有效之前，让复位时钟有效，对积分电容清零复位，使得斜坡电压VRAMP恢复到基线电压VBASE。
传统的斜坡电压产生电路，存在以下技术问题：
(1)总共包含三个开关，电路结构相对复杂，面积开销较大。
(2)开关SW3直接与运放的负向输入端，即虚地点，相连，开关切换过程中会引入失调电压，时钟馈通等问题，影响精度，电路存在较大的输入误差。
(3)由于参考电流源通过SW2和SW3切换，如果VBIAS和VBASE两个电平不一致，就会给参考电流的稳定输出带来延时作用，进而应引入斜坡电压失调，
输出电压精度受参考电流开关切换影响。
(4)共需要3个控制时钟，即复位时钟RESET，启动时钟START和停止时钟STOP。且一般不能复用典型的波形数字化系统资源，控制时钟较复杂。
(5)需要额外的偏置电压VBIAS，且噪声性能较差。
发明内容
本发明主要解决传统的斜坡电压产生电路的上述技术问题，提出一种斜坡电压产生电路及波形数字化系统，电路结构简单，降低设计复杂度，节省面积开销，提高波形数字化技术的性能。
本发明提供了一种斜坡电压产生电路，包括：参考电流源IREF、运算放大器OPA、积分电容CF、复位开关SW和基线电压VBASE；
所述运算放大器OPA的正相输入端与基线电压VBASE相连，负相输入端与参考电流源IREF相连；
所述积分电容CF的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP；
所述复位开关SW的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP，控制端连接至时钟ADC_ENB。
优选的，所述运算放大器OPA的一种实现形式，包括：第一差分输入管M1a、第二差分输入管M1b、第一p型偏置管M2、第一n型偏置管M3a、第二n型偏置管M3b、第一n型共栅管M4a、第二n型共栅管M4b、第二p型共栅管M5a、第三p型共栅管M5b、第四p型偏置管M6a、第五p型偏置管M6b、放大管M7、第六p型偏置管M8、电阻Rz和电容Cc；
所述第一差分输入管M1a、第二差分输入管M1b的源极短接，所述第一差分输入管M1a的栅极连接至第一差分输入信号Vinp，所述第二差分输入管M1b的栅极连接至第二差分输入信号Vinn；
所述第一p型偏置管M2的漏极连接至第一差分输入管M1a和第二差分输入管M1b的源极，栅极连接至第一偏置电平Vbp1，源极连接至电源电压VDD；
所述第一n型偏置管M3a、第二n型偏置管M3b的源极均连接至地，所述第一n型偏置管M3a的漏极与第一n型共栅管M4a的源极、第一差分输入管M1a的漏极相连；
所述第二n型偏置管M3b的漏极与第二n型共栅管M4b的源极、第二差分输入管M1b的漏极相连，所述第二n型偏置管M3b的栅极连接至第二偏置电平Vbn1；
所述第一n型共栅管M4a、第二n型共栅管M4b的栅极分别连接至第三偏置电平Vbn2；
所述第二p型共栅管M5a的源极与第四p型偏置管M6a的漏极相连；所述第三p型共栅管M5b的源极与第五p型偏置管M6b的漏极相连；所述第二p型共栅管M5a、第三p型共栅管M5b的栅极分别连接至第四偏置电平Vbp2；
所述第四p型偏置管M6a和第五p型偏置管M6b的栅极分别与第三p型共栅管M5b的漏极、第二n型共栅管M4b的漏极相连；
所述放大管M7的栅极与第二p型共栅管M5a的漏极、第一n型共栅管M4a的漏极相连，源极连接至地，漏极连接至输出端Vout；
所述第六p型偏置管M8的源极连接至电源电压VDD，栅极连接至第一偏置电平Vbp1，漏极连接至输出端Vout；
所述电阻Rz和电容Cc串联，所述电阻Rz的另一端连接至所述放大管M7的栅极，所述电容Cc的另一端连接至输出端Vout。
对应的，本发明还提供一种波形数字化系统，包括：开关电容采样阵列、格雷码计数器、写电路、读电路以及本发明任意实施例提供的斜坡电压产生电路。
优选的，还包括：外围电路。
优选的，还包括：时钟ADC_EN；
所述时钟ADC_EN经过反相之后形成ADC_ENB用来控制复位开关SW。
本发明提供的一种斜坡电压产生电路及波形数字化系统，与现有技术相比具有以下优点：
1、将参考电流源直接与运放的负向端相连，除了开关SW2和SW3，只使用一个开关，从而消除了与开关相关的非理想效应。可以采用比较常用的运放结构，电路结构简单，降低设计复杂度。
2、将量化相位时钟直接控制复位开关，同时也减小了布线复杂度，因此，控制逻辑简单。
3、面积开销较小。减少开关数量直接减小了面积，尤其在大规模像素化应用是，由此带来的面积减小量是非常可观的。
4、可以在低电源电压下工作。例如，在1.2V供电条件下，斜坡电压的最大摆幅可以达到1Vpp，很好地解决了大动态范围与低供电电压之间的矛盾，具备低功耗优势。
5、配合常规的片外校准方法，可以使系统实现10位以上的有效分辨率，本发明精度高。
6、只使用了一个控制时钟，且控制时钟即为ADC_ENB，由系统提供，不需要额外产生控制时钟；无需偏置电平VBIAS。本发明可以采用传统的简单运算放大器结构。
7、本发明解决了低电源电压供电条件下采样速度、采样深度、像素规模、动态范围、功耗、面积、分辨率之间的矛盾，提高了波形数字化技术的性能，拓展了它的应用前景。
附图说明
图1是本发明提供的斜坡电压产生电路的电路原理图；
图2是本发明提供的运算放大器OPA的一种实现形式的电路原理图；
图3是本发明提供的波形数字化系统的电路原理图；
图4是本发明提供的波形数字化系统的时序图。
具体实施方式
为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
实施例一
如图1所示，本发明实施例提供的一种斜坡电压产生电路，包括：参考电流源IREF、运算放大器OPA、积分电容CF、复位开关SW和基线电压VBASE。其中复位开关受时钟ADC_ENB控制。
所述运算放大器OPA的正相输入端与基线电压VBASE相连，负相输入端与参考电流源IREF相连；
所述积分电容CF的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP；
所述复位开关SW的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP，控制端连接至时钟ADC_ENB。
本发明的斜坡电压产生电路中运放(核心部分)的一种可能的实现形式如图2所示。即米勒补偿的两级运放，且输入采用P型金属氧化物半导体场效应晶体管(简称PMOS管)以最大限度地增加斜坡电压的动态范围。本发明提供的运算放大器OPA的一种实现形式，包括：第一差分输入管M1a、第二差分输入管M1b、第一p型偏置管M2、第一n型偏置管M3a、第二n型偏置管M3b、第一n型共栅管M4a、第二n型共栅管M4b、第二p型共栅管M5a、第三p型共栅管M5b、第四p型偏置管M6a、第五p型偏置管M6b、放大管M7、第六p型偏置管M8、电阻Rz和电容Cc。
所述第一差分输入管M1a、第二差分输入管M1b为一对差分输入管。所述第一差分输入管M1a、第二差分输入管M1b的源极短接，所述第一差分输入管M1a的栅极连接至第一差分输入信号Vinp，所述第二差分输入管M1b的栅极连接至第二差分输入信号Vinn；
所述第一p型偏置管M2为第一差分输入管M1a、第二差分输入管M1b提供偏置电流。所述第一p型偏置管M2的漏极连接至第一差分输入管M1a和第二差分输入管M1b的源极，栅极连接至第一偏置电平Vbp1，源极连接至电源电压VDD；
所述第一n型偏置管M3a、第二n型偏置管M3b为一对n型偏置管，分别为第一差分输入管M1a、第二差分输入管M1b和第一n型共栅管M4a、第二n型共栅管M4b提供偏置。所述第一n型偏置管M3a、第二n型偏置管M3b的源极均连接至地，所述第一n型偏置管M3a的漏极与第一n型共栅管M4a的源极、第一差分输入管M1a的漏极相连；所述第二n型偏置管M3b的漏极与第二n型共栅管M4b的源极、第二差分输入管M1b的漏极相连，所述第二n型偏置管M3b的栅极连接至第二偏置电平Vbn1；
所述第一n型共栅管M4a、第二n型共栅管M4b为一对n型共栅管。所述第一n型共栅管M4a、第二n型共栅管M4b的栅极分别连接至第三偏置电平Vbn2；
所述第二p型共栅管M5a、第三p型共栅管M5b为一对p型共栅管。所述第二p型共栅管M5a的源极与第四p型偏置管M6a的漏极相连；所述第三p型共栅管M5b的源极与第五p型偏置管M6b的漏极相连；所述第二p型共栅管M5a、第三p型共栅管M5b的栅极分别连接至第四偏置电平Vbp2；
所述第四p型偏置管M6a和第五p型偏置管M6b为一对p型偏置管，为第二p型共栅管M5a、第三p型共栅管M5b提供偏置。所述第四p型偏置管M6a和第五p型偏置管M6b的栅极分别与第三p型共栅管M5b的漏极、第二n型共栅管M4b的漏极相连；
其中，所述第二p型共栅管M5a、第三p型共栅管M5b的栅极分别连接至第四偏置电平Vbp2，所述第四p型偏置管M6a和第五p型偏置管M6b的栅极分别与第三p型共栅管M5b的漏极、第二n型共栅管M4b的漏极相连，形成差分转单端结构。
所述放大管M7的栅极与第二p型共栅管M5a的漏极、第一n型共栅管M4a的漏极相连，源极连接至地，漏极连接至输出端Vout；
所述第六p型偏置管M8为放大管M7提供偏置，所述第六p型偏置管M8的源极连接至电源电压VDD，栅极连接至第一偏置电平Vbp1，漏极连接至输出端Vout；
所述电阻Rz和电容Cc串联，形成米勒补偿，所述电阻Rz的另一端连接至所述放大管M7的栅极，所述电容Cc的另一端连接至输出端Vout。
本发明的斜坡电压产生电路，如图1所示，不妨设CL为上述电路的后级电路的等效负载。对照图3所示的波形数字化系统，ADC_ENB为ADC_EN的反相信号，当ADC_ENB为高，积分电容两端短接，其上电荷清零复位，此时运放为一个单位增益放大器，其输出VRAMP即为VBASE；当ADC_ENB为低，开关断开，参考电流源对积分电容进行充电，输出斜坡电压VRAMP，在量化相位结束时，VRAMP达到最大值VRAMP_MAX。由此，VRAMP与时间的关系为
不妨设量化相位持续时间为Δt，计数器的时钟频率为fCK_CNT，则：
由此，VRAMP的最大值为：
此时，VRAMP的最大摆幅为：
实施例二
如图3所示，本发明实施例提供的一种波形数字化系统，包括：开关电容采样阵列SCA、格雷码计数器GrayCnt、写电路WRGen、读电路RDGen、外围电路Peripheral以及本发明任意实施例提供的斜坡电压产生电路RampGen。其中采样深度为N位，量化位数为M位。其时序如图4所示。
所述的波形数字化系统，还包括：时钟ADC_EN。可以利用本发明的波形数字化系统中的时钟ADC_EN经过简单反相之后形成ADC_ENB用来控制复位开关SW，而无需其他时钟资源。
本发明的波形数字化系统的工作原理：当系统被触发时，写信号WR_EN有效，开关电容阵列对信号Vin进行采样。采样完成之后模数转换即量化信号ADC_EN)有效，斜坡电压产生电路开始工作，同时计数器也开始工作，在模数转换信号的一个高电平内，斜坡电压从基线到满幅，完成对所有N个样本信号的M位量化。此后读信号RD_EN有效，N个量化数字码依次输出。完成一次写(采样)-量化-读操作，以此往复，直至触发信号失效。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (5)
1.一种斜坡电压产生电路，其特征在于，包括：参考电流源IREF、运算放大器OPA、积分电容CF、复位开关SW和基线电压VBASE；
所述运算放大器OPA的正相输入端与基线电压VBASE相连，负相输入端与参考电流源IREF相连；
所述积分电容CF的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP；
所述复位开关SW的一端连接至运算放大器OPA的负相输入端，另一端连接至运算放大器OPA的输出端VRAMP，控制端连接至时钟ADC_ENB。
2.根据权利要求1所述的斜坡电压产生电路，其特征在于，所述运算放大器OPA的一种实现形式，包括：第一差分输入管M1a、第二差分输入管M1b、第一p型偏置管M2、第一n型偏置管M3a、第二n型偏置管M3b、第一n型共栅管M4a、第二n型共栅管M4b、第二p型共栅管M5a、第三p型共栅管M5b、第四p型偏置管M6a、第五p型偏置管M6b、放大管M7、第六p型偏置管M8、电阻Rz和电容Cc；
所述第一差分输入管M1a、第二差分输入管M1b的源极短接，所述第一差分输入管M1a的栅极连接至第一差分输入信号Vinp，所述第二差分输入管M1b的栅极连接至第二差分输入信号Vinn；
所述第一p型偏置管M2的漏极连接至第一差分输入管M1a和第二差分输入管M1b的源极，栅极连接至第一偏置电平Vbp1，源极连接至电源电压VDD；
所述第一n型偏置管M3a、第二n型偏置管M3b的源极均连接至地，所述第一n型偏置管M3a的漏极与第一n型共栅管M4a的源极、第一差分输入管M1a的漏极相连；
所述第二n型偏置管M3b的漏极与第二n型共栅管M4b的源极、第二差分输入管M1b的漏极相连，所述第二n型偏置管M3b的栅极连接至第二偏置电平Vbn1；
所述第一n型共栅管M4a、第二n型共栅管M4b的栅极分别连接至第三偏置电平Vbn2；
所述第二p型共栅管M5a的源极与第四p型偏置管M6a的漏极相连；所述第三p型共栅管M5b的源极与第五p型偏置管M6b的漏极相连；所述第二p型共栅管M5a、第三p型共栅管M5b的栅极分别连接至第四偏置电平Vbp2；
所述第四p型偏置管M6a和第五p型偏置管M6b的栅极分别与第三p型共栅管M5b的漏极、第二n型共栅管M4b的漏极相连；
所述放大管M7的栅极与第二p型共栅管M5a的漏极、第一n型共栅管M4a的漏极相连，源极连接至地，漏极连接至输出端Vout；
所述第六p型偏置管M8的源极连接至电源电压VDD，栅极连接至第一偏置电平Vbp1，漏极连接至输出端Vout；
所述电阻Rz和电容Cc串联，所述电阻Rz的另一端连接至所述放大管M7的栅极，所述电容Cc的另一端连接至输出端Vout。
3.一种波形数字化系统，其特征在于，包括：开关电容采样阵列、格雷码计数器、写电路、读电路以及权利要求1或2所述的斜坡电压产生电路。
4.根据权利要求3所述的波形数字化系统，其特征在于，还包括：外围电路。
5.根据权利要求3所述的波形数字化系统，其特征在于，还包括：时钟ADC_EN；
所述时钟ADC_EN经过反相之后形成ADC_ENB用来控制复位开关SW。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311229984.6A CN117215361A (zh) | 2023-09-22 | 2023-09-22 | 一种斜坡电压产生电路及波形数字化系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311229984.6A CN117215361A (zh) | 2023-09-22 | 2023-09-22 | 一种斜坡电压产生电路及波形数字化系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117215361A true CN117215361A (zh) | 2023-12-12 |
Family
ID=89038676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311229984.6A Pending CN117215361A (zh) | 2023-09-22 | 2023-09-22 | 一种斜坡电压产生电路及波形数字化系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117215361A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117559971A (zh) * | 2024-01-09 | 2024-02-13 | 珠海燧景科技有限公司 | 斜坡产生器、读出电路及图像传感器 |
-
2023
- 2023-09-22 CN CN202311229984.6A patent/CN117215361A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117559971A (zh) * | 2024-01-09 | 2024-02-13 | 珠海燧景科技有限公司 | 斜坡产生器、读出电路及图像传感器 |
| CN117559971B (zh) * | 2024-01-09 | 2024-04-26 | 珠海燧景科技有限公司 | 斜坡产生器、读出电路及图像传感器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI405415B (zh) | 具有背景式誤差修正功能的動態比較器 | |
| US9479190B2 (en) | Successive approximation register-based analog-to-digital converter with increased time frame for digital-to-analog capacitor settling | |
| US10284145B2 (en) | Variable gain amplifier utilizing positive feedback and time-domain calibration | |
| CN111049525B (zh) | 一种超高速逐次逼近型模数转换器 | |
| Malki et al. | A 70 dB DR 10 b 0-to-80 MS/s current-integrating SAR ADC with adaptive dynamic range | |
| US7796077B2 (en) | High speed high resolution ADC using successive approximation technique | |
| CN117215361A (zh) | 一种斜坡电压产生电路及波形数字化系统 | |
| US8542140B2 (en) | Exponential-logarithmic analog-to-digital converter | |
| Fan et al. | A reliable bubble sorting calibration method for SAR ADC | |
| CN111865319A (zh) | 一种基于四输入比较器的超低功耗逐次逼近型模数转换器 | |
| Hassan et al. | A low-power time-domain comparator for iot applications | |
| CN220730705U (zh) | 一种斜坡电压产生电路及波形数字化系统 | |
| Kumar et al. | Low-power and low glitch area current steering DAC | |
| CN109361883B (zh) | 像素读出电路及图像传感器 | |
| Gupta et al. | Implementation of low supply rail-to-rail differential voltage comparator on flexible hardware for a flash ADC | |
| CN115940953A (zh) | 一种在模拟域实现cds差值量化操作的sar/ss adc | |
| Li et al. | A 12-bit single slope ADC with multi-step structure and ramp calibration technique for image sensors | |
| CN114650058A (zh) | 基于bbpd模块实现自校准的时间交织flash adc电路 | |
| JP5469134B2 (ja) | 加算器埋め込み型ダイナミックプリアンプ | |
| Patil et al. | Design Of Power Efficient 10 Bit 150MS/s Sar Adc In 90 nm CMOS Technology | |
| Wang et al. | Design of a column-parallel SAR/SS two-step hybrid ADC for sensor arrays | |
| Koçak | A LOW-POWER SUCCESIVE APPROXIMATION REGISTER ANALOG-TO-DIGITAL CONVERTER INTEGRATED CIRCUIT FOR IMAGING SENSORS | |
| CN220858077U (zh) | 一种带二维地址调制tot脉冲功能的时间测量电路 | |
| Xin et al. | Background offset mismatch and loop delay mismatch calibration for fixed-window level crossing ADC | |
| Xue et al. | A 12-bit 10 MS/s 12 mW pipelined SAR ADC for CubeSat systems using Vcm-based switching MDAC and unit capacitor array |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |