CN104113339A

CN104113339A - 高速异步逐次逼近型模数转换器

Info

Publication number: CN104113339A
Application number: CN201310647508.6A
Authority: CN
Inventors: 裘沈倩; 丁瑞雪; 张靓; 杨银堂; 朱樟明
Original assignee: Xidian University
Current assignee: Chongqing Institute Of Integrated Circuit Innovation Xi'an University Of Electronic Science And Technology
Priority date: 2013-12-03
Filing date: 2013-12-03
Publication date: 2014-10-22
Anticipated expiration: 2033-12-03
Also published as: CN104113339B

Abstract

本发明提供一种高速异步逐次逼近模数转换器，包括采样模块以及由N位电容组构成差分电容阵列；采样模块的输出端与差分电容阵列的上极板连接，向差分电容阵列的上极板发送模拟信号；与N位电容组一一对应的N位比较器，每一位比较器的输入端与差分电容阵列的上级板连接，对上极板的模拟信号进行比较，锁存输出比较结果；前N－1位比较器根据各自的比较结果控制其所对应的电容组的下极板电压；相邻两位比较器通过一个逻辑控制模块连接；每个逻辑控制模块均用于在其对应的前一位比较器控制完对应的电容组的下极板电压后，控制后一位比较器进行工作；第一位比较器由外部采样时钟信号控制工作；所有比较器的比较结果作为高速异步逐次逼近模数转换器的输出。

Description

高速异步逐次逼近型模数转换器

技术领域

本发明涉及模数转换领域，特别是一种高速异步逐次逼近型模数转换器。

背景技术

近些年数字技术的飞速发展导致了各种系统对模数转换器的转换速度要求也越来越高。从目前模数转换器的电路结构设计来说，要提高速度，就必须提高功耗和增大面积；由于移动便携式电子产品一般都是由电池供电，所以降低电路的功耗显得尤为重要；其次要求面积小，减小模数转换器电路的版图面积无疑可以降低电子产品的成本；因此在减小大面积和功耗的前提下还能提高转换速度是设计模数转换器的难点。

发明内容

本发明要解决的技术问题是提供一种工作速度快，面积小的逐次逼近型模数转换器。

为解决上述技术问题，本发明的实施例提供一种高速异步逐次逼近模数转换器，包括采样模块以及由N位电容组构成差分电容阵列；采样模块的输出端与差分电容阵列的上极板连接，用于向差分电容阵列的上极板发送模拟信号；所述高速异步逐次逼近模数转换器包括：

与N位电容组一一对应的N位比较器；每一位比较器的输入端均与差分电容阵列的上级板连接，用于对上极板上的模拟信号进行比较，并锁存输出比较结果；其中，前N－1位比较器还用于根据各自的比较结果控制其所对应的电容组的下极板电压；

N－1个逻辑控制模块；相邻两位比较器之间通过一个逻辑控制模块连接；每个逻辑控制模块均用于在其对应的前一位比较器控制完其所对应的电容组的下极板电压后，控制后一位比较器进行比较工作；

其中，第一位比较器由外部采样时钟信号控制工作；所有比较器输出的比较结果作为所述高速异步逐次逼近模数转换器的输出；N为≥2的正整数。

其中，

每位电容组具体包括：第一电容以及第二电容；差分电容阵列具体包括：第一上极板以及第二上极板；所述第一上极板与所有第一电容的上极板连接，所述第二上极板与所有第二电容的上极板连接；

所述采样模块具体用于：向所述第一上极板输出第一模拟信号V_in，以及向所述第二上极板输出第二模拟信号V_ip；

每位比较器均包括：第一输入端INN以及第二输入端INP；INN与所述第一上极板连接，用于接收第一上极板上的V_in，INP与所述第二上极板连接，用于接收第二上极板上的V_ip；

每位比较器均具体用于：对各自接收到的V_in和V_ip进行比较，并输出比较结果；其中，前N－1位比较器具体用于：根据各自的比较结果控制其所对应的电容组中的第一电容的下极板电压，从而使得所述第一上极板上的V_ip的电压发生改变，以及据各自的比较结果控制其所对应的电容组中的第二电容的下极板电压，从而使得所述第二上极板上的V_in的电压发生改变。

其中，每位比较器均包括：

放大电路，用于将接收到的V_in和V_ip之间的电压差进行放大；该放大电路包括：晶体管M1、M2、M3和反相器F1；M1的栅极作为比较器的INN，其漏极作为比较器的第一输出端OUTN，其源极与M2的源极和M3的漏极连接；M2的栅极作为比较器的INP，其的漏极作为比较器的第二输出端OUTP，其源极与M3的漏极连接；M3的栅极与F1的输出端连接，其源极接地；其中，第1位比较器中的F1的输入端外接所述采样时钟信号，其余位比较器中的F1的输入端与对应的逻辑控制模块的输出端连接；

锁存电路，用于生成并锁存V_in和V_ip的比较结果；该锁存电路包括：晶体管M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14和反相器F2；M4和M5的源极均接入电源VDD，且M4的漏极与M5的漏极均与OUTN连接；M6的源极接入VDD；M7的源极接入VDD；M8的漏极分别与M4的漏极、M5的漏极以及OUTN连接，其栅极与OUTP连接；M9的漏极分别与M6的漏极、M7的漏极以及OUTP连接，其栅极与OUTN连接；M10的漏极分别与M8和M9的源极连接，其源极接地；M11的栅极与OUTN连接，其源极接入VDD，其漏极与M7的栅极连接；M12的栅极与OUTP连接，其源极接入VDD，其漏极与M4的栅极连接；M13的漏极分别与M11的漏极和M7的栅极连接，其栅极与F2的输出端连接；M14的漏极分别与M12的漏极和M4的栅极连接，其栅极分别与F2的输出端以及M13的栅极连接；其中，第1位比较器中的M5的栅极、M6的栅极、M10的栅极以及F2的输入端均外接所述采样时钟信号，其余位比较器中的M5的栅极、M6的栅极、M10的栅极以及F2的输入端均与对应的逻辑控制模块的输出端连接，用于接受该对应的逻辑控制模块的控制。

其中，每位逻辑控制模块均具体包括：

接入端IN1、IN2、IN3；输出端OUT1；晶体管M15、M16、M17、M18、M19；其中，IN1与该逻辑控制模块对应连接的前一位比较器的OUTN连接，IN2与该逻辑控制模块对应连接的前一位比较器的OUTP连接；IN3外接所述采样时钟信号；M15的源极接入VDD，其栅极与IN2连接，其漏极与OUT1连接；M16源极接入VDD，其栅极与IN1连接，其漏极分别与M15的漏极以及OUT1连接；M17的漏极分别与M15的漏极、M16的漏极以及OUT1连接，其栅极分别与M15的栅极与IN2连接；M18的漏极与M17的源极连接，其栅极分别与M16的栅极以及IN1连接，其源极接地；M19的栅极与1N3连接，其漏极分别与M15的漏极、M16的漏极、M17的漏极以及OUT1连接，其源极接地。

其中，在数模转换器处于采样阶段中，前N－1位电容组中的第一电容以及第二电容的下极板电压均为地电压；

在数模转换器处于比较阶段中，前N－1位比较器具体用于：

当接收到的V_in小于V_ip时，控制其所对应的电容组的第一电容的下极板电压为基准电压V_ref；

当接收到的V_in大于V_ip时，控制其所对应的电容组的第二电容的下极板电压为V_ref。

N至少大于等于3；同一位电容组中的第一电容与第二电容的电容值相等，且第N位和第N－1位电容组中的第一电容以及第二电容均为单位电容；第X位电容组中的第一电容和第二电容的电容值=2^(N－X－1)×C；

其中，X为正整数且1≤X≤N-2，C为单位电容的电容值。

其中，N=8。

本发明的上述方案具有如下有益效果：

相比与现有的模数转换器，本发明的逐次逼近型模数转换器省略了比较器重复置位的过程，从而大大的提高了工作速度。

附图说明

图1为本发明中高速异步逐次逼近模数转换器的结构示意图；

图2为本发明中高速异步逐次逼近模数转换器的比较器的结构示意图；

图3为本发明中高速异步逐次逼近模数转换器的逻辑控制模块的结构示意图；

图4为模拟信号通过本发明的高速异步逐次逼近模数转换器进行转换的示意图；

图5为本发明提供的8位高速异步逐次逼近模数转换器进行转换的示意图.

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图1所示，本发明提供一种高速异步逐次逼近模数转换器，包括采样模块以及由N位电容组构成差分（C1-CN）；采样模块的输出端与差分电容阵列的上极板连接，用于向差分电容阵列的上极板发送模拟信号；其特征在于，所述高速异步逐次逼近模数转换器包括：

与N位电容组一一对应的N位比较器（Com1-ComN）；每一位比较器的输入端均与差分电容阵列的上级板连接，用于对上极板上的模拟信号进行比较，并锁存输出比较结果；其中，前N－1位比较器根据各自的比较结果控制其所对应的电容组的下极板电压；

N－1个逻辑控制模块（Acl1=AclN-1）；相邻两位比较器之间通过一个逻辑控制模块连接；每个逻辑控制模块均用于，在其对应的前一位比较器控制完其所对应的电容组的下极板电压后，控制后一位比较器进行比较工作；

具体地，如图1所示，在本发明的上述实施例中，每位电容组具体包括：第一电容以及第二电容；差分电容阵列具体包括：第一上极板以及第二上极板；所述第一上极板与所有第一电容的上极板连接，所述第二上极板与所有第二电容的上极板连接；

具体地，如图2所示，在本发明的上述实施例中，每位比较器均包括：

放大电路，用于将接收到的V_in和Vi_p之间的电压差进行放大；该放大电路包括：晶体管M1、M2、M3和反相器F1；M1的栅极作为比较器的INN，其漏极作为比较器的第一输出端OUTN，其源极与M2的源极和M3的漏极连接；M2的栅极作为比较器的INP，其的漏极作为比较器的第二输出端OUTP，其源极与M3的漏极连接；M3的栅极与F1的输出端连接，其源极接地；其中，第1位比较器中的F1的输入端外接所述采样时钟信号，其余位比较器中的F1的输入端与对应的逻辑控制模块的输出端连接；

本实施例的比较器中的M1、M2、M3组成一个发大电路，能够放大V_in和V_ip之间的电压差，从而能够准确地对V_in和V_ip进行比较。此外，在锁存电路中，晶体M5、M6分别用于在比较进行比较时对OUTN以及OUTP的电压拉高到高电平，M4、M7分别用于锁存OUTN以及OUTP的输出结果，M8、M9以及M10用于对OUTN以及OUTP进行放电，且帮助锁存OUTN以及OUTP的输出结果，M11、M12、M13以及M14用于提高V_in和V_ip的线性度。INN、NP分别接入V_IN以及V_IP，第一位比较器的CLK为外接的采样时钟信号，用于根据采样时钟信号首先执行比较工作，其它比较器的CLK为对应的逻辑控制模块所输出的信号，从而逐位完成后续的比较工作。CLKP为CLK经反相器F1、F2产生的反相信号，当CLK为低电平时，CLKP为高电平，M13，M14，M3，M6，M7均导通，M10截止，M6，M7管将X点和Y点位置拉到高电平，OUTN=OUTP=1。当CLK为高电平时，CLKP为低电平，M13，M14，M3，M6，M7均截止，M10导通。此时点X，Y为高电平，M8，M9导通，对地进行放电，使X,Y的电压值降低。假设输入INN>INP（即V_in＞V_ip，则流过M1的电流高于M2的电流，因而X点的电压值高于Y点的电压值，也就是说M,1的栅源电压高于M12的栅源电压，因此M11的漏端电压高于M12的漏端电压，M4的栅源电压高于M7的栅源电压，即流过M4的电流要大于流过M7的电流，使得X点的电压更高于Y点的电压。当M11的漏端电压值到达M7的导通电压边界，M7截止，不在对Y点进行充电，Y点最终被拉低。而当Y点到达M8的导通电压边界时，M8截止，不在对X点进行放电，X点最终被拉到高电平，此时，不论INN、INP接入的V_in以及V_ip为何值，OUTN和OUTP的输出结果时钟保持不变，除非CLK发生变化，因此最终结果为OUTN=1，OUTP=0。当INN<INP时，比较器的工作原理与上述相同，不再赘述。综上所述，本实施例的比较器在每次比较结束后，直接锁存比较结果，因次不需要再额外配置数字逻辑专门用于锁存比较结果，降低了设计复杂度与面积；进一步地，本实施例的比较器没有电阻，所以产生的消耗非常小。

此外，需要说明的是，本发明的比较器最终锁存输出是两个二进制的数字信号（0和1），利用数字信号控制第一电容以及第二电容的下极板电压为本领域常用的技术手段，即通过简单逻辑电路将实现一个二进制数字信号控制第一电容的下极板电压，另外一个二进制数字信号控制第二电容的下极板电压，由于逻辑电路是现有技术，其电路结构也并不唯一，因此不再赘述。

具体地，如图3所示，在本发明的上述实施例中，每位逻辑控制模块均具体包括：

接入端IN1、IN2、IN3；输出端OUT1；晶体管M15、M16、M17、M18、M19；其中，IN1与OUTN连接，IN2与OUTP连接；IN3外接所述采样时钟信号CLK；M15的源极接入VDD，其栅极与IN2连接，其漏极与OUT1连接；M16源极接入VDD，其栅极与IN1连接，其漏极分别与M15的漏极以及OUT1连接；M17的漏极分别与M15的漏极、M16的漏极以及OUT1连接，其栅极分别与M15的栅极与IN2连接；M18的漏极与M17的源极连接，其栅极分别与M16的栅极以及IN1连接，其源极接地；M19的栅极与1N3连接，其漏极分别与M15的漏极、M16的漏极、M17的漏极以及OUT1连接，其源极接地。

本实施例的逻辑控制模块实现了与非门的逻辑运算，OUT1产生的控制信号（即非第一位比较器中的CLK）用于控制比较器的进行工作：当IN1、IN2=1时（即接入的为高电压），M17以及M18导通，OUT1=0，使得其对应控制的比较器不进行工作；当IN1、IN2中有一个为0时，若IN3外接的CLK=1，则M19导通，此时OUT1=0，其对应控制的比较器不进行工作，若IN3外接的CLK=0，则M19截止，此时M17以及M18中有一个截止，则OUT1=1，控制其对应的比较器进行工作。需要说明的是IN3外接的CLK与第一位比较器外接的CLK为同一个采样时钟信号。此外，通过对逻辑控制模块中的晶体管参数调整，以确保前一位比较器在控制完对应的第一电容以及第二电容的下极板电压后，逻辑控制模块再使下一位比较器进行工作（即通过调整晶体管参数来控制逻辑控制模块的工作延时）。

此外，本发明还提供了低消耗的开关时序，即：

在数模转换器处于采样阶段中，前N－1位电容组中的第一电容以及第二电容的下极板电压均为地电压；

在数模转换器处于比较阶段中，前N－1位比较器具体用于：

本实施例的比较器在V_in以及V_ip进行比较后只控制一个电容的开关接地或V_ref，因此产生消耗非常小。

此外，在本发明的上述实施例中，N至少大于等于3；同一位电容组中的第一电容与第二电容的电容值相等，且第N位和第N－1位电容组中的第一电容以及第二电容均为单位电容；第X位电容组中的第一电容和第二电容的电容值=2^(N－X－1)×C；

其中，X为正整数且1≤X≤N-2，C为单位电容的电容值。

本实施例的最后两位电容组中的电容为单位电容，用于实现V_in和V_ip的精确调控，其余位电容组中的电容大小成比例变化，可实现如图4所示的转换效果，即前几位的电容组中的电容值相对较大，可在刚开始的几次比较过程中进行大幅度的信号逼近，之后随着V_in和V_ip逐渐趋近于V_REF，可通过小电容值的电容组实现V_in和V_ip的精确逼近（即逼近幅度逐渐减小）。

如图5所示，本发明具体提供一种8位高速异步逐次逼近模数转换器，整个电路包含了8位电容组构成的差分电容阵列、与8位电容组一一对应的8位本发明提供的比较器（Com1-Com8）以及7个本发明提供的逻辑控制模块（Acl1-Acl7）。Com1首先根据外部的采样时钟信号开始进行第一次的比较工作，并控制第1电容组中的第一电容C1以及第二电容C1的下极板电压（该开关时序已在上文中介绍），同时Acl1接收到Com1比较结果，并在Com1完成电压控制后向Com2发送控制信号，使Com2执行工作，之后以此类推，最终由8位比较器输出8位的数字信号。由于本发明的8位高速异步逐次逼近模数转换器不需要置位过程，从而提高比较器的转换速度；此外，每个比较器中不含电阻等无源器件，因此功耗较低；并且，每个比较器可以将比较结果进行锁存，不需要额外的数字输出电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种高速异步逐次逼近模数转换器，包括采样模块以及由N位电容组构成差分电容阵列；采样模块的输出端与差分电容阵列的上极板连接，用于向差分电容阵列的上极板发送模拟信号；其特征在于，所述高速异步逐次逼近模数转换器包括：

2.根据权利要求1所述的高速异步逐次逼近模数转换器，其特征在于，

3.根据权利要求2所述的高速异步逐次逼近模数转换器，其特征在于，每位比较器均包括：

4.根据权利要求3所述的高速异步逐次逼近模数转换器，其特征在于，每位逻辑控制模块均具体包括：

5.根据权利要求1所述的高速异步逐次逼近模数转换器，其特征在于：

在数模转换器处于比较阶段中，前N－1位比较器具体用于：

6.根据权利要求5所述的高速异步逐次逼近模数转换器，其特征在于：

其中，X为正整数且1≤X≤N-2，C为单位电容的电容值。

7.根据权利要求6所述的高速异步逐次逼近模数转换器，其特征在于：N=8。