CN102239639A - 用于逐次逼近模/数转换的设备和方法 - Google Patents

用于逐次逼近模/数转换的设备和方法 Download PDF

Info

Publication number
CN102239639A
CN102239639A CN2009801485492A CN200980148549A CN102239639A CN 102239639 A CN102239639 A CN 102239639A CN 2009801485492 A CN2009801485492 A CN 2009801485492A CN 200980148549 A CN200980148549 A CN 200980148549A CN 102239639 A CN102239639 A CN 102239639A
Authority
CN
China
Prior art keywords
capacitor
voltage
input
comparator
reference voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801485492A
Other languages
English (en)
Other versions
CN102239639B (zh
Inventor
伦纳特·K·马特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102239639A publication Critical patent/CN102239639A/zh
Application granted granted Critical
Publication of CN102239639B publication Critical patent/CN102239639B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一种逐次逼近模/数转换器(ADC)包括二进制加权电容器阵列、量化器和控制块。每一电容器的一端连接到所述量化器的输入，且每一电容器的第二端由所述控制块经由驱动器来控制。电压被取样、量化并存储为所述ADC的输出的最高有效位。依据所述量化的结果，所述控制块双态切换所述电容器中对应于所述最高有效位的一个电容器的所述驱动器。共同节点处的电压再次被取样以获得所述ADC的输出的第二位。按需要重复所述操作以获得并存储所述ADC的输出的额外位。描述了用于差动ADC的类似配置和过程。所述操作为异步的，从而允许仅在出现亚稳状态时有用于所述状态的额外时间。

Description

用于逐次逼近模/数转换的设备和方法
技术领域
此文献中所描述的设备和方法涉及电子电路设计。更具体来说，所述设备和方法涉及逐次逼近模/数转换器、可用于此类转换器中的比较器、用于操作逐次逼近模/数转换器的方法，和用于操作比较器的方法。
背景技术
逐次逼近模/数转换器(ADC)经由实质上为对可能量化水平的搜索，以便收敛于对应于连续或模拟波形的取样水平的转换的数字值的操作而将所述波形的所述取样水平转换为数字表示。逐次逼近ADC常常利用开关以在电容器之间共享电荷。ADC用于许多电路和系统中，包括(例如)∑-Δ调制器，其通常存在于蜂窝式网络的无线接入终端中。
在许多电子系统(包括无线接入终端)中需要日益增高的系统集成等级，因为集成提供更低的生产成本、允许将更多功能堆叠到更小的占据面积和体积中，且由于增加的速度和功率消耗的减少而改进性能。当前，互补金属氧化物半导体(CMOS)技术被广泛用于制造电子装置。对高集成等级的需求正推动CMOS技术更为深入纳米级制造领域。当前，可使用65nm和甚至更小的特征尺寸装置来制造CMOS装置。CMOS装置的规模在未来可能不断减小。遗憾的是，在深度亚微米低电压制造工艺中并非总是容易获得良好的CMOS开关。
因此，此项技术中需要减小电路设计中的电路层级CMOS开关的数目，可能用反相器和逻辑门来代替电路层级开关。此项技术中还需要比较器(包括ADC中所使用的比较器)的增加的操作速度。此项技术中进一步需要利用具有减少数目的CMOS开关的ADC，和利用快速比较器的电子装置(包括无线接入终端)。
发明内容
本文中所揭示的实施例可通过减少ADC中的开关数目并通过经由使用控制ADC比较器的异步设计状态机来增加量化器的操作速度而解决上文所陈述的需求中的一者或一者以上。异步状态机在移到下一比较器决策之前等待比较器的亚稳状态得到解决。以此方式，除所需的用于亚稳状态解决的时间之外，并未浪费时间。
在一实施例中，模/数转换器包括：比较器，其具有比较器输入和比较器输出；控制块，其具有耦合到比较器输出的控制块输入；多对电容器；以及取样开关。在所述多对电容器中，所述对电容器的电容值形成大体上二进制级数(binary progression)，其中每对具有大体上相同的值。所述多对电容器中的每对电容器包括第一电容器和第二电容器。每一电容器的第一端耦合到比较器输入，而每一电容器的第二端由控制块控制。取样开关具有：开关输入，其经配置以接收输入电压；开关输出，其耦合到比较器输入；以及控制开关输入。取样开关经配置以依据控制开关输入的状态而闭合并将输入电压传输到开关输出，或断开并将输入电压与开关输出隔离。控制块经配置以将初始偏压提供到所述多对电容器，使得第一电容器的第二端耦合到第一参考电压，且第二电容器的第二端耦合到小于第一参考电压的第二参考电压。控制块还经配置以闭合和断开取样开关而对第一电容器和第二电容器充电，使得比较器输入处的电压Vs在取样开关断开时大体上等于输入电压。控制块另外经配置以致使比较器将电压Vs与预定比较器阈值Vt进行比较，以获得对应于电压Vs的数字表示的输出字的第一位。控制块进一步经配置以在获得第一位之后按递减的电容值的顺序针对每对电容器执行以下操作：(1)如果所述字的上次获得的位指示电压Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使每对电容器中的第一电容器的第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每对电容器中的第二电容器的第二端从第二参考电压双态切换到第一参考电压；以及(2)在双态切换之后，将电压Vs与预定比较器阈值Vt进行比较，以获得所述字的后面的位。
在一实施例中，一种将电压转换到数字值的方法包括若干步骤。所述步骤包括提供具有比较器输入和比较器输出的比较器。所述步骤还包括提供多对电容器。所述对电容器的电容值形成大体上二进制级数。所述多对电容器中的每对电容器具有第一电容器和第二电容器。所述多对电容器中的每一电容器具有：耦合到比较器输入的第一端；以及第二端。所述步骤另外包括将初始偏压提供到所述多对电容器，使得第一电容器的第二端耦合到第一参考电压，且第二电容器的第二端耦合到第二参考电压，所述第二参考电压小于所述第一参考电压。所述步骤进一步包括闭合和断开取样开关以对第一电容器和第二电容器充电，使得比较器输入处的电压Vs在取样开关断开时大体上等于取样开关的输入处的输入电压。所述步骤进一步包括将电压Vs与预定比较器阈值Vt进行比较，以获得对应于电压Vs的数字表示的输出字的第一位。所述步骤进一步包括：在获得第一位之后，按递减的电容值的顺序针对每对电容器，(1)如果所述字的上次获得的位指示电压Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使每对电容器中的第一电容器的第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每对电容器中的第二电容器的第二端从第二参考电压双态切换到第一参考电压；以及(2)在双态切换之后，将电压Vs与预定比较器阈值Vt进行比较，以获得所述字的后面的位。
在一实施例中，模/数转换器(ADC)包括用于量化的装置，其具有输入和输出。所述ADC还包括用于控制的装置，其具有耦合到所述用于量化的装置的输出的输入。ADC另外包括多对电容器。所述对电容器的电容值形成大体上二进制级数。所述多对电容器中的每对电容器具有第一电容器和第二电容器。所述多对电容器中的每一电容器具有：耦合到所述用于量化的装置的输入的第一端；以及第二端。ADC进一步包括用于取样的装置，其具有经配置以接收输入电压的输入、耦合到所述用于量化的装置的输入的输出，和控制输入。所述用于控制的装置经配置以：
(a)将初始偏压提供到所述多对电容器，使得第一电容器的第二端耦合到第一参考电压，且第二电容器的第二端耦合到第二参考电压，所述第二参考电压小于所述第一参考电压，
(b)操作所述用于取样的装置以对第一电容器和第二电容器充电，使得所述用于量化的装置的输入处的电压Vs在所述用于取样的装置的输出进入高阻抗状态时大体上等于输入电压，
(c)致使所述用于量化的装置量化电压Vs以获得对应于电压Vs的数字表示的输出字的第一位，
(d)在获得第一位之后，按递减的电容值的顺序针对每对电容器，如果所述字的上次获得的位指示电压Vs大于预定量化器阈值Vt(Vs＞Vt)，则按顺序使每对电容器中的第一电容器的第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每对电容器中的第二电容器的第二端从第二参考电压双态切换到第一参考电压，和
(e)在双态切换之后，致使所述用于量化的装置量化电压Vs以获得所述字的后面的位。
在一实施例中，模/数转换器(ADC)包括比较器，所述比较器具有第一比较器输入和第二比较器输入以及比较器输出。ADC还包括控制块，所述控制块具有耦合到比较器输出的控制块输入。ADC另外包括多组电容器。所述组电容器的电容值形成大体上二进制级数。所述多组电容器中的每组电容器具有第一电容器、第二电容器、第三电容器和第四电容器。所述多组电容器中的每一第一和第二电容器具有：耦合到第一比较器输入的第一端；以及第二端。所述多组电容器中的每一第三和第四电容器具有：耦合到第二比较器输入的第一端；以及第二端。ADC进一步包括取样开关，所述取样开关具有经配置以接收输入电压差的开关输入、耦合到第一比较器输入和第二比较器输入的开关输出，和控制开关输入。取样开关经配置以依据控制开关输入的状态而闭合并将输入电压差传输到开关输出，或断开并在开关输出处提供高阻抗。控制块经配置以：
(a)将初始偏压提供到所述多组电容器，使得第一电容器和第四电容器的第二端耦合到第二参考电压，且第二电容器和第三电容器的第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压。
(b)闭合和断开取样开关以对所述组电容器充电，使得第一比较器输入与第二比较器输入之间的电压差Vs在取样开关断开时大体上等于输入电压差；
(c)将电压差Vs与预定比较器阈值Vt进行比较以获得对应于电压差Vs的数字表示的输出字的第一位；
(d)在获得第一位之后，按递减的电容值的顺序针对每组电容器，(1)如果所述字的上次获得的位指示电压差Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使每组电容器中的第二电容器的第二端从第一参考电压双态切换到第二参考电压，且按顺序使每组电容器中的第四电容器的第二端从第二参考电压双态切换到第一参考电压；(2)如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每组电容器中的第一电容器的第二端从第二参考电压双态切换到第一参考电压，且按顺序使每组电容器中的第三电容器的第二端从第一参考电压双态切换到第二参考电压，和
(e)在双态切换之后，将电压差Vs与预定比较器阈值进行比较，以获得所述字的后面的位。
在一实施例中，一种将电压转换到数字值的方法包括提供比较器，所述比较器具有第一比较器输入和第二比较器输入以及比较器输出。所述方法还包括提供多组电容器。所述组电容器的电容值形成大体上二进制级数。所述多组电容器中的每组电容器具有第一电容器、第二电容器、第三电容器和第四电容器。所述多组电容器中的每一第一和第二电容器具有：耦合到第一比较器输入的第一端；以及第二端。所述多组电容器中的每一第三和第四电容器具有：耦合到第二比较器输入的第一端；以及第二端。所述方法另外包括将初始偏压提供到所述多组电容器，使得第一电容器和第四电容器的第二端耦合到第二参考电压，且第二电容器和第三电容器的第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压。所述方法进一步包括闭合和断开取样开关以对所述组电容器充电，使得第一比较器输入与第二比较器输入之间的电压差Vs在取样开关断开时大体上等于取样开关的输入处的输入电压差。所述方法进一步包括将电压差Vs与预定比较器阈值Vt进行比较，以获得对应于电压差Vs的数字表示的输出字的第一位。所述方法进一步包括在获得第一位之后，按递减的电容值的顺序针对每组电容器：如果所述字的上次获得的位指示电压差Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使每组电容器中的第二电容器的第二端从第一参考电压双态切换到第二参考电压，且按顺序使每组电容器中的第四电容器的第二端从第二参考电压双态切换到第一参考电压，或者，如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每组电容器中的第一电容器的第二端从第二参考电压双态切换到第一参考电压，且按顺序使每组电容器中的第三电容器的第二端从第一参考电压双态切换到第二参考电压。所述方法进一步包括在双态切换之后将电压差Vs与预定比较器阈值Vt进行比较，以获得所述字的后面的位。
在一实施例中，模/数转换器(ADC)包括用于量化电压的装置，其具有第一量化器输入和第二量化器输入以及量化器输出。ADC还包括用于控制的装置，其具有耦合到量化器输出的输入。ADC另外包括多组电容器，所述组电容器的电容值形成大体上二进制级数。所述多组电容器中的每组电容器具有第一电容器、第二电容器、第三电容器和第四电容器。所述多组电容器中的每一第一和第二电容器具有：耦合到第一量化器输入的第一端；以及第二端。所述多组电容器中的每一第三和第四电容器具有：耦合到第二量化器输入的第一端；以及第二端。ADC进一步包括用于取样的装置，其具有经配置以接收输入电压差的输入、耦合到第一量化器输入和第二量化器输入的输出，和控制输入。所述用于取样的装置经配置以依据控制输入的状态而闭合并将输入电压差传输到所述用于取样的装置的输出，或断开并在所述用于取样的装置的输出处提供高阻抗。所述用于控制的装置经配置以将初始偏压提供到所述多组电容器，使得第一电容器和第四电容器的第二端耦合到第二参考电压，且第二电容器和第三电容器的第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压。所述用于控制的装置还经配置以闭合和断开所述用于取样的装置以对所述组电容器充电，使得在所述用于量化的装置的第一输入与第二输入之间的电压差Vs在所述用于取样的装置断开时大体上等于输入电压差。所述用于控制的装置另外经配置以致使所述用于量化的装置量化电压差Vs，以获得对应于电压差Vs的数字表示的输出字的第一位。所述用于控制的装置进一步经配置以在获得第一位之后，按递减的电容值的顺序针对每组电容器：如果所述字的上次获得的位指示电压差Vs大于预定量化器阈值Vt(Vs＞Vt)，则按顺序使每组电容器中的第二电容器和第三电容器的第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的上次获得的位指示Vt＞Vs，则按顺序使每组电容器中的第二电容器和第三电容器的第二端从第二参考电压双态切换到第一参考电压。所述用于控制的装置进一步经配置以在双态切换之后致使所述用于量化的装置量化电压差Vs以获得所述字的后面的位。
在一实施例中，一种将电压转换到数字值的方法包括用于对电压进行取样以获得经取样电压的步骤，和用于经由逐次逼近而将所述经取样电压转换到数字值的步骤。
将参考以下描述、图式和所附权利要求书来更好地理解本发明的这些和其它实施例和方面。
附图说明
图1说明逐次逼近ADC的所选元件；
图2说明一种逐次逼近数/模转换方法的所选步骤和决策块；
图3A说明差动逐次逼近ADC的有限状态机的所选元件；
图3B说明差动逐次逼近ADC的输出产生器电路的所选元件；
图3C说明差动逐次逼近ADC的量化器电路的所选元件；
图3D说明差动逐次逼近ADC的额外电路的所选元件，其包括电容器阵列和控制所述阵列的驱动器；
图4说明在取样和转换阶段期间图3A到图3D的ADC的波形的所选方面；以及
图5说明另一逐次逼近数/模转换方法的所选步骤。
具体实施方式
在此文献中，词语“实施例”、“变体”和类似表达用以指代特定设备、过程或制品，但未必指代相同设备、过程或制品。因此，在一处或上下文中使用的“一个实施例”(或类似表达)可指代特定设备、过程或制品；在不同处的相同或类似表达可指代不同设备、过程或制品。表达“替代性实施例”和类似短语可用以指示许多不同的可能实施例中的一者。可能实施例的数目不必限于两个或任何其它数量。
词语“示范性”可在本文中用以指“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例或变体未必被解释为比其它实施例或变体优选或有利。在此描述中描述的所有实施例和变体为示范性实施例和变体，其经提供以使所属领域的技术人员能够制作并使用本发明，且未必限制给予本发明的合法保护范围。
本文中使用“顶部”和“底部”来区分图中所出现的类似组件。这些词语仅为无实质重要性的参考名称。
在“二进制”或“二进制加权”电容器阵列中，一组电容器形成二进制值序列(例如，1、2、4、8等)，且所述电容器以分压器配置来布置。所述电容器中的每一者的第一端连接到共同节点或第一共同节点，其中每一电容器值对应于两个电容器。每一电容器具有第二端，其经连接以使得可控制所述第二端处的电压。在差动实施方案中，另一组此类电容器类似地连接到第二共同节点。此概念进一步说明于图2和图3D中以及与这些图有关的论述中。
值的“大体上”二进制级数指代近似二进制值序列(此序列描述于紧接在前面的段落中)；所述值可为二进制或近似二进制的(例如，在电容器的设计容限内，和/或在严格二进制序列所需的值的最接近标准值内)。在变体中，大体上二进制序列的值可在理想二进制序列的10％内。
图1说明逐次逼近ADC 100的所选元件，所述逐次逼近ADC 100使用由反相器驱动的二进制加权电容器阵列102。可选择到这些反相器的电源电压VH和VL，使得VH接近或等于ADC 100的正供应电压VDD，且VL接近或等于ADC 100的负供应电压VSS。ADC 100在电压跟随器120的输入105处接收输入电压Vin，且在异步控制块135的输出136处提供输入电压Vin的样本的数字化4位表示。
电压跟随器120为任选的，所展示和描述的其它电路元件中的一些电路元件也是任选的。其经配置以将输入电压与ADC 100的电路的剩余部分隔离。电压跟随器120可接收输入电压Vin，并在其输出110处提供输入电压Vin的经缓冲和可能以其它方式调节的版本；举例来说，电压跟随器120可提供缓冲、真实或大体上真实的电压跟随、放大、衰减、电压偏移、其它种类的电压调节，或这些功能的组合。
取样开关125经配置以在电压跟随器120的输出处接收输入电压Vin的版本，并周期性地(例如，以取样频率Fs)对其进行取样。当输入电压经取样时，电压的样本Vs(tn)出现于共同节点130上，从而对电容器C1b到C4b和C1T到C4T充电，所述电容器中的每一者均具有耦合到共同节点130的一个端子。注意，电容器下标“T”和“B”分别标示顶部电容器中的一者或底部电容器中的一者，如图1中出现的电容器。
可将取样开关125实施(例如)为电压跟随器120的一部分，其配置电压跟随器120以采取高阻抗输出模式，或其关闭电压跟随器120。作为另一实例，可将取样开关120实施为升压式N沟道金属氧化物半导体(NMOS)开关。
此处，电容器C1b到C4b和C1T到C4T的值构成二进制加权阵列，使得
C1B≈C1T≈C(预定值)，
C2B≈C2T≈2C，和
C4B≈C4T≈4C。
在其它实施例中，可使用其它级数，且相应底部电容器和顶部电容器的值可变化。
顶部电容器C1T-C4T中的每一者的第二端子连接到对应驱动器D1T-D4T的输出。类似地，底部电容器C1B-C4B中的每一者的第二端子连接到对应驱动器D1B-D4B的输出。尽管将驱动器D展示为反相器，但其未必需要反相；举例来说，驱动器可为非反相驱动器。
顶部驱动器D1T-D4T和底部驱动器D1B-D4B中的每一者的输入由控制块135来控制，所述控制块135可为全数字控制块。控制块135经配置以将驱动器D1T-D4T和D1B-D4B中的每一者的输出个别地设定到相对高电压VH或相对低电压VL。注意，在紧接在前面的句子中的“相对”是指VH＞VL。对于单端(非差动)操作来说，VL可为接地参考，且VH可为供应电压VDD的经调节版本。电压VL还可等于(-VH)，使得VH和VL之间的电压范围的中心将近似为零。在变体中，电压VL和VH为受严格控制的参考电压(例如，经调节或以其它方式稳定的参考电压)。如上文所提到，VH可接近或等于ADC 100的正供应电压VDD，且VL可接近或等于ADC 100的负供应电压VSS。
共同节点130耦合到1位量化器150的输入，所述1位量化器150可仅为经配置以依据其输入而产生一个位输出的比较器。可设定量化器150的所述一个位输出以在输入信号的DC偏置电压下触发。因此，如果到量化器150的输入超过输入信号的DC偏压，则量化器150的输出可为逻辑高；且如果到量化器150的输入小于输入信号的DC偏压，则量化器150的输出可为逻辑低。如所属领域的技术人员在细读此文献后应明白的，可依据任何额外处理和针对ADC 100的输出所选的特定数字表示而颠倒由量化器150产生的逻辑值。
量化器150的输出耦合到控制块135，所述输出可在控制块135内部被锁存(存储)。
最初(即，在转换开始时)，控制块135设定所有顶部驱动器(D1T-D4T)以输出参考电压VH或VL中的一者，且设定所有底部驱动器(D1B-D4B)以输出第二参考电压VL或VH。当取样开关125闭合时，电容器C1T-C4T和C1B-C4B被充电，使得Vcap(共同节点130上相对于接地的实际电压)等于电压跟随器120的输出处的电压Vs，所述电压Vs可与输入电压Vin相同或大体上相同。当取样开关125其后在特定取样时间tn处断开时，电压Vcap保持与Vs(tn)(在时间tn处被取样的电压Vs)大体上相同，因为当取样开关120断开时，共同节点130处的阻抗为高。
量化器(1位比较器)150经配置以在Vcap大体上与Vs(tn)相同时量化Vcap电压。量化器150的所得输出对应于电压Vs(tn)的数字表示(其将被称作V[n])的最高有效位(MSB)。控制块135在内部锁存(存储)V[n]的MSB。
通过选择性地双态切换控制电容器阵列(C1B-C4B和C1T-C4T)的驱动器D(D1T-D4T和D1B-D4B)，可使电压Vcap改变预定量；量化器150可接着逐次量化Vcap并锁存结果以获得电压Vs(tn)的数字表示的额外位。控制块135经配置以双态切换驱动器D并锁存量化器150输出以便获得V[n]的剩余位。
在以下段落中，我们分析在取样开关125断开之后归因于驱动器的双态切换的Vcap的变化。所述分析是基于保留共同节点130上的电荷。
在电压Vs被取样且取样开关125断开之后，控制块135可继续致使顶部驱动器D1T-D4T输出VH，且致使底部驱动器D1B-D4B输出VL(其极性可颠倒)。回想到存储于电容器中的电荷为跨越电容器的电位差与电容的乘积：Q＝VC。可因此从以下方程确定存储于底部电容器中的电荷(分别对应于C1B到C4B的Q1B到Q4B)：
Q1B＝(Vs(tn)-VL)x C1B；
Q2B＝(Vs(tn)-VL)x C2B；以及
Q4B＝(Vs(tn)-VL)x C4B。
类似地，可如下确定存储于顶部电容器中的电荷(分别对应于C1T到C4T的Q1T到Q4T)：
Q1T＝(VH-Vs(tn))x C1T；
Q2T＝(VH-Vs(tn))x C2T；以及
Q4T＝(VH-Vs(tn))x C4T。
共同节点130上的电荷QCM为底部电容器的电荷总和减去顶部电容器的电荷总和：
QCM＝Q1B+Q2B+Q4B-(Q1T+Q2T+Q4T)，或
QCM＝(Vs(tn)-VL)x(C1B+C2B+C4B)-(VH-Vs(tn))x(C1T+C2T+C4T)。
如果阵列为二进制且C1B＝C1T＝C、C2B＝C2T＝2C和C4B＝C4T＝4C，则以上方程呈现以下形式：
QCM＝((Vs(tn)-VL)-(VH-Vs(tn)))x 7C＝(2Vs(tn)-VL-VH)x 7C。
接下来考虑双态切换驱动器中的一者的输出对电压VCAP的影响。对应电容器(比如C1B)将接着实际上从为“底部”电容器切换到为“顶部”电容器。总顶部电容(共同节点130与VH之间的总电容)现将为8C(4C+2C+C+C)，而总底部电容(共同节点130与VL之间)将为6C(4C+2C)。由于共同节点130处的阻抗为高，所以共同节点上的电荷将保持与在双态切换前一样。新Vcap(称其为V′cap)现可由使此电压与双态切换后电容器电荷(用撇号标示以将其与相同电容器的双态切换前电荷区分开)相关的方程导出。前两个方程展示存储于剩余底部电容器中的新电荷和顶部电容器(其现包括额外电容器C1B)中的新电荷：
Q2′B+Q4′B＝(V′cap-VL)x(C2B+C4B)＝(V′cap)x 6C-(VL)x 6C，和
Q1′T+Q2′T+Q4′T+Q1′B＝(VH-V′cap)x(C1T+C2T+C4T+C1B)＝(VH-V′cap)x 8C。
由于QCM保持未改变且为底部电容器的电荷总和减去顶部电容器的总和，所以我们得到以下方程：
(V′cap)x 6C-(VL)x 6C-(VH-V′cap)x 8C＝(2Vs(tn)-VL-VH)x 7C。
重新布置所述项，我们现可获得V′cap：
V′cap＝Vs(tn)+(VH-VL)/14。
由于Vs(tn)为Vcap(双态切换前)，所以电压的增加仅为VH与VL之间的差的十四分之一。
上述方程全为线性的，因此使C1T的第二端从VH双态切换到VL(而非使C1B的第二端从VL双态切换到VH)将导致电压的相同量值的减小。通过相同推理，双态切换C2B或C2T将导致上文针对C1B或C1T所确定的量的两倍的增加或减小，且双态切换C4B或C4T将导致上文针对C1B或C1T所确定的量的四倍的增加或减小。
可使用在量化器150的输入处的电容器Cextra来界定和/或微调在其内实施比较的特定电压值范围；实际上，可使用此电容器来改变ADC 100的最低有效位的值。
图2说明由ADC 100执行的逐次逼近数/模转换方法200的所选步骤和决策块。在流程点201处，ADC 100准备好进行转换。所述转换包括两个主要阶段：(1)取样阶段，和(2)转换阶段。首先转到取样阶段，在步骤206中，控制块135设定其控制信号，使得连接到阵列的一组电容器的反相器(我们将继续假定这些为连接到顶部组的反相器，但操作是对称的)输出高参考电压(VH)，且连接到所述阵列的第二组电容器的另一组(底部)反相器输出低参考电压(VL)。取样开关125在步骤208中闭合，且电压跟随器120对电容器阵列102的电容器充电，使得Vs(tn)＝Vcap。
在步骤210中，取样开关125断开，从而完成取样阶段。
在转换阶段中发生以下事件。在步骤212中，量化器150确定VCAP是大于还是小于阈值(例如，输入信号的DC偏压)；在此实例中，我们将假定VH＝-VL，使得所述区间以零为中心。如先前所提到，此时量化器150的输出为输出字V[n]的MSB(位3)。在步骤214中，控制块135锁存(存储)所述MSB。
在决策块216中，如果VCAP大于阈值，则ADC 100分支到步骤218，且控制块135使顶部反相器D4T输出从高双态切换到低。相反，如果VCAP小于阈值，则ADC 100分支到步骤220，且控制块135使底部反相器D4B输出从低双态切换到高。如上文所论证，此应使VCAP电压减小或增加VH与VL之间的差(VH-VL)的2/7。D4T和D4B反相器在转换阶段的剩余部分期间保持未改变。
接下来，针对C2电容器和D2反相器而重复所述操作。即，在步骤222中，量化器150再次确定其输入处的电压(VCAP)是大于还是小于阈值。此时量化器150的输出为输出字V[n]的下一位(位2)。在步骤223中，控制块135存储此位。如果VCAP大于阈值(如在决策块224中所确定)，则控制块135在步骤226中使顶部反相器D2T输出从高双态切换到低。相反，如果VCAP小于阈值，则控制块135在步骤228中使底部反相器D2B输出从低双态切换到高。此应使VCAP电压减小或增加(VH-VL)的1/7。D2T和D2B反相器在转换阶段的剩余部分期间保持未改变。
针对C1电容器和D1反相器而再次重复所述操作。在步骤230中，量化器150确定VCAP是大于还是小于零。此时量化器150的输出为输出字的下一位(位1)。在步骤231中，控制块135存储此位。如果VCAP大于零(如在决策块232中所确定)，则控制块135在步骤234中使顶部反相器D1T输出从高双态切换到低。相反，如果VCAP小于零，则控制块135在步骤236中使底部反相器D1B输出从低双态切换到高。此应使VCAP电压减小或增加(VH-VL)的1/14。D2T和D2B反相器在转换阶段的剩余部分期间保持未改变。
在步骤238中，量化器150再次确定VCAP是大于还是小于零。此时量化器150的输出为输出字V[n]的最低有效位(位0，LSB)。在步骤240中，控制块135存储LSB。转换阶段现完成，其中经取样电压的数字表示的四个位<3-0>被锁存于控制块135中，且所述过程终止于流程点299处。请注意，在典型操作中，当出现将电压转换为数字形式的需要时，将重复方法200。
图1中所示的简化设计可为4位ADC的单端版本。出于简单性起见，其被展示为单端装置，但其通常将被实施为具有两个电容器阵列的差动电路。通过向电容器阵列添加另一(“8”)组电容器和对应的反相器/驱动器，所述设计可自然地扩展到5位设计；且以类似的方式，所述设计可进一步扩展以获得ADC的再更高的分辨率。当然，还可通过移除“4”或/和“2”组电容器和其对应的反相器/驱动器而将所述设计截断到3或2位。
图3A、图3B、图3C和图3D说明ADC的所选元件，所述ADC类似于ADC 100，但其经配置以用于差动操作。图3A展示有限状态机(FSM)301的所选元件；图3B说明输出产生器电路302的所选元件；图3C说明1位差动量化器电路303的所选元件；以及图3D说明电路304的所选元件，所述电路304包括差动取样开关、差动电容器阵列，和用于差动电容器阵列的具有相关联控制元件的驱动器/反相器。
此实施例的有限状态机301包括如图所示而布置的四个D触发器。如果R(复位)输入为高，则每一D触发器的输出Q被设定为低而与时钟和D输入无关。如果R输入为低且时钟输入进行从低到高的转变，则输出Q取时钟转变时输入D的值。输出Q接着保持此值直到从低到高的下一时钟转变。在START_CONVERSION输入上的脉冲之后，状态机输出位S<0>到S<3>。此处S<3:0>的状态级数为1000-＞0100-＞0010-＞0001-＞0000。输入CMP_DONE处的信号(指示比较器已产生有效比较结果)触发FSM 301的每一转变。请注意，所述特定状态级数不必为每个实施例的要求。
输出产生器电路302经配置以接收H(高)和L(低)比较器输出(如将在下文所论述)，且将其锁存于适当位置中以用于输出模/数转换的数字结果。锁存受到由FSM 301产生的S<3:0>状态控制。此处，输出产生器电路302包括如图所示而布置的“与”门和SR锁存器。
量化器电路303包括比较器310、SR锁存器316、“或”门314，和在比较器310的输入311和312处的电容器Cextra1和Cextra2。
差动电压VCAPd(ADC 100的VCAP的差动类似物，即，由比较器比较/量化的电压)耦合到比较器310的输入311和312。比较器310可为如下起作用的经锁存CMOS比较器。当输入信号“latch(锁存)”为低时，比较器310处于复位模式且其两个输入均被迫为低(解除断言)。当信号“latch”为高时，比较器310确定输入电压VCAPd是大于还是小于预定阈值(通常为零)。如果VCAPd大于阈值，则信号H转变到高(断言)而L保持为低(解除断言)。如果VCAPd小于阈值，则信号L转变为高而H保持为低。在输入信号近似等于阈值的情况下，比较器可进入所谓的亚稳状态，在其中既不可设定H也不可设定L。比较器310在某一短时期之后退出亚稳状态，且在那时H或L将转变为高(依据由比较器作出的决策)，且另一输出将保持为低。
注意，“latch”信号由SR锁存器316的Q输出产生，使得在触发器316的Q输出的上升沿上输出H和L被锁存(即，作出比较)。SR锁存器316(以及此文献中所描述的其它SR锁存器)在输入S(设定)为高且输入R(复位)为低时处于设定模式；接着SR锁存器的输出Q被设定为高。当SR锁存器的输入S为高且输入R为低时，SR锁存器处于复位模式且SR锁存器的Q输出被设定为低。在存储器模式中，输入S与R均为低，且SR锁存器的Q输出保持最后值。如在其它门、触发器和类似装置的情况下，Q杠
Figure BPA00001382655600121
输出等于Q输出的倒数。
图3C展示CMP_DONE信号产生于“或”门314的输出处，所述“或”门314在其输入处接收比较器310的H和L输出。当H与L两者为低时，CMP_DONE信号被解除断言(低)。以此方式，CMP_DONE充当(如其名称暗示)何时H和L输出为有效以及比较器310不处于亚稳状态的指示符。CMP_DONE的使用允许ADC确保在比较器310事实上处于亚稳状态时有足够时间延迟可用，且同时ADC无需慢下来，使得对于每一比较都插入此相同长时间延迟；响应于亚稳状态的实际存在而使用用于每一比较的额外时间，但在其它情况下不会如此。ADC的操作因此为异步的，且其速度得以增加。
可使用比较器310的输入311和312处的电容器Cextra1和Cextra2来界定和/或微调在其内实施比较的特定电压值范围；实际上，可使用这些电容器来改变ADC的最低有效位的值。
图3D中所示的电路304的差动取样开关340可为图1的单端取样开关125的差动等效物。开关340经配置以在到ADC的输入处接收输入电压Vin的版本，且周期性地(例如，以取样频率Fs)对其进行取样。由于电路为差动的，所以可将取样开关340实施(例如)为驱动Vin的电压跟随器的一部分，在所述情况下，电压跟随器可经配置以在需要断开取样开关340时采取高阻抗输出模式，或关闭。类似地，可将取样开关340实施为一对升压式NMOS开关。
在取样阶段中，差动取样开关340闭合，且开关340的输出处的Vin电压对顶部电容器和底部电容器CT1、CT2、CB1、CB2、C2T1、C2T2、C2B1、C2B2、C4T1、C4T2、C4B1和C4B2充电。图3D中所示的所有SR锁存器经复位。在取样阶段结束时，开关断开。
电容器CT1、CT2、CB1、CB2、C2T1、C2T2、C2B1、C2B2、C4T1、C4T2、C4B1和C4B2形成可称为差动电容器阵列的东西。所述电容器可形成差动二进制阵列，其中：
CB1≈CT1≈CB2≈CT2≈C，
C2B1≈C2T1≈C2B2≈C2T2≈2C，和
C4B1≈C4T1≈C4B2≈C4T2≈4C。
这些电容器中的每一者的一侧连接到正输入差动节点342P或负共同差动节点342N，如所示。每一电容器的另一侧连接到选自D1T1-D4T1、D1T2-D4T2、D1B1-D4B1和D1B2-D4B2的对应驱动器的输出，如也在图3D中所示。尽管驱动器D被展示为反相器，但其不一定需要反相；举例来说，驱动器可为非反相驱动器。
驱动器D1T1-D4T1、D1T2-D4T2、D1B1-D4B1和D1B2-D4B2中的每一者的输入由图3A-图3D中呈现的其它装置来控制。所述驱动器还接收相对高的参考电压VREFP和相对低的参考电压VREFN。注意，在紧接在前面的句子中的“相对”是指VREFP＞VREFN。在变体中，电压VREFN和VREFP为受严格控制的参考电压(例如，经调节或以其它方式稳定的参考电压)。电压VREFN可等于(-VREFP)。因此，依据每一反相器的输入，同一反相器的输出被驱动到VREFN或VREFP。因此，差动电容器阵列中的电容器中的每一者的第二侧也被驱动到VREFN或VREFP。可将VREFP选择为处于或接近正供应电压VDD，而可将VREFN选择为处于或接近负供应电压(或接地)VSS。
共同差动节点342P和342N分别耦合到1位量化器303的输入311和312。可设定量化器303的H和L输出以在由电压VREFP和VREFN界定的范围的中间(其通常为0(VREFN＝-VREFP))处触发。
转换阶段在取样阶段之后(即，在差动取样开关340断开之后)开始。如图3中所示，取样阶段对应于SAMP信号为高，且转换阶段对应于SAMP信号为低。
在转换阶段中，发生以下事件。
SAMP信号从高到低的转变产生START_CONVERSION信号的脉冲，其复位FSM301，使得FSM 301输出为“1000”。START_CONVERSION脉冲还经由“或”门322设定控制比较器310的SR锁存器316。此致使比较器310依据电压VCAPd来设定其输出H或L中的一者。接着再次依据电压VCAPd而将输出位Y<3>设定为高或低。
如果设定了输出L(意味着比较器310输入电压小于预定阈值(例如，零))，则位“2”电路中的上部SR锁存器352(图3D)被设定，从而导致正输入差动节点342P的电压增加4C/(4C+2C+2C+1C+1C+CEXTRA)*(VREFP-VREFN)＝4C/(10C+CEXTRA)*(VREFP-VREFN)伏。(此类似于共同节点130的电压的增加，且进一步考虑到CEXTRA。)负输入差动节点342N处的电压减小相同量。(所述分析类似于上文针对共同节点130所陈述的分析，且还考虑到CEXTRA1和CEXTRA2电容器的存在，所述每一电容器具有CEXTRA的电容)。以此方式，电压VCAPd增加了量4C/(5C+CEXTRA)*(VREFP-VREFN)。
另一方面，如果设定了信号H(意味着比较器输入电压大于预定阈值)，则位“2”电路中的下部SR锁存器353被设定，从而导致电压VCAPd减小4C/(5C+CEXTRA)*(VREFP-VREFN)。
由于比较器310的H或L输出变高，所以在“或”门314的输出处的CMP_DONE信号将变得被断言，从而复位SR锁存器316。SR锁存器316控制比较器310，因此使比较器310回到复位模式并迫使H与L输出均为低。
CMP_DONE信号连接到FSM 301的D触发器的时钟输入。因此，CMP_DONE的断言还将使FSM 301前进到下一状态，此处所述状态为“0100”。应注意，特定状态和其级数在各实施例中可变化。
一旦设定了位“2”电路中的SR锁存器352或353中的一者，“或”门354和单触发355便产生CAP_DONE_pulse<2>信号的脉冲。此脉冲经由“或”门322(图3C)起作用以设定控制比较器310的SR锁存器316，从而致使比较器310依据电压VCAPd来设定其输出H或L中的一者。结果，输出位Y<2>被设定为高或低，电压VCAPd被上调或下调，且FSM 301前进到下一状态(此处为“0010”)。
接着针对位“1”电路以大体上与上文针对位“2”电路所描述的方式相同的方式重复所述循环，将输出位Y<1>设定为高或低，上调或下调电压VCAPd，并使FSM 301前进到下一状态(此处为“0001”)。接着针对位“0”电路再次以大体上与上文针对位“2”和位“1”电路所述的方式相同的方式重复所述循环，将输出位Y<0>设定为高或低，且使FSM前进到下一状态(此处为“0000”)。此时完成模/数取样和转换，其中4位结果被锁存于输出产生电路302中且在输出Y<3-0>处可用。
图4以简化的方式展示在取样和转换阶段期间ADC 300的所选波形400。
图5说明由图3A到图3D的ADC执行的逐次逼近数/模差动转换方法500的所选步骤，其以流程点501开始，在所述流程点501处，ADC准备好执行模/数转换。
在方法500的取样阶段中，在步骤506中，控制驱动差动二进制电容器阵列的驱动器/反相器的电路经配置以使得：(1)所述阵列中的第一二进制电容器组中的每一电容器耦合于负输入差动节点342N与VREFN之间，(2)所述阵列中的第二二进制电容器组中的每一电容器耦合于负输入差动节点342N与VREFP之间，(3)所述阵列中的第三二进制电容器组中的每一电容器耦合于正输入差动节点342P与VREFN之间，以及(4)所述阵列中的第四二进制电容器组中的每一电容器耦合于正输入差动节点342P与VREFP之间。参看图3，第一组可包括CB2、C2B2和C4B2；第二组可包括CB1、C2B1和C4B1；第三组可包括CT1、C2T1和C4T1；且第四组可包括CT2、C2T2和C4T2。
在步骤508中，差动取样开关340闭合以通过出现在正输入差动节点342P与负输入差动节点342N之间的Vin电压而对电容器CT1、CT2、CB1、CB2、C2T1、C2T2、C2B1、C2B2、C4T1、C4T2、C4B1和C4B2充电。
在步骤510中，差动取样开关340断开，从而完成取样阶段。
在转换阶段中，发生以下事件。在步骤512中，1位差动量化器电路303确定VCAPd是大于还是小于阈值。VCAPd与阈值的比较的结果为输出字的MSB(位3)。在实施例(例如图3中所示的实施例)中，ADC检测在量化器的输出处有效数据的存在，且当检测到有效数据时(但并非更早)异步地结束确定VCAPd电压的步骤。如上文所论述，此避免了在退出亚稳状态所需的时间中进行等待的需要，而与亚稳状态事实上是否发生无关。
在步骤514中，ADC存储MSB。在步骤516中，ADC改变(双态切换)控制驱动器/反相器的电路，使得(1)C4T1的一端不再耦合到VREFN而是耦合到VREFP，且C4B1的一端不再耦合到VREFP而是耦合到VREFN，或(2)C4T2的一端不再耦合到VREFP而是耦合到VREFN，且C4B2的一端不再耦合到VREFN而是耦合到VREFP。如果在步骤512中比较器310输出指示电压小于阈值，则此步骤使VCAPd电压增加，且如果在步骤512中比较器310输出指示电压大于阈值，则此步骤使VCAPd电压减小。
在步骤522中，量化器电路303确定VCAPd现在(即，在步骤516中的双态切换之后)是大于还是小于阈值。在此步骤中VCAPd与阈值的比较的结果为输出字的下一位(位2)。在步骤524中，ADC存储位2，且在步骤526中，ADC双态切换控制驱动器/反相器的电路，使得(1)C2T1的一端不再耦合到VREFN而是耦合到VREFP，且C2B1的一端不再耦合到VREFP而是耦合到VREFN；或(2)C2T2的一端不再耦合到VREFP而是耦合到VREFN，且C2B2的一端不再耦合到VREFN而是耦合到VREFP。如果在步骤522中比较器310输出指示电压小于阈值，则上一步骤使VCAPd电压增加，且如果在步骤522中比较器310输出指示电压大于阈值，则上一步骤使VCAPd电压减小。
在步骤532中，量化器电路303确定VCAPd现在(在步骤526的双态切换之后)是大于还是小于阈值。在此步骤中VCAPd与阈值的比较的结果为输出字的下一位(位1)。在步骤534中，ADC存储位1，且在步骤536中，ADC双态切换控制驱动器/反相器的电路，使得(1)CT1的一端不再耦合到VREFN而是耦合到VREFP，且CB1的一端不再耦合到VREFP而是耦合到VREFN；或(2)CT2的一端不再耦合到VREFP而是耦合到VREFN，且CB2的一端不再耦合到VREFN而是耦合到VREFP。如果在步骤532中比较器310输出指示电压小于阈值，则上一步骤使VCAPd电压增加，且如果在步骤532中比较器310输出指示电压大于阈值，则上一步骤使VCAPd电压减小。
在步骤542中，量化器电路303确定VCAPd现在(在步骤536的双态切换之后)是大于还是小于阈值。在此步骤中VCAPd与阈值的比较的结果为输出字的LSB(位0)。在步骤544中，ADC存储位0。
方法500终止于流程点599处。请注意，在典型操作中，在出现需要将差动电压转换为数字形式时，将重复所述方法。
此文献中所描述的设备和方法可用于各种电子装置中，所述电子装置包括(例如)在蜂窝式无线电网络内操作的接入终端，所述蜂窝式无线电网络在所述网络的多个接入终端之间或在接入终端与连接到所述接入网络外的额外网络的装置之间输送话音和/或数据包。具体来说，可将设备和方法用作接入终端的∑-Δ调制器的一部分。可将设备用作任何通用模/数转换器。
尽管在本发明中可能连续地描述了各种方法的步骤和决策，但可通过相结合或并行的单独元件异步或同步地以管线方式或以其它方式来执行这些步骤和决策中的一些步骤和决策。不存在对于以此描述列出步骤和决策的相同次序来执行所述步骤和决策的特定要求，除非明确如此指示，或在上下文中清楚表明，或固有地要求这样。然而，应注意，在选定变体中，按所描述和/或附图中展示的特定序列来执行步骤和决策。此外，并非在每个实施例或变体中均要求有每个所说明的步骤和决策，同时在一些实施例/变体中可能需要某些未具体说明的步骤和决策。
所属领域的技术人员将理解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可能在整个以上描述中所参考的数据、指令、命令、信息、信号、位、符号和码片。
所属领域的技术人员将进一步了解，可将结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为了清晰地展示硬件与软件的此可互换性，可能已在上文大体上就其功能性描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件、软件还是硬件与软件的组合取决于特定应用和强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但不应将此些实施决策解释为会导致脱离本发明的范围。
可使用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任何其它此类配置。
已结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来体现。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可驻留于ASIC中。ASIC可驻留于接入终端中。或者，处理器和存储媒体可作为离散组件而驻留于接入终端中。
提供对所揭示的实施例的先前描述以使所属领域的技术人员能够制作并使用本发明。所属领域的技术人员将容易明白对这些实施例的各种修改，且在不脱离本发明的精神或范围的情况下，可将本文中所界定的一般原理应用于其它实施例。因此，本发明无意限于本文中所示的实施例，而是将赋予本发明与本文中所揭示的原理和新颖特征一致的最广范围。

Claims (23)

1.一种模/数转换器，其包含：
比较器，其包含比较器输入和比较器输出；
控制块，其包含耦合到所述比较器输出的控制块输入；
多对电容器，所述对电容器的电容值形成大体上二进制级数，所述多对电容器中的每对电容器包含第一电容器和第二电容器，所述多对电容器中的每一电容器包含耦合到所述比较器输入的第一端以及第二端；以及
取样开关，其包含：开关输入，其经配置以接收输入电压；开关输出，其耦合到所述比较器输入；以及控制开关输入，所述取样开关经配置以依据所述控制开关输入的状态而闭合并将所述输入电压传输到所述开关输出，或断开并将所述输入电压与所述开关输出隔离；
其中所述控制块经配置以：
将初始偏压提供到所述多对电容器，使得所述第一电容器的所述第二端耦合到第一参考电压，且所述第二电容器的所述第二端耦合到第二参考电压，所述第二参考电压小于所述第一参考电压；
闭合和断开所述取样开关以对所述第一和第二电容器进行充电，使得所述比较器输入处的电压Vs在所述取样开关断开时大体上等于所述输入电压；
致使所述比较器将所述电压Vs与预定比较器阈值Vt进行比较，以获得对应于所述电压Vs的数字表示的输出字的第一位；以及
按递减的电容值的顺序针对所述每对电容器，(1)如果所述字的上次获得的位指示所述电压Vs大于所述预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每对电容器中的所述第一电容器的所述第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每对电容器中的所述第二电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，和(2)在双态切换之后，致使所述比较器将所述电压Vs与所述预定比较器阈值Vt进行比较，以获得所述字的后面的位。
2.根据权利要求1所述的模/数转换器，其进一步包含：
多对驱动器，每对驱动器包含第一驱动器和第二驱动器，所述每对驱动器对应于所述多对电容器中的不同对电容器，所述每对驱动器中的所述第一驱动器包含受所述控制块控制的输入和耦合到对应于所述每对驱动器的所述对电容器中的所述第一电容器的所述第二端的输出，所述每对驱动器中的所述第二驱动器包含受所述控制块控制的输入和耦合到对应于所述每对驱动器的所述对电容器中的所述第二电容器的所述第二端的输出；
其中所述控制块经配置以提供所述初始偏压，并通过控制所述驱动器的所述输入来双态切换所述电容器的所述第二端。
3.根据权利要求2所述的模/数转换器，其中所述多对驱动器中的每一驱动器包含反相器。
4.根据权利要求3所述的模/数转换器，其进一步包含用于指示何时所述比较器不处于亚稳状态且所述比较器提供有效输出的电路。
5.根据权利要求3所述的模/数转换器，其进一步包含电压跟随器，所述电压跟随器具有耦合到所述开关输入的电压跟随器输出。
6.根据权利要求3所述的模/数转换器，其中所述取样开关进一步包含电压跟随器，所述电压跟随器在所述取样开关断开时被关断，所述电压跟随器在所述取样开关闭合时被接通。
7.一种将电压转换到数字值的方法，所述方法包含以下步骤：
提供包含比较器输入和比较器输出的比较器；
提供多对电容器，所述对电容器的电容值形成大体上二进制级数，所述多对电容器中的每对电容器包含第一电容器和第二电容器，所述多对电容器中的每一电容器包含耦合到所述比较器输入的第一端以及第二端；
将初始偏压提供到所述多对电容器，使得所述第一电容器的所述第二端耦合到第一参考电压，且所述第二电容器的所述第二端耦合到第二参考电压，所述第二参考电压小于所述第一参考电压；
闭合和断开取样开关以对所述第一和第二电容器进行充电，使得所述比较器输入处的电压Vs在所述取样开关断开时大体上等于所述取样开关的输入处的输入电压；
将所述电压Vs与预定比较器阈值Vt进行比较，以获得对应于所述电压Vs的数字表示的输出字的第一位；以及
在获得所述第一位之后，按递减的电容值的顺序针对所述每对电容器，(1)如果所述字的上次获得的位指示所述电压Vs大于所述预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每对电容器中的所述第一电容器的所述第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每对电容器中的所述第二电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，和(2)在双态切换之后，将所述电压Vs与所述预定比较器阈值Vt进行比较，以获得所述字的后面的位。
8.根据权利要求7所述的方法，其进一步包含提供用于指示何时所述比较器不处于亚稳状态且所述比较器提供有效输出的电路。
9.根据权利要求7所述的方法，其进一步包含提供所述第一和第二参考电压。
10.一种模/数转换器，其包含：
用于量化的装置，其包含用于量化的装置的输入和用于量化的装置的输出；
用于控制的装置，其包含用于控制的装置的输入，所述输入耦合到所述用于量化的装置的输出；
多对电容器，所述对电容器的电容值形成大体上二进制级数，所述多对电容器中的每对电容器包含第一电容器和第二电容器，所述多对电容器中的每一电容器包含耦合到所述用于量化的装置的输入的第一端以及第二端；以及
用于取样的装置，其包含经配置以接收输入电压的用于取样的装置的输入、耦合到所述用于量化的装置的输入的用于取样的装置的输出，和控制输入；
其中所述用于控制的装置经配置以：
将初始偏压提供到所述多对电容器，使得所述第一电容器的所述第二端耦合到第一参考电压，且所述第二电容器的所述第二端耦合到第二参考电压，所述第二参考电压小于所述第一参考电压，
操作所述用于取样的装置以对所述第一和第二电容器进行充电，使得所述用于量化的装置的输入处的电压Vs在所述用于取样的装置的输出进入高阻抗状态时大体上等于所述输入电压，
致使所述用于量化的装置量化所述电压Vs以获得对应于所述电压Vs的数字表示的输出字的第一位，和
在获得所述第一位之后，按递减的电容值的顺序针对所述每对电容器，(1)如果所述字的上次获得的位指示所述电压Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每对电容器中的所述第一电容器的所述第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每对电容器中的所述第二电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，和(2)在双态切换之后，致使所述用于量化的装置量化所述电压Vs，以获得所述字的后面的位。
11.一种模/数转换器，其包含：
比较器，其包含第一和第二比较器输入以及比较器输出；
控制块，其包含耦合到所述比较器输出的控制块输入；
多组电容器，所述组电容器的电容值形成大体上二进制级数，所述多组电容器中的每组电容器包含第一电容器、第二电容器、第三电容器和第四电容器，所述多组电容器中的每一第一和第二电容器包含耦合到所述第一比较器输入的第一端以及第二端，所述多组电容器中的每一第三和第四电容器包含耦合到所述第二比较器输入的第一端以及第二端；以及
取样开关，其包含经配置以接收输入电压差的开关输入、耦合到所述第一和第二比较器输入的开关输出，和控制开关输入，所述取样开关经配置以依据所述控制开关输入的状态而闭合并将所述输入电压差传输到所述开关输出，或断开并在所述开关输出处提供高阻抗；
其中所述控制块经配置以：
将初始偏压提供到所述多组电容器，使得所述第一和第四电容器的所述第二端耦合到第二参考电压，且所述第二和第三电容器的所述第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压；
闭合和断开所述取样开关以对所述组电容器进行充电，使得所述第一与第二比较器输入之间的电压差Vs在所述取样开关断开时大体上等于所述输入电压差；
将所述电压差Vs与预定比较器阈值Vt进行比较，以获得对应于所述电压差Vs的数字表示的输出字的第一位；以及
在获得所述第一位之后，按递减的电容值的顺序针对所述每组电容器，(1)如果所述字的上次获得的位指示所述电压差Vs大于所述预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每组电容器中的所述第二电容器的所述第二端从第一参考电压双态切换到第二参考电压，且按顺序使所述每组电容器中的所述第四电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，(2)如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每组电容器中的所述第一电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，且按顺序使所述每组电容器中的所述第三电容器的所述第二端从所述第一参考电压双态切换到所述第二参考电压，和(3)在双态切换之后，将所述电压差Vs与所述预定比较器阈值Vt进行比较，以获得所述字的后面的位。
12.根据权利要求11所述的模/数转换器，其进一步包含：
多组驱动器，每组驱动器包含第一驱动器、第二驱动器、第三驱动器和第四驱动器，所述每组驱动器对应于所述多组电容器中的不同组电容器，所述每组驱动器中的所述第一驱动器包含受所述控制块控制的输入，和耦合到对应于所述每组驱动器的所述组电容器中的所述第一电容器的所述第二端的输出，所述每组驱动器中的所述第二驱动器包含受所述控制块控制的输入，和耦合到对应于所述每组驱动器的所述组电容器中的所述第二电容器的所述第二端的输出，所述每组驱动器中的所述第三驱动器包含受所述控制块控制的输入，和耦合到对应于所述每组驱动器的所述组电容器中的所述第三电容器的所述第二端的输出，且所述每组驱动器中的所述第四驱动器包含受所述控制块控制的输入，和耦合到对应于所述每组驱动器的所述组电容器中的所述第四电容器的所述第二端的输出；
其中所述控制块经配置以提供所述初始偏压并通过控制所述驱动器的所述输入来双态切换所述电容器的所述第二端。
13.根据权利要求12所述的模/数转换器，其中所述多组驱动器中的每一驱动器包含反相器。
14.根据权利要求13所述的模/数转换器，其进一步包含差动电压跟随器，所述差动电压跟随器具有耦合到所述开关输入的第一和第二电压跟随器输出。
15.根据权利要求13所述的模/数转换器，其中所述取样开关进一步包含差动电压跟随器，所述差动电压跟随器在所述取样开关断开时被关断，所述差动电压跟随器在所述取样开关闭合时被接通。
16.根据权利要求13所述的模/数转换器，其中所述比较器包括比较器，和经配置以检测何时所述比较器不处于亚稳状态且所述比较器提供有效输出的电路。
17.根据权利要求16所述的模/数转换器，其进一步包含异步状态机，所述异步状态机经配置以响应于所述电路检测到所述比较器不处于亚稳状态且所述比较器提供有效输出而改变状态。
18.一种将电压转换到数字值的方法，所述方法包含以下步骤：
提供比较器，所述比较器包含第一和第二比较器输入和比较器输出；
提供多组电容器，所述组电容器的电容值形成大体上二进制级数，所述多组电容器中的每组电容器包含第一电容器、第二电容器、第三电容器和第四电容器，所述多组电容器中的每一第一和第二电容器包含耦合到所述第一比较器输入的第一端，和第二端，所述多组电容器中的每一第三和第四电容器包含耦合到所述第二比较器输入的第一端以及第二端；
将初始偏压提供到所述多组电容器，使得所述第一和第四电容器的所述第二端耦合到第二参考电压，且所述第二和第三电容器的所述第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压；
闭合和断开取样开关以对所述组电容器进行充电，使得所述第一与第二比较器输入之间的电压差Vs在所述取样开关断开时大体上等于所述取样开关的输入处的输入电压差；
将所述电压差Vs与预定比较器阈值Vt进行比较，以获得对应于所述电压差Vs的数字表示的输出字的第一位；以及
在获得所述第一位之后，按递减的电容值的顺序针对所述每组电容器，(1)如果所述字的上次获得的位指示所述电压差Vs大于所述预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每组电容器中的所述第二电容器的所述第二端从第一参考电压双态切换到第二参考电压，且按顺序使所述每组电容器中的所述第四电容器的所述第二端从所述第一参考电压双态切换到所述第二参考电压，(2)如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每组电容器中的所述第一电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，且按顺序使所述每组电容器中的所述第三电容器的所述第二端从所述第一参考电压双态切换到所述第二参考电压，和(3)在双态切换之后，将所述电压差Vs与所述预定比较器阈值Vt进行比较，以获得所述字的后面的位。
19.根据权利要求18所述的方法，其中所述提供所述比较器的步骤包含：提供比较器；以及提供经配置以检测何时所述比较器不处于亚稳状态且所述比较器输出为有效的电路。
20.根据权利要求18所述的方法，其中响应于所述电路指示所述比较器不处于所述亚稳状态且所述比较器输出为有效的而异步地执行所述双态切换的步骤。
21.根据权利要求18所述的方法，其进一步包含提供所述第一和第二参考电压。
22.一种模/数转换器，其包含：
用于量化电压的装置，其包含第一和第二比较器输入和比较器输出；
用于控制的装置，其包含耦合到所述比较器输出的用于控制的装置的输入；
多组电容器，所述组电容器的电容值形成大体上二进制级数，所述多组电容器中的每组电容器包含第一电容器、第二电容器、第三电容器和第四电容器，所述多组电容器中的每一第一和第二电容器包含耦合到所述第一比较器输入的第一端以及第二端，所述多组电容器中的每一第三和第四电容器包含耦合到所述第二比较器输入的第一端以及第二端；以及
用于取样的装置，其包含经配置以接收输入电压差的用于取样的装置的输入、耦合到所述第一和第二比较器输入的用于取样的装置的输出，和用于取样的装置的控制输入，所述用于取样的装置经配置以依据所述用于取样的装置的控制输入的状态而闭合并将所述输入电压差传输到所述用于取样的装置的输出，或断开并在所述用于取样的装置的输出处提供高阻抗；
其中所述用于控制的装置经配置以：
将初始偏压提供到所述多组电容器，使得所述第一和第四电容器的所述第二端耦合到第二参考电压，且所述第二和第三电容器的所述第二端耦合到第一参考电压，所述第二参考电压小于所述第一参考电压；
闭合和断开所述用于取样的装置以对所述组电容器进行充电，使得所述用于量化的装置的第一与第二输入之间的电压差Vs在所述用于取样的装置断开时大体上等于所述输入电压差；
致使所述用于量化的装置量化所述电压差Vs以获得对应于所述电压差Vs的数字表示的输出字的第一位；以及
在获得所述第一位之后，按递减的电容值的顺序针对所述每组电容器，(1)如果所述字的上次获得的位指示所述电压差Vs大于预定比较器阈值Vt(Vs＞Vt)，则按顺序使所述每组电容器中的所述第二和第三电容器的所述第二端从第一参考电压双态切换到第二参考电压，或者，如果所述字的所述上次获得的位指示Vt＞Vs，则按顺序使所述每组电容器中的所述第二和第三电容器的所述第二端从所述第二参考电压双态切换到所述第一参考电压，和(2)在双态切换之后，致使所述用于量化的装置量化所述电压差Vs以获得所述字的后面的位。
23.一种将电压转换到数字值的方法，所述方法包含：
用于对所述电压进行取样以获得经取样电压的步骤；以及
用于经由逐次逼近而将所述经取样电压转换到所述数字值的步骤。
CN200980148549.2A 2008-12-05 2009-12-04 用于逐次逼近模/数转换的设备和方法 Expired - Fee Related CN102239639B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/329,450 US7898453B2 (en) 2008-12-05 2008-12-05 Apparatus and method for successive approximation analog-to-digital conversion
US12/329,450 2008-12-05
PCT/US2009/066881 WO2010065933A2 (en) 2008-12-05 2009-12-04 Apparatus and method for successive approximation analog-to-digital conversion

Publications (2)

Publication Number Publication Date
CN102239639A true CN102239639A (zh) 2011-11-09
CN102239639B CN102239639B (zh) 2015-04-22

Family

ID=42077163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980148549.2A Expired - Fee Related CN102239639B (zh) 2008-12-05 2009-12-04 用于逐次逼近模/数转换的设备和方法

Country Status (7)

Country Link
US (1) US7898453B2 (zh)
EP (1) EP2374212A2 (zh)
JP (1) JP5265782B2 (zh)
KR (1) KR101267371B1 (zh)
CN (1) CN102239639B (zh)
TW (1) TW201031126A (zh)
WO (1) WO2010065933A2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103166644A (zh) * 2013-04-11 2013-06-19 东南大学 一种低功耗逐次逼近型模数转换器及其转换方法
CN103178847A (zh) * 2011-12-21 2013-06-26 瑞昱半导体股份有限公司 连续近似寄存式模拟数字转换器及其方法
CN104113339A (zh) * 2013-12-03 2014-10-22 西安电子科技大学 高速异步逐次逼近型模数转换器
CN104980157A (zh) * 2014-04-08 2015-10-14 美国亚德诺半导体公司 高分辨率模数转换器
CN107171669A (zh) * 2016-03-08 2017-09-15 三星电子株式会社 半导体器件和半导体器件的操作方法
CN107968655A (zh) * 2016-10-20 2018-04-27 国民技术股份有限公司 一种逐次逼近型模拟数字转换器

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050267750A1 (en) * 2004-05-27 2005-12-01 Anonymous Media, Llc Media usage monitoring and measurement system and method
US8405407B2 (en) * 2009-06-05 2013-03-26 Chimei Innolux Corporation Current measurement circuit and measuring method thereof including a binary weighted capacitor array
FR2965427B1 (fr) * 2010-09-28 2013-06-21 St Microelectronics Sa Convertisseur analogique-numerique a approximations successives compact
US20120083205A1 (en) 2010-10-04 2012-04-05 Qualcomm Incorporated Nfc device having a differential input envelope detector
US8576106B2 (en) * 2010-11-30 2013-11-05 International Business Machines Corporation Analog-digital converter
CN102590571B (zh) * 2011-01-14 2016-08-17 富泰华工业（深圳）有限公司 波形/数据变换器
TWI493860B (zh) * 2011-01-18 2015-07-21 Hon Hai Prec Ind Co Ltd 波形/資料變換器
EP2490336B1 (en) 2011-02-21 2013-11-06 Dialog Semiconductor GmbH Tracking analog-to-digital converter (ADC) with a self-controlled variable clock
CN102386924B (zh) * 2011-09-21 2014-01-01 北京工业大学 低电压异步逐次逼近模数转换器
WO2013099114A1 (ja) 2011-12-28 2013-07-04 パナソニック株式会社 逐次比較型ａｄ変換器およびノイズ生成器
WO2013163564A1 (en) * 2012-04-26 2013-10-31 Marvell World Trade Ltd Method and apparatus for analog-to-digital converter
US9124291B2 (en) 2012-07-18 2015-09-01 Maxlinear, Inc. Method and system for asynchronous successive approximation analog-to-digital convertor (ADC) architecture
US8922415B2 (en) * 2012-08-10 2014-12-30 Maxlinear, Inc. Method and system for asynchronous successive approximation register (SAR) analog-to-digital converters (ADCs)
CN102857226B (zh) * 2012-09-26 2014-12-24 浙江大学 一种逐次逼近型模数转换器
JP5881585B2 (ja) * 2012-11-27 2016-03-09 株式会社東芝 アナログデジタル変換器
US9582451B2 (en) 2013-02-01 2017-02-28 Infineon Technologies Ag Receiver architecture
KR102170658B1 (ko) 2014-04-21 2020-10-27 삼성전자주식회사 축차근사형 아날로그-디지털 변환 장치 및 그 아날로그-디지털 변환 방법
US9831864B2 (en) 2014-05-30 2017-11-28 Cypress Semiconductor Corporation Programmable switched capacitor block
US9998105B2 (en) * 2014-05-30 2018-06-12 Cypress Semiconductor Corporation Programmable switched capacitor block
TWI554042B (zh) 2014-12-08 2016-10-11 財團法人工業技術研究院 訊號比較裝置及其控制方法
JP7159634B2 (ja) 2018-06-18 2022-10-25 株式会社ソシオネクスト コンパレータ及びａｄ変換器
EP3657682B1 (en) * 2018-11-26 2021-07-07 Nxp B.V. Digital to analog and analog to digital converter
US11133817B1 (en) * 2020-07-15 2021-09-28 Arm Limited Microarchitectural features for mitigation of differential power analysis and electromagnetic analysis

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1732624A (zh) * 2002-12-27 2006-02-08 模拟装置公司 可编程输入范围sar adc
US20060244647A1 (en) * 2005-04-27 2006-11-02 Sanyo Electric Co., Ltd. Digital-to-analog converter and successive approximation type analog-to-digital converter utilizing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2577387B2 (ja) * 1987-07-08 1997-01-29 株式会社東芝 逐次比較型ａｄ変換器
US5515050A (en) * 1993-07-06 1996-05-07 Advanced Micro Devices, Inc. Apparatus and method for asynchronous successive approximation
KR20010005545A (ko) 1998-01-20 2001-01-15 씨. 필립 채프맨 순차비교형 레지스터 아날로그-디지털 변환기의 저전압동작을 위한 드라이버 회로 및 그를 위한 방법
US6559789B1 (en) 2001-07-30 2003-05-06 Cirrus Logic, Inc. High speed successive approximation return path and data conversion methods and circuits using the same
US7746262B2 (en) * 2005-12-19 2010-06-29 Silicon Laboratories Inc. Coding method for digital to analog converter of a SAR analog to digital converter
US7589659B2 (en) 2006-07-12 2009-09-15 Analog Devices, Inc. Successive approximation analog to digital converter
EP1947769A1 (en) 2007-01-18 2008-07-23 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Charge domain successive approximation A/D converter
US7675452B2 (en) * 2008-05-01 2010-03-09 Analog Devices, Inc. Successive approximation register analog to digital converter with improved immunity to time varying noise

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1732624A (zh) * 2002-12-27 2006-02-08 模拟装置公司 可编程输入范围sar adc
US20060244647A1 (en) * 2005-04-27 2006-11-02 Sanyo Electric Co., Ltd. Digital-to-analog converter and successive approximation type analog-to-digital converter utilizing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178847A (zh) * 2011-12-21 2013-06-26 瑞昱半导体股份有限公司 连续近似寄存式模拟数字转换器及其方法
CN103178847B (zh) * 2011-12-21 2016-02-10 瑞昱半导体股份有限公司 连续近似寄存式模拟数字转换器及其方法
CN103166644A (zh) * 2013-04-11 2013-06-19 东南大学 一种低功耗逐次逼近型模数转换器及其转换方法
CN103166644B (zh) * 2013-04-11 2016-01-13 东南大学 一种低功耗逐次逼近型模数转换器及其转换方法
CN104113339A (zh) * 2013-12-03 2014-10-22 西安电子科技大学 高速异步逐次逼近型模数转换器
CN104113339B (zh) * 2013-12-03 2017-05-10 西安电子科技大学 高速异步逐次逼近型模数转换器
CN104980157A (zh) * 2014-04-08 2015-10-14 美国亚德诺半导体公司 高分辨率模数转换器
CN104980157B (zh) * 2014-04-08 2018-06-08 美国亚德诺半导体公司 高分辨率模数转换器
CN107171669A (zh) * 2016-03-08 2017-09-15 三星电子株式会社 半导体器件和半导体器件的操作方法
CN107171669B (zh) * 2016-03-08 2022-06-28 三星电子株式会社 半导体器件和半导体器件的操作方法
CN107968655A (zh) * 2016-10-20 2018-04-27 国民技术股份有限公司 一种逐次逼近型模拟数字转换器

Also Published As

Publication number Publication date
EP2374212A2 (en) 2011-10-12
CN102239639B (zh) 2015-04-22
WO2010065933A3 (en) 2010-08-19
JP2012511284A (ja) 2012-05-17
WO2010065933A2 (en) 2010-06-10
TW201031126A (en) 2010-08-16
KR20110102408A (ko) 2011-09-16
JP5265782B2 (ja) 2013-08-14
US20100141499A1 (en) 2010-06-10
KR101267371B1 (ko) 2013-05-24
US7898453B2 (en) 2011-03-01

Similar Documents

Publication Publication Date Title
CN102239639A (zh) 用于逐次逼近模/数转换的设备和方法
US20110057823A1 (en) Asynchronous SAR ADC
JP4855519B2 (ja) 電荷領域の逐次近似ａ／ｄ変換器
KR102292560B1 (ko) 시간-인터리빙된 연속적인 근사 아날로그-디지털 변환기들에 대한 비동기식 클록 생성
CN102823140A (zh) 逐次逼近型ad变换器用时钟生成电路
US9774337B1 (en) High speed SAR ADC using comparator output triggered binary-search timing scheme and bit-dependent DAC settling
CN107493104A (zh) 连续逼近暂存器模拟数字转换器及其模拟至数字信号转换方法
CN105187065A (zh) 逐次逼近adc超低功耗电容阵列及其逻辑控制方法
US9083375B1 (en) Asynchronous successive approximation register ADC
WO2011151671A1 (en) Successive approximation register analog to digital converter circuit
CN113114257B (zh) 次高位超前逐次逼近模数转换器及控制方法
WO2018047457A1 (ja) アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法
US8766844B2 (en) Analog-digital converter
CN110855293A (zh) 一种sar adc
CN110266313B (zh) 一种两步式sar adc
CN104852741B (zh) 非同步逐渐逼近式模拟至数字转换器
CN207504850U (zh) 一种过采样式Pipeline SAR-ADC装置
Zahal et al. Design of low power high speed SAR based 16-bit analog to digital converter: charge sharing approach
Sree et al. Study on power minimization techniques in SAR ADC devices by using comparators circuits
Kościelnik et al. Time-to-digital converter with direct successive charge redistribution
CN104242943A (zh) 基于电阻型数模转换器的六位异步逐次逼近模数转换器
Kardonik A study of SAR ADC and implementation of 10-bit asynchronous design
Zhao et al. A high speed fully self-timed SAR ADC with an on-chip adaptative reference buffer
WO2021161163A1 (en) Asynchronous sar adc with unit length capacitors and constant common mode monotonic switching
Lin et al. Multi-Step Switching Methods for SAR ADCs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150422

Termination date: 20181204

CF01 Termination of patent right due to non-payment of annual fee