KR20110102408A - 연속적인 근사화 아날로그-대-디지털 변환을 위한 장치 및 방법 - Google Patents

Abstract

연속적인 근사화 아날로그-대-디지털 컨버터(ADC)는 이진-가중된 캐패시터 어레이, 양자화기 및 제어 블록을 포함한다. 각각의 캐패시터의 일 단은 양자화기의 입력에 연결되고, 각각의 캐패시터의 제 2 단은 드라이버를 통해 제어 블록에 의해 제어된다. 전압은 샘플링되고, 양자화되고 그리고 ADC의 출력의 최상위 비트로서 저장된다. 양자화의 결과에 따라, 제어 블록은 최상위 비트에 대응하는 캐패시터들 중 하나의 드라이버를 토글링한다. 공통 노드에서의 전압은 ADC의 출력의 제 2 비트를 획득하기 위해 다시 샘플링된다. 동작은 ADC의 출력의 추가적인 비트들을 획득하고 저장하기 위해 필요하면 반복된다. 유사한 구성 및 프로세스가 차동 ADC에 대하여 설명된다. 동작인 비동기적이며, 이러한 준안정 상태가 발생할 때만 준안정 상태들에 대한 초과 시간을 허용한다.

Description

연속적인 근사화 아날로그-대-디지털 변환을 위한 장치 및 방법{APPARATUS AND METHOD FOR SUCCESSIVE APPROXIMATION ANALOG-TO-DIGITAL CONVERSION}

전자 회로 설계와 관련된 장치들 및 방법들이 이 문서에서 설명된다. 더 구체적으로, 방법들 및 장치들은 연속적인 근사화 아날로그-대-디지털 변환기들, 이러한 변환기들에서 사용될 수 있는 비교기들, 연속적인 근사화 아날로그-대-디지털 변환기들을 동작시키기 위한 방법들 및 비교기들을 동작시키기 위한 장치들과 관련된다.

연속적인 근사화 아날로그-대-디지털 변환기(ADC)들은 파형의 샘플링된 단계의 변환에 대응하는 디지털 값에 수렴(converge)하기 위해, 연속적인 또는 아날로그 파형의 샘플링된 단계를, 가능한 양자화 단계들을 탐색하기 위하여 필수적인, 디지털 표현으로 변환한다. 연속적인 근사화 ADC들은 종종 캐패시터들 사이의 전하(sharge)를 공유하기 위해 스위치들을 사용한다. ADC들은 예를 들어, 셀룰러 네트워크들의 액세스 단말에서 일반적으로 존재하는, 시그마-델타 변조기를 포함하는 많은 회로들 및 시스템들에서 사용된다.

누진적으로 더 높은 레벨의 시스템 집적화(integration)는 무선 액세스 단말들을 포함하는, 많은 전자 시스템들에서 요구되는데, 이는 집적화가 더 낮은 제조 비용을 제공하며, 더 만은 기능들이 더 작은 공간(footprint) 및 부피들에 채워질 수 있도록 하며, 전력 소모의 감소 및 증가된 속도로 인해 성능을 향상시키기 때문이다. CMOS(Complimentary Metal-Oxide Semiconductor) 기술은 현재 전자 디바이스들을 제조하는데 널리 쓰인다. 더 높은 레벨의 직접화에 대한 수요는 CMOS 기술을 나노미터 척도(scale)의 조립으로 유도하고 있다. 이러한 때에, CMOS 디바이스들은 65nm를 이용하여 또는 더 작은 피쳐-크기(feature-size) 디바이스들로 조립될 수 있다. CMOS 디바이스들의 척도는 장래에 계속하여 감소할 가능성이 높다. 불행하게도, 양호한 CMOS 스위치들이 언제나 극 초미세(deep submicron) 저-전압 조립 프로세스들에서 항상 쉽게 사용가능한 것은 아니다.

따라서, 가능하면 회로-레벨 스위치들은 인버터들 및 논리 게이트들로 교체하는, 회로 설계들에서 회로-레벨 CMOS 스위치들의 수를 감소시키기 위한 기술에 대한 수요가 존재한다. ADC들에서 사용되는 비교기들을 포함하는, 비교기들의 증가된 동작 속도를 위한 기술에 대한 수요 또한 존재한다. 고속 비교기들을 사용하고, 감소된 수의 CMOS 스위치들을 가지는 ADC들을 사용하는, 무선 액세스 단말들을 포함하는, 전자 디바이스들에 대한 수요가 추가로 존재한다.

여기에 개시된 실시예들은 ADC들의 다수의 스위치들을 교체함으로써, 그리고, ADC 비교기들을 제어하는 비동기 디자인 상태 머신의 활용을 통해 양자화의 동작 속도를 등가시킴으로써 전술한 수요들 중 하나 이상을 다룰 수 있다. 비동기 상태 머신은 다음 비교기 결정으로 이동하기 전에 비교기의 해결할 준안정 상태를 기다린다. 이러한 방식으로, 해결할 준안정 상태를 위하여 요구되는 시간에 추가적인 시간이 낭비되지 않는다.

일 실시예에서, 아날로그-대-디지털 변환기(converter)는 비교기(comparator) 입력 및 비교기 출력을 포함하는 비교기, 상기 비교기 출력에 연결된 제어 블록 입력을 포함하는 제어 블록, 캐패시터들의 복수의 쌍(pair)들 및 샘플링 스위치를 포함한다. 캐패시터들의 복수의 쌍들은 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 각각의 쌍에 대하여 실질적으로 동일한 값을 가지는, 실질적으로 이진 수열(binary progression)을 형성한다. 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함한다. 상기 캐패시터의 제 1 단은 비교기 입력에 연결되고, 각각의 캐패시터의 제 2 단은 제어 블록에 의해 제어된다. 샘플링 스위치는 입력 전압을 수신하도록 구성되는 스위치 입력, 상기 비교기 입력에 연결되는 스위치 출력, 및 제어 스위치 입력을 포함한다. 상기 샘플링 스위치는 상기 제어 스위치 입력의 상태에 따라, 폐쇄(close)되고 상기 입력 전압을 상기 스위치 출력으로 전송하도록 구성되거나 또는 개방되고 상기 입력 전압을 상기 스위치 출력으로부터 고립(isolate) 시키도록 구성된다. 제어 블록은 상기 캐패시터들의 복수의 쌍들에 초기 바이어스(bias)를 제공하여 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되고, 그리고 상기 제 2 캐패시터들의 상기 제 2 단들이 제 1 기준 전압보다 낮은 제 2 기준 전압에 연결되도록 구성된다. 제어 블록은 또한 상기 제 1 및 제 2 캐패시터들을 충전(charge)하기 위해 상기 샘플링 스위치를 폐쇄 및 개방하여 상기 비교기 입력에서의 전압 Vs가 상기 샘플링 스위치가 개방되는 때에 상기 입력 전압과 실질적으로 동일하도록 구성된다. 제어 블록은 추가적으로 상기 비교기로 하여금 상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하도록 하기 위해 상기 전압 Vs를 미리결정된 비교기 임계치 Vt와 비교하도록 구성된다. 제어 블록은 제 1 비트를 획득한 이후에 다음 동작들을 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하수행하도록 추가적으로 구성된다: 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 (2) 토글링한 이후에, 상기 비교기로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교함.

일 실시예에서, 전압을 디지털 값으로 변환하는 방법은 다수의 단계들을 포함한다. 단계들은 비교기 입력 및 비교기 출력을 포함하는 비교기를 제공하는 단계를 포함한다. 단계들은 또한 캐패시터들의 복수의 쌍들을 제공하는 단계를 포함한다. 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 실질적으로 이진 수열을 형성한다. 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함한다. 상기 캐패시터들의 복수의 쌍들의 각각의 캐패시터는 상기 비교기 입력에 연결된 제 1 단 및 제 2 단을 포함한다. 단계들을 추가적으로 상기 캐패시터들의 복수의 쌍들에 초기 바이어스(bias)를 제공하여 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되고, 그리고 상기 제 2 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하는 단계를 포함하고, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮다. 단계들을 상기 제 1 및 제 2 캐패시터들을 충전(charge)하기 위해 샘플링 스위치를 폐쇄 및 개방하여 상기 비교기 입력에서의 전압 Vs가 상기 샘플링 스위치가 개방되는 때에 상기 샘플링 스위치에서의 입력 전압과 실질적으로 동일하도록 하는 단계를 더 포함한다. 단계들은 상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하도록 하기 위해 상기 전압 Vs를 미리결정된 비교기 임계치 Vt와 비교하는 단계를 더 포함한다. 단계들은, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여, 상기 제 1 비트를 획득하는 단계 이후에, (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하는 단계; 및 (2) 토글링하는 단계 이후에, 상기 워드의 다음 비트 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하는 단계를 포함한다.

일 실시예에서, 아날로그-대-디지털 변환기(ADC)는 입력 및 출력을 가지는 양자화하기 위한 수단을 포함한다. ADC는 또한 상기 출력을 양자화하기 위한 수단에 연결되는 입력을 제어하기 위한 수단을 포함하는 제어하기 위한 수단을 포함한다. ADC는 캐패시터들의 복수의 쌍들을 추가적으로 포함한다. 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 실질적으로 이진 수열을 형성한다. 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함한다. 상기 캐패시터들의 복수의 쌍들의 각각의 캐패시터는 상기 입력을 양자화하기 위한 수단에 연결된 제 1 단 및 제 2 단을 가진다. ADC는 입력 전압을 수신하도록 구성되는 입력을 샘플링하기 위한 수단, 상기 입력을 양자화하기 위한 수단에 연결되는 출력을 샘플링하기 위한 수단, 및 제어 입력을 포함하는 샘플링하기 위한 수단을 포함한다. 제어하기 위한 수단은:

(a) 상기 복수의 캐패시터들의 쌍에 초기 바이어스를 제공하여, 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되도록 하고, 상기 제 2 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―,

(b) 상기 제 1 및 제 2 캐패시터들을 충전하도록 상기 샘플링하기 위한 수단을 동작하여 상기 입력을 양자화하기 위한 수단에서의 전압 Vs가 상기 출력을 샘플링하기 위한 수단이 높은 임피던스 상태에 진입하는 시간에 상기 입력 전압과 실질적으로 동일하도록 하고,

(c) 상기 양자화하기 위한 수단으로 하여금 상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 상기 전압 Vs를 양자화하도록 하고,

(d) 상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 상기 캐패시터들의 각각의 쌍에 대하여 (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고

(e) 토글링한 이후에, 상기 양자화하기 위한 수단으로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하도록 하게 하도록 추가적으로 구성된다.

일 실시예에서, 아날로그-대-디지털 변환기(ADC)는 제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 비교기를 포함한다. ADC는 또한 상기 비교기 출력에 연결되는 제어 블록 입력을 포함하는 제어 블록을 포함한다. ADC는 또한 캐패시터들의 복수의 세트들을 포함한다. 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성한다. 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함한다. 상기 캐패시터들의 복수의 세트의 각각의 제 1 및 제 2 캐패시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. ADC는 입력 전압 차이를 수신하고, 상기 제 1 및 제 2 비교기 입력들에 연결된 출력을 스위칭하고, 그리고 스위치 입력을 제어하도록 구성되는 스위치 입력들을 포함하는 샘플링 스위치를 더 포함한다. 상기 샘플링 스위치는 상기 제어 스위치 입력의 상태에 따라, 폐쇄되고 그리고 상기 스위치 출력으로 상기 입력 전압 차이를 전송하도록 구성되고, 또는 개방되고 상기 스위치 출력들에서의 높은 임피던스들을 제공하도록 구성된다. 상기 제어 블록은:

(a) 상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단이 제 1 기준 전압에 연결되도록 하고 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―,

(b) 상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링 스위치를 폐쇄하고 개방하여, 상기 제 1 및 제 2 비교기 입력들 사이의 전압 차이 Vs가 상기 샘플링 스위치가 개방되는 시간의 입력 전압 차이와 실질적으로 동일하도록 하고,

(c) 상기 전압 차이 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 미리결정된 비교기 임계치 Vt에 상기 전압 차이 Vs를 비교하고, 그리고,

(d) 상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여, (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고 그리고 순서대로 상기 캐패시터들의 각각의 세트의 제 4 캐패시터의 상기 제 2 단을 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, (2) 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 1 캐패시터들의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 차례로 상기 캐패시터들의 제 3 캐패시터의 상기 제 2 단을 상기 제 1 기준 전압으로부터 상기 제 2 기준전압으로 토글링하고, 그리고

(e) 토글링한 이후에, 상기 비교기로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하도록 하게 하도록 추가적으로 구성된다.

일 실시예에서, 전압을 디지털 값으로 변경하는 방법은 제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 비교기를 제공하는 단계를 포함한다. 방법은 또한 캐패시터들의 복수의 세트들을 제공하는 단계를 포함한다. 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성한다. 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함한다. 상기 캐패시터들의 복수의 세트의 각각의 제 1 및 제 2 캐패시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. 방법은 또한 상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단들이 제 1 기준 전압에 연결되도록 하는 단계를 포함하며, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮다. 방법은 또한 상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링 스위치를 폐쇄하고 개방하여, 상기 제 1 및 제 2 비교기 입력들 사이의 전압 차이 Vs가 상기 샘플링 스위치가 개방되는 때의 샘플링 스위치의 입력들에서의 입력 전압 차이와 실질적으로 동일하도록 하는 단계를 더 포함한다. 방법은 상기 전압 차이 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 미리결정된 비교기 임계치 Vt에 상기 전압 차이 Vs를 비교하는 단계를 더 포함한다. 방법은 상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여, 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고 그리고 순서대로 상기 캐패시터들의 각각의 세트의 제 4 캐패시터의 상기 제 2 단을 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하는 단계, 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 1 캐패시터들의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 차례로 상기 캐패시터들의 제 3 캐패시터의 상기 제 2 단을 상기 제 1 기준 전압으로부터 상기 제 2 기준전압으로 토글링하는 단계를 포함한다. 방법은, 토글링한 이후에,상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하는 단계를 포함한다.

일 실시예에서, 아날로그-대-디지털 변환기(ADC)는 제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 전압을 양자화하기 위한 수단을 포함한다. ADC는 또한 상기 비교기 출력에 연결되는 입력을 제어하기 위한 수단을 포함하는 제어하기 위한 수단을 포함한다. ADC는 추가적으로, 캐패시터들의 복수의 세트들을 포함하고, 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성한다. 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함한다. 상기 캐패시터들의 복수의 세트의 각각의 제 1 및 제 2 캐패시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함한다. ADC는 입력 전압 차이를 수신하도록 구성되는 입력들을 샘플링하기 위한 수단, 상기 제 1 및 제 2 비교기 입력들에 연결된 출력들을 스위칭하기 위한 수단, 및 제어 입력을 샘플링하기 위한 수단을 포함하는 샘플링하기 위한 수단을 포함한다. 샘플링하기 위한 수단은 상기 제어 입력을 샘플링하기 위한 수단의 상태에 따라, 폐쇄되고 그리고 상기 출력들을 샘플링하기 위한 수단으로 상기 입력 전압 차이를 전송하도록 구성되고, 또는 개방되고 상기 출력들을 샘플링하기 위한 수단에서 높은 임피던스들을 제공하도록 구성된다. 제어하기 위한 수단은 상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단들이 제 1 기준 전압에 연결되도록 하도록 구성되며, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮다. 제어하기 위한 수단은 또한 상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링하기 위한 수단을 폐쇄하고 개방하여, 상기 제 1 및 제 2 입력들을 양자화하기 위한 수단 사이의 전압 차이 Vs가 상기 샘플링하기 위한 수단이 개방되는 시간에서의 입력 전압 차이와 실질적으로 동일하게 하도록 구성된다. 제어하기 위한 수단은 상기 양자화하기 위한 수단으로 하여금 상기 전압 차이 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 상기 전압 차이 Vs를 양자화하도록 구성된다. 상기 제어하기 위한 수단은 상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여, 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 및 제 3 캐패시터의 상기 제 2 단들을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 최종 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 및 제 3 캐패시터들의 상기 제 2 단들을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하도록 구성된다. 제어하기 위한 수단은 토글링한 이후에, 상기 양자화하기 위한 수단으로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 양자화하게 하도록 구성된다.

일 실시예에서, 전압을 디지털 값으로 변환하는 방법은 샘플링된 전압을 획득하기 위해 전압을 샘플링하기 위한 단계 및 연속적 근사화를 통해 상기 샘플링된 전압을 상기 디지털 값으로 변환하기 위한 단계를 포함한다.

이러한 그리고 다른 실시예들 및 본 발명의 양상들은 다음의 상세한 설명, 도면들 및 첨부된 청구항들을 참조하면 더 잘 이해될 것이다.

도 1은 연속적인 근사화 ADC의 선택된 엘리먼트들을 도시한다;
도 2는 연속적인 근사화 디지털-대-아날로그 변환 방법의 선택된 단계들 및 결정 블록들을 도시한다;
도 3A는 차동 연속적인 근사화 ADC의 유한 상태 머신의 선택된 엘리먼트들을 도시한다;
도 3B는 차동 연속적인 근사화 ADC의 출력 생성기 회로의 선택된 엘리먼트들을 도시한다;
도 3C는 차동 연속적인 근사화 ADC의 양자화 회로의 선택된 엘리먼트들을 도시한다;
도 3D는 캐패시터 어레이 및 그 어레이를 제어하는 드라이버들을 포함하는, 차동 연속적인 근사화 ADC의 추가적인 회로의 선택된 엘리먼트들을 도시한다;
도 4는 샘플링 및 변환 단계들 동안 도3A-3D의 ADC들의 파형들의 선택된 양상들을 도시한다; 그리고
도 5는 다른 연속적인 근사화 디지털-대-아날로그 변환 방법의 선택된 단계들을 도시한다.

본 문서에서, 단어 "실시예," "변형," 및 유사한 표현들은 특정한 장치, 프로세스 또는 제조 물품을 지칭하기 위해 사용되는 것이며, 동일한 장치, 프로세스 또는 제조 물품일 필요는 없다. 따라서, 한군데 또는 문맥에서 사용된 "하나의 실시예" (또는 유사한 표현)은 특정 장치, 프로세서, 또는 제조 물품을 지칭할 수 있고, 다른 곳에서의 동일하거나 유사한 표현은 상이한 장치, 프로세스, 또는 제조 물품을 지칭할 수 있다. 용어 "선택적인 실시예" 및 유사한 구들은 다수의 상이한 가능한 실시예들 중 하나를 표시하기 위해 사용될 수 있다. 가능한 실시예들의 수는 둘 또는 임의의 다른 양으로 제한될 필요가 없다.

단어 "예시적인"은 "예, 예시로서, 또는 설명으로서 기여하는" 것을 의미하기 위해 여기에서 사용될 수 있다. "예시적인"것으로서 개시되는 임의의 실시예들 또는 변형들은 다른 실시예들 또는 변형들에 대하여 선호되거나 유리한 것으로 해석될 필요는 없다. 본 명세서에 설명된 실시예들 및 변형들 모두는 당업자가 본 발명을 활용하도록 하기 위해 제공되는 예시적인 실시예들 및 변형들이며, 본 발명에 제공되는 법률적인 보호의 범위를 제한할 필요는 없다.

"천장(top)" 및 "바닥(bottom)"은 도면에 나타나는 유사한 컴포넌트들을 구별하기 위해 여기에 사용되며, 이들은 실질적인 차이가 없는 단순한 참조 지정이다.

"이진" 또는 "이진-가중된" 캐패시터 어레이(array)에서, 캐패시터들의 세트는 이진 시퀀스 값들(예를 들어, 1, 2, 4, 8, 등)을 가지며, 캐패시터들은 전압-디바이더 구성으로 배열된다. 캐패시터들 각각의 제 1 단(end)은 공통 노드 또는 제 1 공통 노드에 연결되며, 각각의 캐패시터 값은 두 개의 캐패시터들에 대응한다. 각각의 캐패시터는 제 2 단에서의 전압이 제어되도록 연결된 제 2 단을 가진다. 차동 구현에서, 이러한 캐패시터들의 다른 세트는 제 2 공통 노드에 유사하게 연결된다. 이러한 개념은 도 2 및 3D 및 이러한 도면들과 관련되는 논의에서 추가로 도시된다.

값들의 "실질적인" 이진 수열은 대략적인 이진 시퀀스의 값들(바로 이전에 선행하는 단락에서 설명된 시퀀스와 같이)을 지칭할 수 있다; 값들은, 이진이거나, 또는 예를 들어, 캐패시터들의 설계 허용오차(tolerance) 제한 내의 그리고/또는 엄격한 이진 시퀀스를 위해 필요한 값들의 가장 가까운 표준 값 내에서, 근사적으로 이진일 수 있다. 변형들에서, 실질적인 이진 시퀀스는 이상적인 이진 시퀀스의 10 퍼센트 내에 놓일 수 있다.

도 1은 인버터들에 의해 구성되는 캐패시터들(102)의 이진-가중된 어레이를 사용하는 연속적인 근사화 A_DC(100)의 선택된 엘리먼트들을 도시한다. 이러한 인버터들에 대한 파워 서플라이 전압들, V_H 및 V_L은 V_H가 ADC(100)의 양의 서플라이 전압 V_DD와 가깝거나 동일하고, V_L의 ADC(100)의 음의 서플라이 전압(V_SS)과 동일하거나 가깝도록 선택될 수 있다. ADC(100)는 전압 팔로워(120)의 입력(105)에서의 입력 전압 Vin을 수신하며, 비동기 제어 블록(135)의 출력(136)에서 입력 전압 V_in의 샘플들의 디지털화된 4-비트 표현을 제공한다.

전압 팔로워(120)는 선택적이며, 도시되고 설명되는 다른 회로 엘리먼트들의 일부일 수 있다. 이는 ADC(100)의 나머지 회로로부터 입력 전압을 고립시키도록 구성될 수 있다. 전압 팔로워(120)는 입력 전압 V_in을 수신할 수 있으며, 자신의 출력(110)에서, 입력 전압 V_in의 버퍼링된 그리고 가능하면 또는 컨디셔닝된 버전을 제공할 수 있다; 예를 들어, 전압 팔로워(120)는 버퍼링, 참의 또는 실질적으로 참의 전압 팔로잉, 증폭, 감쇄, 전압 쉬프팅, 다른 종류의 전압 컨디셔닝 또는 이러한 기능들의 조합을 제공할 수 있다.

샘플링 스위치(125)는 전압 팔로워(120)의 출력에서 입력 전압 V_in의 버전을 수신하고, 예를 들어, 샘플링 주파수 F_s를 가지고 주기적으로 이를 샘플링하도록 구성된다. 입력 전압이 샘플링되는 경우, 전압의 샘플 V_s(t_n)이 공통 노드(130)에 나타나며, 캐패시터들(C1_b 내지 C4_b 및 C1_T 내지 C5_T)을 충전하고, 캐패시터들 각각은 공통 노드(130)에 연결된 하나의 단자(terminal)를 가진다. 캐패시터 아래첨자 "T" 및 "B"는 각각, 도 1에 나타난 캐패시터들과 같이, 천장 캐패시터들 중 하나 또는 바닥 캐패시터들 중 하나를 지시한다.

샘플링 스위치(125)는, 예를 들어, 고-임피던스 출력 모드를 가정하는 전압 팔로워(120)를 구성하는 또는 전압 팔로워(120)를 셧오프(shut off)하는 전압 팔로워(120)의 일부로서 구현될 수 있다. 다른 예로서, 샘플링 스위치(120)는 부스트된(boosted) NMOS(N-channels Metal Oxide Semiconductor) 스위치로서 구현될 수 있다.

여기서, 캐패시터들(C1_b 내지 C4_b 및 C1_T 내지 C5_T)은 이진-가중된 어레이를 구성하고, 따라서,

C1_B

C1_T

C(미리 결정된 값)

C2_B

C2_T

2C, 및

C4_B

C4_T

4C.

다른 실시예들에서, 다른 수열이 사용될 수 있으며, 각각의 바닥 및 천장 캐패시터들은 값이 다를 수 있다.

천장 캐패시터들(C1_T-C4_T) 각각의 제 2 단자는 대응하는 드라이버(D1_T-D4_T) 의 출력에 연결된다. 유사하게, 바닥 캐패시터들(C1_B-C4_B) 각각의 대응하는 드라이버(D1_B-D4_B)의 출력에 연결된다. 드라이버들(D)이 인버터로서 도시되었으나, 인버터일 필요는 없다; 예를 들어, 드라이버들은 비-반전 드라이버들일 수 있다.

천장 및 바닥 드라이버들(D1_T-D4_T 및 D1_B-D4_B) 각각의 입력은 제어 블록(135)에 의해 제어될 수 있으며, 이는 올-디지털(all-digital) 제어 블록일 수 있다. 제어된 블록(135)은 개별적으로, 드라이버들(D1_T-D4_T 및 D1_B-D4_B) 각각의 출력을 상대적으로 높은 전압 V_H 또는 상대적으로 낮은 전압 V_L로 설정하도록 구성된다. 바로 직전 문장의 "상대적"이라는 표현은 V_H >V_L을 의미함을 유의한다. 싱글-엔디드(single-ended) (비-차동; non-differential) 동작에 대하여, V_L은 그라운드 기준일 수 있고, V_H는 서플라이 전압 VDD의 조정된(regulated) 버전일 수 있다. 전압 V_L은 또한 (-V_H)와 동일할 수 있으며, V_H 및 V_L 사이의 전압 범위의 중심이 근사적으로 0이 되도록할 수 있다. 변형들에서, 전압들 (V_L 및 V_H)은 타이트하게 제어된 기준 전압들, 예를 들어, 조절되거나 또는 안정된 기준 전압들일 수 있다. 전술한 바와 같이, V_H는 ADC(100)의 양의 서플라이 전압(V_DD)과 가깝거나 동일할 수 있으며, V_L은 ADC(100)의 음의 서플라이 전압(V_SS)과 가깝거나 동일할 수 있다.

공통 노드(130)는 1-비트 양자화기(150)의 입력에 연결되며, 이는 단순히 자신의 입력에 따라 1 비트 출력을 생성하도록 구성되는 비교기일 수 있다. 양자화기(150)의 1 비트 출력은 입력 신호의 DC 바이어스 전압에서 트리거링되도록 설정될 수 있다. 따라서, 양자화기(150)로의 입력이 입력 신호의 DC 바이어스를 초과하는 경우, 양자화기(150)의 출력은 논리 하이일 수 있다; 그리고 양자화기(150)에 대한 입력이 입력 신호의 DC 바이어스보다 낮은 경우, 양자화기(150)의 출력은 논리 로우일 수 있다. 본 문서의 독해 후에 당업자에게 명확할 바와 같이, 양자화기(150)에 의해 생성되는 ADC(100)의 출력에 대해 선택된 특정 신호 표현 및 임의의 추가적인 프로세싱에 따라, 논리값들은 뒤집힐 수 있다.

양자화기(150)의 출력은 제어 블록(135)에 연결되며, 이는 내부적으로 래치(latch)(저장)될 수 있다.

초기에(즉, 변환의 시작에서), 제어 블록(135)은 천장 드라이버들(D1_T-D4_T) 모두를 기준 전압들(V_H 또는 V_L) 중 하나를 출력하도록 설정하고, 바닥 드라이버들(D1B-D4B) 모두를 제 2 기준 전압(V_L 또는 V_H)을 출력하도록 설정한다. 샘플링 스위치(125)가 폐쇄되는 경우, 캐패시터들(C1_T-C4_T 및 C1_B-C4_B)은 충전되어, V_cap(접지와 관련되는 공통 노드(130) 상의 실제 전압)이 전압 팔로워(120)의 출력에서 전압(V_s)과 동일하도록 하며, 이는 입력 전압 V_in과 동일하거나 실질적으로 동일할 수 있다. 샘플링 스위치(125)는 따라서, 특정 샘플링 시간(t_n)에서 개방될 수 있으며, 전압 V_cap은 시간 t_n에서 샘플링되는 전압 V_s인, V_s(t_n)과 실질적으로 동일하게 유지되는데, 이는 공통 노드(130)에서의 임피던스가 샘플링 스위치(120)가 개방되는 경우 높기 때문이다.

양자화기(1-비트 비교기; 150)는 V_cap이 V_s(t_n)과 실질적으로 동일한 경우, V_cap 전압을 양자화하도록 구성된다. 양자화기(150)의 결과적인 출력은 전압 V_s(t_n)의 디지털 표현의 최상위 비트(MSB)에 대응하며, 이는 V[n]으로 지칭될 것이다. 제어 블록(135)은 내부적으로 V[n]의 MSB를 래칭(저장)한다.

캐패시터 어레이(C1_T-C4_T 및 C1_B-C4_B)를 제어하는 드라이버들 D(D1_T-D4_T 및 D1_B-D4_B)을 선택적으로 토글링함으로써, 전압 V_cap은 미리결정된 양만큼 가변할 수 있다; 양자화기(150)는 그리고나서 연속하여 V_cap을 양자화하고 전압V_s(t_n)의 디지털 표현의 추가적인 비트를 획득하기 위해 그 결과를 래칭할 수 있다. 제어 블록(135)은 드라이버들(D)을 토글하고, V[n]의 잔여 비트들을 획득하기 위해 양자화(150) 출력을 래칭하도록 구성된다.

다음 문단들에서, 우리는 샘플링 스위치(125)가 개방된 이후에 드라이버들의 토글링으로 인한 V_cap의 변화를 분석한다. 분석은 공통 노드(130) 상의 전하의 보존에 기반한다.

전압 Vs가 샘플링되고 샘플링 스위치(125)가 개방된 이후에, 제어 블록(135)은 천장 드라이버들(D1_T-D4_T)로 하여금 VH를 출력하고 바닥 드라이버들(D1_B-D4_B)로 하여금 VL을 출력하도록(극성들은 뒤집힐 수 있음) 하는 것을 지속할 수 있다. 캐패시터에 저장된 전하가 커패시터에 걸친 전위 차이 및 캐패시턴스의 곱임을 상기하라: Q=VC. 바닥 캐패시터들에 저장된 전하(각각, C1_B 내지 C4_B에 대응하는, Q1_B 내지 Q4_B)는, 다음 식들로부터 결정될 수 있다:

;

; 및

유사하게, 천장 캐패시터들에 저장된 전하는 (C1_T 내지 C4_T에 각각 대응하는, Q1_T 내지 Q4_T)다음과 같이 결정될 수 있다:

;

; 및

공통 노드(130) 상의 전하 Q_CM은 바닥 캐패시터들의 전하들의 합에서 천장 캐피시터들의 전하의 합을 뺀 것이다:

, 또는

배열이 이진이고, C1_B=C1_T=C, C2_B=C2_T=2C 및 C4_B=C4_T=4C인 경우, 상기 식은 다음의 형태를 취한다:

전압 V_CAP에 드라이버들 중 하나의 출력을 토글링하는 것의 효과를 다음에 고려한다. 대응하는 캐패시터, C1_B라고 하자,는 효율적으로 "바닥" 캐패시터인 것으로부터 "천장" 캐패시터인 것으로 효율적으로 스위칭할 것이다. 전체 천장 캐패시턴스(공통 노드(130) 및 V_H 사이의 총 캐패시턴스)는 6C(4C+2C)일 것이다. 공통 노드(130)에서 임피던스가 높기 때문에, 공통 노드의 전하는 토글링하기 이전과 동일하게 유지될 것이다. 새로운 V_cap, V'_cap으로 부르자, 이 전압 및 토글링 이후 캐패시터 전하들(동일한 캐패시터의 토글링-이전 전하들로부터 구별하기 위해 '으로 지정됨) 과 관련되는 수식들로부터 이제 유도될 수 있다. 최초의 두 개의 수식들은 남아있는 바닥 캐패시터들에 저장된 새로운 전하들 및 천장 캐패시터들의 새로운 전하들을 보여준다(이는 이제 추가적인 캐패시터 C1_B를 포함한다):

및

Q_CM이 변경되지 않고 유지되고, 바닥 캐패시터들의 전하의 합 빼기 천장 캐패시터들의 합을 뺀 것이기 때문에, 우리는 다음의 식을 얻는다:

항들을 재정리하면, 우리는 V'_cap 을 얻는다.

V_s(t_n)은 V_cap이기 때문에(토글링 이전), 전압의 상승은 단순히 V_H 및 V_L 사이의 차이의 14분의 1이다.

전술한 식들은 모두 선형적이며, 따라서, C1_T의 제 2 단을 V_H로부터 V_L로 토글링하는 것은 동일한 크기의 전압의 감소를 야기한다. 동일한 이유로 인하여, C2_B 또는 C2_T를 토글링하는 것은 C1_B 또는 C1_T에 대하여 위에서 결정된 것의 두 배만큼의 증가 또는 감소를 야기하고, C4_B 또는 C4_T를 토글링하는 것은 C1_B 또는 C1_T에 대하여 위에서 결정된 것의 네 배 만큼의 증가 또는 감소를 야기할 것이다.

양자화기(150)의 입력에서의 캐패시터 C_extra는 비교가 수행되는 전압 값들의 특정 범위를 정의하거나 그리고/또는 정밀하게-조정하기 위해 사용될 수 있다; 실제로, 이러한 캐패시터는 ADC(100)의 최하위 비트의 값을 변경하기 위해 사용될 수 있다.

도 2는 ADC(100)에 의해 수행되는 연속적인 근사화 디지털-대-아날로그 변환 방법(200)의 선택된 단계들 및 결정 블록들을 도시한다. 플로우 포인트(201)에서, ADC(100)는 변환을 위해 준비된다. 변환은 두 개의 주요 단계들을 포함한다: (1) 샘플링 단계, 및 (2) 변환 단계. 먼저 샘플링 단계로 돌아가면, 단계(206)에서, 제어 블록(135)은 자신의 제어 신호들을 설정하여, 어레이의 캐패시터들의 하나의 세트에 연결된 인버터들(동작들이 대칭적일지라도, 우리는 계속하여, 천장 세트에 연결된 인버터들이 존재한다고 가정할 것이다)이 높은 기준 전압(V_H)을 출력하고, 어레이들의 캐패시터들의 제 2 세트에 연결되는 인버터들의 다른 세트(바닥)가 낮은 기준 전압(V_L)을 출력하도록 한다. 샘플링 스위치(125)는 단계(208)에서 폐쇄되며, 전압 팔로워(120)는 캐패시터 어레이(102)의 캐패시터들을 충전하여 V_s(t_n)=V_cap이 되도록 한다.

단계(210)에서, 샘플링 스위치(125)가 개방되고, 샘플링 단계를 완료한다.

변환 단계에서, 다음의 이벤트들이 발생한다. 단계(212)에서, 양자화기(150)는 V_CAP이 임계치(예를 들어, 입력 신호의 DC 바이어스) 보다 더 큰지 또는 적은지 여부를 결정한다; 이러한 예에서, 우리는 V_H=V_L인 것으로 가정하여 간격의 중심이 0으로 되도록 할 것이다. 이전에 언급된 바와 같이, 이 때에, 양자화기(150)의 출력은 출력 워드 V[n]의 MSB(비트 3)이다. 제어 블록(135)은 단계(214)에서, MSB를 래칭(저장)한다.

결정 블록(216)에서, ADC(100)는 V_CAP이 임계치보다 큰 경우 단계(218)로 분기하고, 제어 블록(135)은 천장 인버터 D4_T 출력을 하이로부터 로우로 토글한다. 역으로, V_CAP이 임계치보다 낮은 경우, ADC(100)는 단계(220)로 분기하고 제어 블록(135)은 바닥 인버터(D4_B) 출력을 로우에서 하이로 토글한다. 전술한 바와 같이, 이는 V_H 및 V_L사이의 차이(V_H - V_L)의 2/7만큼 V_CAP 전압을 감소 또는 증가시킬 것이다. D4_T 및 D4_B 인버터들은 변환 상태의 남은 기간 동안 변화되지 않고 유지된다.

다음으로, 동작들은 C2 캐패시터들 및 D2 인버터들에 대하여 반복된다. 즉, 양자화기(150)는 다시 단계(222)에서, 입력에서의 전압(V_CAP)이 임계치보다 높은지 또는 낮은지 여부를 결정한다. 이 경우 양자화기(150)의 출력은 출력 워드 V[n]의 다음 비트(비트 2)이다. 제어 블록(135)은 단계(223)에서 이 비트를 저장한다. V_CAP이 임계치보다 큰 경우, 결정 블록(224)에서 결정된 바와 같이, 제어 블록(135)은 천장 인버터(D2_T) 출력을 단계(226)에서 하이로부터 로우로 토글한다. 역으로, V_CAP이 임계치보다 작은 경우, 제어 블록(135)은 단계(228)에서, 바닥 인버터(D2_B) 출력을 로우로부터 하이로 토글한다. 이는 (V_H-V_L)의 1/7만큼 V_CAP 전압을 증가시키거나 감소시킬 것이다. D2_T 및 D2_B 인버터들은 변환 단계의 잔여 기간 동안 변경되지 않고 유지된다.

동작들은 다시 C1 캐패시터들 및 D1 인버터들에 대하여 반복된다. 양자화기(150)는 단계(230)에서 V_CAP이 임계치보다 높은지 또는 낮은지 여부를 결정한다. 이 때에 양자화기(150)의 출력은 출력 워드의 다음 비트(비트 1)이다. 제어 블록은 단계(231)에서 이 비트를 저장한다. 결정 블록(232)에서 결정된 바와 같이, V_CAP이 0보다 큰 경우, 제어 블록(135)은 천장 인버터(D1_T) 출력을 단계(234)에서 하이로부터 로우로 토글한다. 역으로, V_CAP이 0보다 작은 경우, 제어 블록(135)은 단계(236)에서, 바닥 인버터(D1_B) 출력을 로우로부터 하이로 토글한다. 이는 (V_H-V_L)의 1/14만큼 V_CAP 전압을 증가시키거나 감소시킬 것이다. D2_T 및 D2_B 인버터들은 변환 단계의 잔여 기간 동안 변경되지 않고 유지된다.

단계(238)에서, 양자화기(150)는 V_CAP이 0보다 더 크거나 또는 작은지를 한번 더 결정한다. 이 때에 양자화기(150)의 출력은 출력 워드 V[n]의 최소화 비트(비트 0, LSB)이다. 제어 블록(135)은 단계(240)에서 LSB를 저장한다. 변환 단계는 제어 블록(135)에 래칭된 샘플링된 전압의 디지털 표현의 4 개의 비트들<3-0>을 가지고 완료되고, 프로세스는 플로우 포인트(299)에서 종료한다. 일반적인 동작에서, 방법(200)은 전압을 디지털 형태로 변환할 필요가 발생하는 EO마다 반복될 수 있음을 유의한다.

도 1에 도시된 단순화된 설계는 4-비트 ADC의 싱글-엔디드된 버전일 수 있다. 단순성을 위해 싱글-엔디드 디바이스로서 도시되었으나, 두개의 캐패시터 어레이들을 가지는 차동 회로로서 구현될 수 있다. 이러한 설계는 캐패시터 어레이의 커패시터들의 다른 ("8") 세트 및 대응하는 인버터들/드라이버들을 추가함으로써 본질적으로 5-비트 설계로 확장될 수 있다; 그리고 유사한 방식으로, 이러한 설계는 ADC의 더 높은 해상도들을 획득하기 위해 추가적으로 확장될 수 있다. 물론, 설계는 캐패시터들의 "4" 및/또는 "2" 세트들 및 이들의 대응하는 인버터들/드라이버들을 제거함으로써 3 또는 2 비트들로 절삭(truncate)될 수 있다.

도면들 3A, 3B, 3C 및 3D는 ADC(100)와 유사한 ADC의 선택된 엘리먼트들을 도시하나, 차동 동작을 위해 구성된다. 도 3A는 유한 상태 머신(FSM)(301)의 선택된 엘리먼트들을 도시한다; 도 3B는 출력 생성기 회로(302)의 선택된 엘리먼트들을 도시한다; 도 3C는 1-비트 차동 양자화 회로(303)의 선택된 엘리먼트들을 도시한다; 그리고 도 3D는 차동 샘플링 스위치, 차동 캐패시터 어레이, 및 연관된 제어 엘리먼트들을 가지는 차동 캐패시터 어레이에 대한 드라이버들/인버터들을 포함하는 회로(304)의 선택된 엘리먼트들을 도시한다.

본 실시예의 유한 상태 머신(301)은 도시된 바와 같이 배열된 D 플립-플롭들을 포함한다. 각각의 D 플립-플롭의 출력 Q는 R(리셋) 입력이 하이인 경우 D 입력 및 클록에 관계 없이 로우로 설정된다. R 입력이 로우이고 클록 입력이 로우에서 하이로 전이하면, 출력 Q는 클록 전이의 때에 입력 D의 값을 취한다. 출력 Q는 이 값을 로우에서 하이로의 다음 클록 전이까지 유지한다. 상태 머신은 START_CONVERSION 입력 상의 펄스에 후속하여 비트들(S<0> 내지 S<3>)을 출력한다. 여기서 상태 수열 S<3:0>은 1000->0100->0010->0001->0000이다. 입력 CMP_DONE에서의 신호(비교기가 유효 비교 결과를 생성하였음을 표시함)는 FSM(301)의 각각의 전이를 트리거링한다. 특정 상태 수열이 모든 실시예의 필수적인 요구사항이 아님을 유의한다.

출력 생성기 회로(302)는 H(하이) 및 L(로우) 비교기 출력(아래에 설명될 바와 같이)들을 수신하도록 구성되고, 이들을 아날로그-대-디지털 변환의 디지털 결과를 출력하기 위한 적절한 위치에 래칭한다. 래칭은 FSM(301)에 의해 생성되는 S<3:0> 상태들에 의해 제어된다. 여기서, 출력 생성기 회로(302)는 도시된 바와 같이 배열되는 AND 게이트들 및 SR 래치들을 포함한다.

양자화 회로(303)는 비교기(310), SR 래치(316), OR 게이트(314), 및 비교기(310)의 입력들(311 및 312)에서 캐패시터들(C_extra1 및 C_extra2)을 포함한다.

차동 전압 V_CAPd(ADC(100)의 V_CAP의 차동 아날로그, 즉, 비교기에 의해 비교되고/양자화되는 전압)은 비교기(310)의 입력들(311 및 312)에 연결된다. 비교기(310)는 다음과 같이 기능하는 래칭된 CMOS 비교기일 수 있다. 입력 신호 "래치"가 로우이면, 비교기(310)는 리셋모드이고, 출력들 모두는 강하된(forced) 로우(선언 해제됨; de-asserted)이다. 신호 "래치"가 하이인 경우, 비교기(310)는 입력 전압 V_CAPd이 미리결정된 임계치(보통 0) 보다 높은지 또는 낮은지 여부를 결정한다. V_CAPd가 임계치보다 크다면, 신호 H는 하이(선언됨; asserted)로 전이하고, L은 로우로 유지된다(선언 해제됨). V_CAPd이 임계치보다 크면 신호 L은 하이로 전이하고 H는 로우로 유지된다. 입력 신호가 근사적으로 임계치와 동일한 경우에, 비교기는 소위 준안정(metastable) 상태에 진입할 수 있으며, 여기서 H 와 L은 설정되지 않을 수 있다. 비교기(310)는 짧은 시간 기간 이후에 준안정 상태를 빠져나오며 이 때에 H 또는 L은 (비교기에 의해 수행된 결정에 따라) 하이로 전이하며, 다른 출력은 로우로 유지될 수 있다.

"래치" 신호는 SR 래치(316)의 Q 출력에 의해 생성되며, 출력들 H 및 L은 플립-플롭(316)의 Q출력의 상승 엣지에서 래칭된다(즉, 비교가 수행됨). SR 래치(316) (뿐 아니라 본 문서에서 설명하는 다른 SR 래치들도) 입력 S(셋)가 하이이고 입력 R(리셋)이 로우인 경우 셋 모드에 있다; 그리고 나서 SR 래치의 출력 Q는 하이로 설정된다. SR 래치의 입력 S가 하이이고 입력 R이 로우인 경우, SR 래치는 리셋 모드이고 SR 래치의 Q 출력은 로우로 설정된다. 입력들 S 및 R 모두가 로우인 메모리 모드에서, SR 래치의 Q출력은 마지막 값을 유지한다. 다른 게이트들, 플립-플랍들, 및 유사한 디바이스들의 경우에서, Q-바(

)출력은 Q출력의 인버스와 동일하다.

도 3C 는 CMP_DONE 신호가 OR 게이트(314)의 출력에서 생성되는 것을 보여주며, OR 게이트(314)는 자신의 입력들에서 비교기(310)의 H 및 L 출력들을 수신한다. CMP_DONE 신호는 H 및 L이 모두 로우인 경우 선언-해제(로우)된다. 이러한 방법으로, CMP_DONE은, 자신의 이름이 의미하는 바대로, H 및 L 출력들이 유효하고 비교기(310)가 준안정상태가 아닌 경우의 표시자로서 기능한다. CMP_DONE의 활용은 ADC로 하여금 비교기가 실제로 준안정상태에 있는 경우 충분한 시간 지연이 사용가능하고, 동시에 ADC가 슬로우 다운하여 각각의 비교에 대하여 이러한 동일한 긴 시간 지연이 삽입되도록 하는 것을 보장하도록 허용할 수 있다; 각각의 비교에 대한 추가적인 시간은 준안정 상태의 실제 존재에 응답하여 사용되며, 다른경우에는 사용되지 않는다. ADC의 동작은 따라서 비동기적이고, 그 속도는 증가된다.

비교기(310)의 입력들(311 및 312)에서의 캐피시터들(C_extra1 및 C_extra2)은 비교들이 수행되는 전압 값들의 특정 범위를 정의하거나 그리고/또는 정밀하게-조정하기 위해 사용될 수 있다; 실제로, 이러한 캐패시터들은 ADC의 최소화 비트의 값을 변경시키기 위해 사용될 수 있다.

도 3D에 도시된 회로(304)의 차동 샘플링 스위치(340)는 도 1의 싱글-엔디드 샘플링 스위치(125)와 차동 등가일 수 있다. 스위치(340)는 ADC로의 입력에서 입력 전압 V_in의 버전을 수신하도록 구성되고, 예를 들어, 샘플링 주파수 F_s에서, 이를 주기적으로 샘플링하도록 구성된다. 회로가 차동이기 때문에, 샘플링 스위치(340)가, 예를 들어, 전압 팔로워가 고-임피던스 출력 모드를 가정하도록 구성되거나, 샘플링 스위치(340)가 개방되는 때에 셧오프되는 경우 V_in을 구동하는 전압 팔로워의 일부로서 구현될 수 있다. 유사하게, 샘플링 스위치(340)는 부스트된 NMOS 스위치들의 쌍으로서 구현될 수 있다.

샘플링 단계에서 차동 샘플링 스위치(340)가 폐쇄되고, 스위치(340)의 출력에서 Vin 전압은 천장 및 바닥 캐패시터들(C_T1, C_T2, C_B1, C_B2, C2_T1, C2_T2, C2_B1, C2_B2, C4_T1, C4_T2, C4_B1, 및 C4_B2)을 충전한다. 도 3D에 도시된 모든 SR 래치들은 리셋된다. 샘플링 단계의 종료시에 스위치는 개방된다.

캐패시터들(C_T1, C_T2, C_B1, C_B2, C2_T1, C2_T2, C2_B1, C2_B2, C4_T1, C4_T2, C4_B1, 및 C4_B2)은 차동 캐패시터 어레이라고 부를 수 있는 것을 형성한다. 캐패시터들은 차동 이진 어레이를 형성하며 여기서:

및

이러한 캐패시터들 각각의 일 면은 도시된 바와 같이, 양의 입력 차동 노드(342P) 또는 음의 공통 차동 노드(342N)에 연결된다. 각각의 캐패시터의 다른 면은 도3D에 도시된 바와 같이,

및

으로부터 선택되는 대응하는 드라이버의 출력에 연결된다. 드라이버들(D)이 인버터들로 도시되었으나, 이들은 반전될 필요는 없다; 예를 들어, 드라이버들은 비-반전 드라이버들일 수 있다.

드라이버들(

및

) 각각의 입력은 도면들 3A-3D에 나타나는 다른 디바이스들에 의해 제어된다. 드라이버들은 또한 상대적으로 높은 기준 전압 V_REFP 및 상대적으로 낮은 기준 전압 V_REFN을 수신한다. 바로 직전의 문장에의 "상대적"은 V_REFP>V_REFN 임을 의미한다. 변형들에서, 전압들(V_REFP 및 V_REFN)은 타이트하게 제어되는 기준 전압들이며, 예를 들어, 조절되거나 또는 안정된 기준 전압들일 수 있다. 전압 V_REFN은 (-V_REFP)와 동일할 수 있다. 따라서, 각각의 인버터의 입력에 따라, 동일한 인버터의 출력은 V_REFN 또는 V_REFP로 구동된다. 결과적으로, 차동 캐패시터 어레이의 캐패시터들 각각의 제 2 면은 또한 V_REFN 또는 V_REFP로 구동된다. V_REFP는 양의 서플라이 전압 V_DD로 또는 그 근처로 선택될 수 있으며, V_REFN은 음의 서플라이 전압 (또는 접지) V_SS로 또는 그 근처로 선택될 수 있다.

공통 차동 노드들(342P 및 342N)은 각각 1-비트 양자화기(303)의 입력들(311 및 312)에 연결된다. 양자화기(303)의 H 및 L 출력들은 전압 VREFP 및 VREFN에 의해 정의되는 범위의 중간(일반적으로 0, (V_REFN = -V_REFP)에서 트리거링되도록 설정될 수 있다.

변환 단계는 샘플링 단계 이후에 즉, 차동 샘플링 스위치(340)가 개방된 이후에 시작한다. 도 3에서 도시된 바와 같이, 샘플링 단계는 하이인 SAMP 신호에 대응하고, 변환 단계는 로우인 SAMP 단계에 대응한다.

변환 단계에서, 다음 이벤트들이 발생한다.

하이에서 로우로의 SAMP 신호의 전이는 START_CONVERSION 신호의 펄스를 생성하고, 이는 FSM(301)을 리셋하여 그 출력이 "1000"이 되도록 한다. START_CONVERSION 펄스는 또한 OR 게이트(322)fmf 통해 비교기(310)를 제어하는 SR 래치(316)를 설정한다. 이는 비교기(310)로 하여금 전압 V_CAPd에 따라 자신의 출력 중 하나를 H 또는 L로 설정하도록 한다. 출력 비트 Y<3>는 그리고 나서 전압 V_CAPd에 따라, 하이 또는 로우로 다시 설정된다.

출력 L이 설정되면(비교기(310) 입력 전압이 미리결정된 임계치, 예를 들어 0보다 낮음을 의미함), 비트 "2" 회로의 어퍼(upper) SR 래치(352)(도 3D)가 설정되며, 양의 입력 차동 노드(342P)의 전압이

=

볼트만큼 증가하도록 한다. 이는 공통 노드(130)의 전압의 증가와 유사하고, C_EXTRA에 대하여 추가적으로 고려한 것임) 음의 입력 차동 노드(342N)의 전압은 동일한 양만큼 감소한다. (이러한 분석은 공통 노드(130)에 대하여 전술한 것과 유사하며, 각각 C_EXTRA의 캐패시턴스를 가지는, C_EXTRA1 및 C_EXTRA2 캐패시터들의 존재를 고려한 것임) 이러한 방식으로 전압 V_CAPd는

만큼 증가된다.

다른 면에서, 신호 H가 설정되면(비교기 입력 전압이 미리결정된 임계치보다 큰다는 것을 의미함), 비트 "2" 회로의 낮은 SR 래치(353)가 설정되고 V_CAPd가

만큼 감소되도록 한다.

비교기(310)의 H 또는 L 출력이 하이가 되면, OR 게이트(314)의 출력에서의 CMP_DONE 신호가 승인되고, SR 래치(316)를 재설정한다. SR 래치(316)는 비교기(310)를 제어하고, 비교기(310)를 리셋 모드로 다시 돌리고, H 및 L출력 모두를 로우로 강제한다.

CMP_DONE 신호가 FSM(301)의 D 플립-플롭들의 클록 입력들에 연결된다. 따라서, CMP_DONE의 승인은 다음 상태로 FSM(301)을 전진 시킬 것이며, 여기서 "0100"이다. 특정 상태들 및 그들의 수열들은 실시예에 따라 다를 수 있음을 유의해야한다.

비트 "2" 회로에서 SR 래치들(352 또는 353) 중 하나가 설정되면, OR 게이트(354) 및 원-샷(355)은 CAP_DONE_pulse<2> 신호의 펄스를 생성한다. 이 펄스는 비교기(310)를 제어하는 SR 래치(316)를 설정하기 위해 OR 게이트(322)(도 3C)를 통해 동작하고, 비교기(310)로 하여금 전압 V_CAPd에 따라 자신의 출력들 중 하나를 H 또는 L로 설정하도록 한다. 그 결과로서, 출력 비트 Y<2>는 하이 또는 로우로 설정되며, 전압 V_CAPd는 업 또는 다운으로 조정되고, FSM(301)은 다음 상태(여기서 "0010")로 진행시킨다.

사이클은 그리고 나서 비트 "2" 회로에 대하여 전술한 것과 실질적으로 동일한 방식으로 비트 "1" 회로에 대하여 반복되어, 출력 비트 Y<1>을 하이 또는 로우로 설정하고, 전압 V_CAPd를 업 또는 다운으로 조정하고, FSM(301)을 다음 상태(여기서 "0001")로 진행시킨다. 사이클은 그리고 나서, 비트 "2" 및 "1" 회로에 대하여 전술한 것과 실질적으로 동일한 방식으로 비트 "0" 회로에 대하여 다시 한번 반복되어, 출력 비트 Y<0>를 하이 또는 로우로 설정하고, FSM을 다음 상태(여기서, "0000")로 진행시킨다. 아날로그-대-디지털 샘플링 및 변환들은 이 때에 완료되며, 출력 생성 회로(302)에서 래칭되고 출력들 Y<3-0>에서 사용가능한 4-비트 결과 및 출력들을 남긴다.

도 4는 단순한 방식으로, 샘플링 및 변환 단계들 동안 ADC(300)의 선택된 파형들(400)을 보여준다.

도 5는 도면들 3A-3D의 ADC에 의해 수행되는 연속적인 근사화 디지털-대-아날로그 차동 변환 방법(500)의 선택된 단계들을 보여주며, ADC가 아날로그-대-디지털 변환을 수행하기 위해 준비되는 플로우 포인트(501)에서 방법은 시작된다.

방법(500)의 샘플링 단계에서, 단계(506)에서, 차동 이진 캐패시터 어레이를 구동하는 드라이버들/인버터들을 제어하는 회로는 다음과 같이 구성된다: (1) 어레이의 캐패시터들의 제 1 이진 세트의 각각의 캐패시터들이 음의 입력 차동 노드(342N) 및 V_REFN 사이에서 연결됨, (2) 어레이의 캐패시터들의 제 2 이진 세트의 각각의 캐패시터 음의 입력 차동 노드(342N) 및 V_REFN 사이에서 연결됨, (3) 어레이의 캐패시터들의 제 3 이진 세트의 각각의 캐패시터는 양의 입력 차동 노드(342P) 및 V_REFN 사이에서 연결됨, 그리고 (4) 어레이의 캐패시터들의 제 4 이진 세트의 각각의 캐패시터는 양의 차동 노드(342P) 및 V_REFP 사이에서 연결됨. 도 3을 참조하면, 제 1 세트는 C_B2, C2_B2 및 C4_B2를 포함할 수 있다; 제 2 세트는 C_B1, C2_B1 및 C4_B1를 포함할 수 있다; 제 3 세트는 C_T1, C2_T1 및 C4_T1를 포함할 수 있다; 및 제 4 세트는 C_T2, C2_T2 및 C4_T2를 포함할 수 있다.

단계(508)에서, 차동 샘플링 스위치(340)는 양 및 음의 입력 차동 노드들(342P 및 342N) 사이에서 나타나는 V_in 전압에 의해 캐패시터들(C_T1, C_T2, C_B1, C_B2, C2_T1, C2_T2, C2_B1, C2_B2, C4_T1, C4_T2, C4_B1 및 C4_B2)을 충전하기 위해 폐쇄된다.

단계(510)에서, 차동 샘플링 스위치(340)가 개방되고, 샘플링 단계가 완료된다.

변환 단계에서 다음 이벤트들이 발생한다. 단계(512)에서, 1-비트 차동 양자화 회로(303)는 V_CAPd가 임계치보다 큰지 또는 작은지 여부를 결정한다. 임계치에 대한 V_CAPd의 비교의 결과는 출력 워드의 MSB(비트 3)이다. (도 3에 도시된 것과 같은) 실시예들에서, ADC는 양자화기의 출력들에서 유효 데이터의 존재를 검출하며, 유효 데이터가 검출되면 V_CAPd 전압을 결정하는 단계를 비동기적으로 결론 내리나, 그보다 빨리는 그렇지 않다. 전술한 바와 같이, 이는 준안정 상태가 실제로 발생하는 것과 관계없이 준안정 상태를 탈출하기 위해 필요한 시간을 기다릴 필요를 없앨 수 있다.

ADC는 단계(514)에서, MSB를 저장한다. 단계(516)에서, ADC는 드라이버들/인버터들을 제어하는 회로를 변경(토글)하여 (1) C4_T1의 일 단(end)이 더 이상 V_REFN에 연결되지 않고 대신에 V_REFP에 연결되고, C4_B1의 일 단이 더 이상 V_REFP에 연결되지 않고 V_REFN에 연결되도록, 또는 (2) C4_T2의 일 단이 더 이상 V_REFP에 연결되지 않고 대신에 V_REFN에 연결되고, C4_B2의 일 단이 더 이상 V_REFN에 연결되지 않고 V_REFP에 연결되도록 한다. 단계는 비교기(310)가 단계(512)에서 전압이 임계치보다 적다고 표시하면 V_CAPd 전압을 증가시키고, 비교기(310)가 단계(512)에서 전압이 임계치보다 크다고 표시하는 경우, V_CAPd 전압을 감소시킨다.

단계(522)에서, 양자화 회로(303)는 VCAPd가 이제 (즉 단계(516)에서 토글링 이후에) 임계치보다 더 크거나 또는 작은지 여부를 결정한다. 이 단계에서 임계치에 대한 VCAPd의 비교의 결과는 출력 워드의 다음 비트(비트 2)이다. ADC는 단계(524)에서 비트 2를 저장하고, 단계(526)에서 드라이버들/인버터들을 제어하는 회로를 토글링하여 (1) C2_T1의 일 단(end)이 더 이상 V_REFN에 연결되지 않고 대신에 V_REFP에 연결되고, C2_B1의 일 단이 더 이상 V_REFP에 연결되지 않고 V_REFN에 연결되도록, 또는 (2) C2_T2의 일 단이 더 이상 V_REFP에 연결되지 않고 대신에 V_REFN에 연결되고, C2_B2의 일 단이 더 이상 V_REFN에 연결되지 않고 V_REFP에 연결되도록 한다. 마지막 단계는 비교기(310)가 단계(522)에서 전압이 임계치보다 적다고 표시하면 V_CAPd 전압을 증가시키고, 비교기(310)가 단계(522)에서 전압이 임계치보다 크다고 표시하는 경우, V_CAPd 전압을 감소시킨다.

단계(532)에서, 양자화 회로(303)는 VCAPd가 이제 (즉 단계(526)에서 토글링 이후에) 임계치보다 더 크거나 또는 작은지 여부를 결정한다. 이 단계에서 임계치에 대한 VCAPd의 비교의 결과는 출력 워드의 다음 비트(비트 1)이다. ADC는 단계(534)에서 비트 1을 저장하고, 단계(536)에서 드라이버들/인버터들을 제어하는 회로를 토글링하여 (1) C_T1의 일 단(end)이 더 이상 V_REFN에 연결되지 않고 대신에 V_REFP에 연결되고, C_B1의 일 단이 더 이상 V_REFP에 연결되지 않고 V_REFN에 연결되도록, 또는 (2) C_T2의 일 단이 더 이상 V_REFP에 연결되지 않고 대신에 V_REFN에 연결되고, C_B2의 일 단이 더 이상 V_REFN에 연결되지 않고 V_REFP에 연결되도록 한다. 마지막 단계는 비교기(310)가 단계(532)에서 전압이 임계치보다 적다고 표시하면 V_CAPd 전압을 증가시키고, 비교기(310)가 단계(532)에서 전압이 임계치보다 크다고 표시하는 경우, V_CAPd 전압을 감소시킨다.

단계(542)에서, 양자화 회로(303)는 V_CAPd가 이제 (단계(536)에서 토글링 이후에) 임계치보다 크거나 또는 작은지 여부를 결정한다. 이 단계에서 임계치에 대한 V_CAPd의 비교의 결과는 출력 워드의 LSB(비트 0)이다. ADC는 비트 0을 단계(544)에 저장한다.

단계(500)는 플로우 포인트(599)에서 종료한다. 일반적인 동작에서 방법은 차동 전압을 디지털 형태로 변환하는 필요가 생기면 반복될 수 있음을 유의한다.

본 문서에 설명된 장치들 및 방법들은, 예를 들어, 네트워크의 다수의 액세스 단말들 사이에서, 또는 액세스 네트워크 외부에서 추가적인 네트워크들에 연결되는 액세스 단말 및 디바이스들 사이에서 음성 및/또는 데이터 패킷들을 전송하는 셀룰러 무선 네트워크 내에서 동작하는 액세스 단말들을 포함하는, 다양한 전자 장치들에서 사용될 수 있다. 특히, 장치 및 방법들은 액세스 단말의 시그마-델타 변조기의 일부로서 사용될 수 있다. 장치는 임의의 아날로그-대-디지털 컨버터로서 사용될 수 있다.

다양한 방법들의 단계들 및 결정들이 본 명세서에서 차례로 설명될 수 있으나, 이러한 단계들 및 결정들 중 일부는 병렬로 또는 함께 별개의 엘리먼트들에 의해, 동기적으로 또는 비동기적으로, 파이프라인 방식으로, 또는 다르게 수행될 수 있다. 명시적으로 그렇게 하도록 표시된 경우, 또는 문맥상 명확한 경우, 또는 본질적으로 요구되는 경우를 제외하고, 단계들 및 결정들이 본 명세서가 열거한 것과 동일한 순서로 수행되어야만 하는 특정한 요구사항 들은 존재하지 않는다. 그러나, 선택된 변형들에서, 단계들 및 결정들이 첨부된 도면들에 설명되고 그리고/또는 도시되는 특정한 순서들로 수행됨을 유의하여야 한다. 또한, 도시된 단계 및 결정들 모두가 모든 실시예 및 변형들에서 요구되는 것은 아닐 수 있으며, 구체적으로 개시되지 않은 임의의 단계들 및 결정들은 임의의 실시예들/변형들에서 요구될 수 있다.

당업자는 정보 및 신호들이 다양한 타입의 상이한 기술들을 사용하여 표현될 수 있음을 잘 이해할 것이다. 예를 들어, 본 명세서상에 제시된 데이터, 지령, 명령, 정보, 신호, 비트, 심벌, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.

당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.

다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.

상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 액세스 단말에서 이산 컴포넌트로서 존재할 수 있다.

제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (23)

1. 아날로그-대-디지털 변환기(converter)로서,
   비교기(comparator) 입력 및 비교기 출력을 포함하는 비교기;
   상기 비교기 출력에 연결된 제어 블록 입력을 포함하는 제어 블록;
   캐패시터들의 복수의 쌍(pair)들 ― 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 실질적으로 이진 수열(binary progression)을 형성하고, 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함하고, 상기 캐패시터들의 복수의 쌍들의 각각의 캐패시터는 상기 비교기 입력에 연결된 제 1 단(first end) 및 제 2 단(second end)을 포함함 ―; 및
   입력 전압을 수신하도록 구성되는 스위치 입력, 상기 비교기 입력에 연결되는 스위치 출력, 및 제어 스위치 입력을 포함하는 샘플링 스위치 ― 상기 샘플링 스위치는 상기 제어 스위치 입력의 상태에 따라, 폐쇄(close)되고 상기 입력 전압을 상기 스위치 출력으로 전송하도록 구성되거나 또는 개방되고 상기 입력 전압을 상기 스위치 출력으로부터 고립(isolate) 시키도록 구성됨 ― 를 포함하고,
   여기서 상기 제어 블록은:
   상기 캐패시터들의 복수의 쌍들에 초기 바이어스(bias)를 제공하여 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되고, 그리고 상기 제 2 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ― 되도록 하고,
   상기 제 1 및 제 2 캐패시터들을 충전(charge)하기 위해 상기 샘플링 스위치를 폐쇄 및 개방하여 상기 비교기 입력에서의 전압 Vs가 상기 샘플링 스위치가 개방되는 때에 상기 입력 전압과 실질적으로 동일하도록 하고,
   상기 비교기로 하여금 상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하도록 하기 위해 상기 전압 Vs를 미리결정된 비교기 임계치 Vt와 비교하도록 하고,
   감소하는 캐패시턴스 값들의 순서대로 상기 캐패시터들의 각각의 쌍에 대하여,
   (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고
   (2) 토글링한 이후에, 상기 비교기로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하도록 하게 하도록 추가적으로 구성되는, 아날로그-대-디지털 변환기.
2. 제 1 항에 있어서,
   드라이버들의 복수의 쌍들 ― 드라이버들의 각각의 쌍은 제 1 드라이버 및 제 2 드라이버를 포함하며, 상기 드라이버들의 각각의 쌍은 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 상이한 쌍에 대응하며, 상기 드라이버들의 각각의 쌍의 상기 제 1 드라이버는 상기 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 쌍에 대응하는 상기 캐패시터들의 쌍의 상기 제 1 캐패시터의 상기 제 2 단에 연결되는 출력을 포함하며, 상기 드라이버들의 각각의 쌍의 상기 제 2 드라이버는 상기 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 쌍에 대응하는 상기 캐패시터들의 쌍의 상기 제 2 캐패시터의 상기 제 2 단에 연결되는 출력을 포함함 ― 을 더 포함하고,
   여기서 상기 제어 블록은 상기 초기 바이어스를 제공하고 상기 드라이버들의 상기 입력들을 제어함으로써 상기 캐패시터들의 상기 제 2 단들을 토글하도록 구성되는, 아날로그-대-디지털 변환기.
3. 제 2 항에 있어서, 상기 드라이버들의 복수의 쌍들의 각각의 드라이버는 인버터를 포함하는, 아날로그-대-디지털 변환기.
4. 제 3 항에 있어서, 상기 비교기가 준안정(metastable) 상태에 있지 않고 그리고 상기 비교기가 유효(valid) 출력을 제공하는 때를 표시하기 위한 회로를 더 포함하는, 아날로그-대-디지털 변환기.
5. 제 3 항에 있어서, 상기 스위치 입력에 연결되는 전압 팔로워 출력을 가지는 전압 팔로워를 더 포함하는, 아날로그-대-디지털 변환기.
6. 제 3 항에 있어서, 상기 샘플링 스위치는 전압 팔로워를 더 포함하고, 상기 전압 팔로워는 상기 샘플링 스위치가 개방된 경우 오프(off)이고, 상기 전압 팔로워는 상기 샘플링 스위치가 닫힌 경우 온(on)인, 아날로그-대-디지털 변환기.
7. 전압을 디지털 값으로 변환하는 방법으로서,
   비교기 입력 및 비교기 출력을 포함하는 비교기를 제공하는 단계
   캐패시터들의 복수의 쌍들을 제공하는 단계 ― 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 실질적으로 이진 수열을 형성하고, 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함하고, 상기 캐패시터들의 복수의 쌍들의 각각의 캐패시터는 상기 비교기 입력에 연결된 제 1 단 및 제 2 단을 포함함 ―; 및
   상기 캐패시터들의 복수의 쌍들에 초기 바이어스(bias)를 제공하여 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되고, 그리고 상기 제 2 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하는 단계 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―;
   상기 제 1 및 제 2 캐패시터들을 충전(charge)하기 위해 샘플링 스위치를 폐쇄 및 개방하여 상기 비교기 입력에서의 전압 Vs가 상기 샘플링 스위치가 개방되는 때에 상기 샘플링 스위치에서의 입력 전압과 실질적으로 동일하도록 하는 단계;
   상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하도록 하기 위해 상기 전압 Vs를 미리결정된 비교기 임계치 Vt와 비교하는 단계; 및
   감소하는 캐패시턴스 값들의 순서대로 상기 캐패시터들의 각각의 쌍에 대하여, 상기 제 1 비트를 획득하는 단계 이후에,
   (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 상기 미리 결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하는 단계; 및
   (2) 토글링하는 단계 이후에, 상기 워드의 다음 비트 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하는 단계를 포함하는, 전압을 디지털 값으로 변환하는 방법.
8. 제 7 항에 있어서, 상기 비교기가 준안정 상태에 있지 않고 그리고 상기 비교기가 유효 출력을 제공하는 때를 표시하기 위한 회로를 제공하는 단계를 더 포함하는, 전압을 디지털 값으로 변환하는 방법.
9. 제 7 항에 있어서, 상기 제 1 및 제 2 기준 전압들을 제공하는 단계를 더 포함하는, 전압을 디지털 값으로 변환하는 방법.
10. 아날로그-대-디지털 변환기로서,
    입력을 양자화(quantize)하기 위한 수단 및 출력을 양자화하기 위한 수단을 포함하는 양자화하기 위한 수단;
    상기 출력을 양자화하기 위한 수단에 연결되는 입력을 제어하기 위한 수단을 포함하는 제어하기 위한 수단;
    캐패시터들의 복수의 쌍들 ― 상기 캐패시터들의 쌍들의 캐패시턴스 값들은 실질적으로 이진 수열을 형성하고, 상기 캐패시터들의 복수의 쌍들 중 캐패시터들의 각각의 쌍은 제 1 캐패시터 및 제 2 캐패시터를 포함하고, 상기 캐패시터들의 복수의 쌍들의 각각의 캐패시터는 상기 입력을 양자화하기 위한 수단에 연결된 제 1 단 및 제 2 단을 포함함 ―; 및
    입력 전압을 수신하도록 구성되는 입력을 샘플링하기 위한 수단, 상기 입력을 양자화하기 위한 수단에 연결되는 출력을 샘플링하기 위한 수단, 및 제어 입력을 포함하는 샘플링하기 위한 수단을 포함하고,
    여기서, 상기 제어하기 위한 수단은:
    상기 복수의 캐패시터들의 쌍에 초기 바이어스를 제공하여, 상기 제 1 캐패시터들의 상기 제 2 단들이 제 1 기준 전압에 연결되도록 하고, 상기 제 2 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압 보다 낮음 ―,
    상기 제 1 및 제 2 캐패시터들을 충전하도록 상기 샘플링하기 위한 수단을 동작하여 상기 입력을 양자화하기 위한 수단에서의 전압 Vs가 상기 출력을 샘플링하기 위한 수단이 높은 임피던스 상태에 진입하는 시간에 상기 입력 전압과 실질적으로 동일하도록 하고,
    상기 양자화하기 위한 수단으로 하여금 상기 전압 Vs의 디지털 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 상기 전압 Vs를 양자화하도록 하고, 그리고,
    상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 상기 캐패시터들의 각각의 쌍에 대하여 (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 1 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 쌍의 상기 제 2 캐패시터의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고
    (2) 토글링한 이후에, 상기 양자화하기 위한 수단으로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하도록 하게 하도록 추가적으로 구성되는, 아날로그-대-디지털 변환기.
11. 아날로그-대-디지털 변환기로서,
    제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 비교기;
    상기 비교기 출력에 연결되는 제어 블록 입력을 포함하는 제어 블록;
    캐패시터들의 복수의 세트들 ― 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성하고, 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함하고, 상기 캐패시터들의 복수의 세트들의 각각의 제 1 및 제 2 캐피시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함하고, 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함함 ―; 및
    입력 전압 차이, 상기 제 1 및 제 2 비교기 입력들에 연결된 스위치 출력, 그리고 제어 스위치 입력을 수신하도록 구성되는 스위치 입력들을 포함하는 샘플링 스위치 ― 상기 샘플링 스위치는 상기 제어 스위치 입력의 상태에 따라, 폐쇄되고 그리고 상기 스위치 출력으로 상기 입력 전압 차이를 전송하도록 구성되고, 또는 개방되고 상기 스위치 출력들에서의 높은 임피던스들을 제공하도록 구성됨 ― 를 포함하고,
    여기서, 상기 제어 블록은:
    상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단이 제 1 기준 전압에 연결되도록 하고 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―,
    상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링 스위치를 폐쇄하고 개방하여, 상기 제 1 및 제 2 비교기 입력들 사이의 전압 차이 Vs가 상기 샘플링 스위치가 개방되는 시간의 입력 전압 차이와 실질적으로 동일하도록 하고,
    상기 전압 차이 Vs의 디지철 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 미리결정된 비교기 임계치 Vt에 상기 전압 차이 Vs를 비교하고, 그리고,
    상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여,
    (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 상기 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고 그리고 순서대로 상기 캐패시터들의 각각의 세트의 제 4 캐패시터의 상기 제 2 단을 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, (2) 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 1 캐패시터들의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 차례로 상기 캐패시터들의 제 3 캐패시터의 상기 제 2 단을 상기 제 1 기준 전압으로부터 상기 제 2 기준전압으로 토글링하고, 그리고 (3) 토글링한 이후에, 상기 비교기로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하도록 하게 하도록 추가적으로 구성되는, 아날로그-대-디지털 변환기.
12. 제 11 항에 있어서,
    드라이버들의 복수의 세트들 ― 드라이버들의 각각의 세트는 제 1 드라이버, 제 2 드라이버, 제 3 드라이버 및 제 4 드라이버를 포함하고, 상기 드라이버들의 각각의 세트는 상기 캐패시터들의 복수의 세트들의 캐피서터들의 상이한 세트에 대응하고, 상기 드라이버들의 각각의 세트의 상기 제 1 드라이버는 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 세트에 대응하는 상기 캐패시터들의 세트의 상기 제 1 캐패시터의 상기 제 2 단에 연결되는 출력을 포함하고, 상기 드라이버들의 각각의 세트의 상기 제 2 드라이버는 상기 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 세트에 대응하는 상기 캐패시터들의 세트의 상기 제 2 캐패시터의 상기 제 2 단에 연결되는 출력을 포함하고, 상기 드라이버들의 상기 각각의 세트의 제 3 드라이버는 상기 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 세트에 대응하는 상기 캐패시터들의 세트의 상기 제 3 캐패시터의 상기 제 2 단에 연결되는 출력을 포함하고, 상기 드라이버들의 각각의 세트의 상기 제 4 드라이버는 상기 제어 블록에 의해 제어되는 입력 및 상기 드라이버들의 각각의 세트에 대응하는 상기 캐패시터들의 세트의 상기 제 4 캐패시터의 상기 제 2 단에 연결되는 출력을 포함함 ― 을 더 포함하고,
    상기 제어 블록은 상기 초기 바이어스를 제공하고, 상기 드라이버들의 상기 입력들을 제어함으로써 상기 캐패시터들의 상기 제 2 단들을 토글링하도록 구성되는, 아날로그-대-디지털 변환기.
13. 제 12 항에 있어서, 상기 드라이버들의 복수의 세트의 각각의 드라이버는 인버터를 포함하는, 아날로그-대-디지털 변환기.
14. 제 13 항에 있어서, 상기 스위치 입력들에 연결되는 제 1 및 제 2 전압 팔로워 출력들을 가지는 차동 전압 팔로워를 더 포함하는, 아날로그-대-디지털 변환기.
15. 제 13 항에 있어서, 상기 샘플링 쉬이치는 차동 전압 팔로워를 더 포함하고, 상기 차동 전압 팔로워는 상기 샘플링 스위치가 개방되는 경우 오프이고, 상기 차동 전압 팔로워는 상기 샘플링 스위치가 폐쇄되는 경우 온인, 아날로그-대-디지털 변환기.
16. 제 13 항에 있어서, 상기 비교기는 비교기 및 상기 비교기가 준안정 상태에 있지 않고 상기 비교기가 유효 출력을 제공하는 때를 검출하도록 구성되는 회로를 포함하는, 아날로그-대-디지털 변환기.
17. 제 16 항에 있어서, 상기 회로가 상기 비교기가 준안정 상태에 있지 않고 상기 비교기가 유효 출력을 제공하는 것을 검출하는 것에 응답하여 상태들을 변경하도록 구성되는 비동기 상태 머신을 더 포함하는, 아날로그-대-디지털 변환기.
18. 전압을 디지털 값으로 변경하는 방법으로서,
    제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 비교기를 제공하는 단계;
    캐패시터들의 복수의 세트들을 제공하는 단계 ― 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성하고, 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함하고, 상기 캐패시터들의 복수의 세트들의 각각의 제 1 및 제 2 캐피시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함하고, 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함함 ―;
    상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단들이 제 1 기준 전압에 연결되도록 하는 단계 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―;
    상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링 스위치를 폐쇄하고 개방하여, 상기 제 1 및 제 2 비교기 입력들 사이의 전압 차이 Vs가 상기 샘플링 스위치가 개방되는 때의 샘플링 스위치의 입력들에서의 입력 전압 차이와 실질적으로 동일하도록 하는 단계;
    상기 전압 차이 Vs의 디지철 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 미리결정된 비교기 임계치 Vt에 상기 전압 차이 Vs를 비교하는 단계;
    상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여,
    (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 상기 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 캐패시터의 상기 제 2 단을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고 그리고 순서대로 상기 캐패시터들의 각각의 세트의 제 4 캐패시터의 상기 제 2 단을 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하는 단계, (2) 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 1 캐패시터들의 상기 제 2 단을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 차례로 상기 캐패시터들의 제 3 캐패시터의 상기 제 2 단을 상기 제 1 기준 전압으로부터 상기 제 2 기준전압으로 토글링하는 단계, 및 (3) 토글링한 이후에,상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 상기 미리결정된 비교기 임계치 Vt에 비교하는 단계를 포함하는, 전압을 디지털 값으로 변경하는 방법.
19. 제 18 항에 있어서, 상기 비교기를 제공하는 단계는 비교기를 제공하고 그리고 상기 비교기가 준안정 상태에 있지 않고, 상기 비교기 출력이 유효인 때를 검출하도록 구성되는 회로를 제공하는 단계를 포함하는, 전압을 디지털 값으로 변경하는 방법.
20. 제 18 항에 있어서, 상기 토글링하는 단계는 상기 회로가 상기 비교기가 준안정상태에 있지 않고, 상기 비교기 출력이 유효인 것을 표시하는 것에 응답하여 비동기적으로 수행되는, 전압을 디지털 값으로 변경하는 방법.
21. 제 18 항에 있어서, 상기 제 1 및 제 2 기준 전압들을 제공하는 단계를 더 포함하는, 전압을 디지털 값으로 변경하는 방법.
22. 아날로그-대-디지털 변환기로서,
    제 1 및 제 2 비교기 입력들 및 비교기 출력을 포함하는 전압을 양자화하기 위한 수단;
    상기 비교기 출력에 연결되는 입력을 제어하기 위한 수단을 포함하는 제어하기 위한 수단;
    캐패시터들의 복수의 세트들 ― 상기 캐패시터들의 세트의 캐패시턴스 값들은 실질적으로 이진 수열을 형성하고, 상기 캐패시터들의 복수의 세트들의 캐패시터들의 각각의 세트는 제 1 캐패시터, 제 2 캐패시터, 제 3 캐패시터, 및 제 4 캐패시터를 포함하고, 상기 캐패시터들의 복수의 세트의 각각의 제 1 및 제 2 캐피시터는 상기 제 1 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함하고, 상기 캐패시터들의 복수의 세트들의 각각의 제 3 및 제 4 캐패시터들은 상기 제 2 비교기 입력에 연결되는 제 1 단 및 제 2 단을 포함함 ―; 및
    입력 전압 차이를 수신하도록 구성되는 입력들을 샘플링하기 위한 수단, 상기 제 1 및 제 2 비교기 입력들에 연결된 출력들을 스위칭하기 위한 수단, 및 제어 입력을 샘플링하기 위한 수단을 포함하는 샘플링하기 위한 수단 ― 상기 샘플링하기 위한 수단은 상기 제어 입력을 샘플링하기 위한 수단의 상태에 따라, 폐쇄되고 그리고 상기 출력들을 샘플링하기 위한 수단으로 상기 입력 전압 차이를 전송하도록 구성되고, 또는 개방되고 상기 출력들을 샘플링하기 위한 수단에서 높은 임피던스들을 제공하도록 구성됨 ― 를 포함하고,
    여기서, 상기 제어하기 위한 수단은:
    상기 캐패시터들의 복수의 세트에 초기 바이어스를 제공하여, 상기 제 1 및 제 4 캐패시터들의 상기 제 2 단들이 제 2 기준 전압에 연결되도록 하고, 그리고 상기 제 2 및 제 3 캐패시터들의 제 2 단들이 제 1 기준 전압에 연결되도록 하고 ― 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 낮음 ―,
    상기 캐패시터들의 상기 세트들을 충전하기 위해 상기 샘플링하기 위한 수단을 폐쇄하고 개방하여, 상기 제 1 및 제 2 입력들을 양자화하기 위한 수단 사이의 전압 차이 Vs가 상기 샘플링하기 위한 수단이 개방되는 시간에서의 입력 전압 차이와 실질적으로 동일하도록 하고,
    상기 양자화하기 위한 수단으로 하여금 상기 전압 차이 Vs의 디지철 표현에 대응하는 출력 워드의 제 1 비트를 획득하기 위해 상기 전압 차이 Vs를 양자화하도록 하고,
    상기 제 1 비트를 획득한 이후에, 감소하는 캐패시턴스 값들의 순서대로 캐패시터들의 각각의 쌍에 대하여,
    (1) 상기 워드의 최종으로 획득된 비트가 상기 전압 Vs가 미리결정된 비교기 임계치 Vt보다 크다(Vs > Vt)는 것을 표시하는 경우, 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 및 제 3 캐패시터의 상기 제 2 단들을 제 1 기준 전압으로부터 제 2 기준 전압으로 토글링하고, 또는, 상기 워드의 상기 최종으로 획득된 비트가 Vt > Vs임을 표시하는 경우 순서대로 상기 캐패시터들의 각각의 세트의 상기 제 2 및 제 3 캐패시터들의 상기 제 2 단들을 상기 제 2 기준 전압으로부터 상기 제 1 기준 전압으로 토글링하고, 그리고 (3) 토글링한 이후에, 상기 양자화하기 위한 수단으로 하여금 상기 워드의 다음 비트(following) 비트를 획득하기 위해 상기 전압 차이 Vs를 양자화하게 하도록 구성되는, 아날로그-대-디지털 변환기.
23. 전압을 디지털 값으로 변환하는 방법으로서,
    샘플링된 전압을 획득하기 위해 상기 전압을 샘플링하기 위한 단계; 및
    연속적 근사화를 통해 상기 샘플링된 전압을 상기 디지털 값으로 변환하기 위한 단계를 포함하는, 전압을 디지털 값으로 변환하는 방법.
    

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