TWI554042B - 訊號比較裝置及其控制方法 - Google Patents

Description

訊號比較裝置及其控制方法

本揭露是有關於一種半導體裝置，且特別是有關於一種訊號比較裝置及其控制方法。

以比較器為基礎的(comparator based)類比數位轉換器(Analog-to-Digital Converter，簡稱為ADC)一直都是非常熱門的研究主題，例如是快閃式(Flash)、摺疊式(Folding)、連續近似暫存器(Successive Approximation Register，簡稱為SAR)以及次範圍(Sub-Ranging)等架構的類比數位轉換器。因比較器為基礎的類比數位轉換器具備高速、高解析度、低功耗以及低面積等特性，且隨著製程技術的演進，這些特色將更為顯著，故具有較高的系統整合性。另外，搭配自時(Self-Timed)操作的時序控制機制，可減化該類比數位轉換器內部的時脈訊號產生器的電路複雜度，並增加該類比數位轉換器的取樣速度。因此，以自時比較器為基礎的類比數位轉換器逐漸已成為爭相研究發展的技術重點之一。

然而，當自時比較器對輸入訊號進行比較，且此時輸入訊號的輸入差值趨近於零時，自時比較器將無法在要求的時間區間下順利產生比較結果。如此一來，自時比較器會進入亞穩態(Metastable State)。當自時比較器進入亞穩態時，其下一級的自時訊號將會延後產生，進而影響到系統運作的時序，並導致系統的位元錯誤率(Bit Error Rate，簡稱為BER)提升。因此，如何降低自時比較器進入亞穩態的機率，將是自時系統能否長時間正常運作的主要關鍵。

本揭露提供一種訊號比較裝置及其控制方法，可避免訊號比較裝置長時間進入亞穩態。

本揭露的一實施例提供一種訊號比較裝置。此訊號比較裝置包括第一比較器、自時時脈產生器以及控制器。第一比較器接收至少二第一輸入訊號。第一比較器受控於啟用訊號。第一比較器根據啟用訊號而對至少二第一輸入訊號的差值進行比較，並產生輸出訊號。自時時脈產生器耦接到第一比較器以接收輸出訊號，且依據輸出訊號產生自時時脈訊號。控制器耦接到自時時脈產生器以接收自時時脈訊號。控制器計算自時時脈訊號的時間區間，該時間區間與該第一比較器的至少二第一輸入訊號相關。控制器判斷上述時間區間是否等於或大於臨界時間，並根據判斷的結果產生亞穩態偵測訊號。其中當上述時間區間等於或大於臨界時間時，控制器輸出亞穩態偵測訊號以作為啟用訊號，以使第一 比較器繼續對下一級的至少二第一輸入訊號進行比較。

於另一觀點而言，本揭露的一實施例提供一種訊號比較裝置的控制方法。此控制方法包括：接收至少二第一輸入訊號；根據啟用訊號而對至少二第一輸入訊號的差值進行比較，並產生輸出訊號；依據輸出訊號而產生自時時脈訊號；計算自時時脈訊號的時間區間，此時間區間與至少二第一輸入訊號相關，並判斷此時間區間是否等於或大於臨界時間；以及根據判斷的結果產生亞穩態偵測訊號。當上述時間區間等於或大於臨界時間時，選擇亞穩態偵測訊號以作為啟用訊號，以使訊號比較裝置繼續對下一級的至少二第一輸入訊號進行比較。

基於上述，本揭露的實施例提出的訊號比較裝置及其控制方法可根據上述自時時脈訊號的時間區間來產生亞穩態偵測訊號。其中，時間區間與上述第一輸入訊號相關。當此時間區間等於或大於臨界時間時，選擇亞穩態偵測訊號以作為啟用訊號，以使第一比較器重置而可繼續對下一次的第一輸入訊號的差值進行比較。本揭露計算自時時脈訊號的時間區間，此時間區間與上述第一比較器的第一輸入訊號相關，並在此時間區間過長時會使第一比較器重置以離開亞穩態，如此可避免訊號比較裝置長時間地進入亞穩態而影響自時比較系統的時序正確性，並降低在自時操作時的位元錯誤率。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。應瞭解的是，上述一般 描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本揭露所欲主張之範圍。

100‧‧‧訊號比較裝置

110‧‧‧第一比較器

120‧‧‧自時時脈產生器

122‧‧‧反或閘

124‧‧‧或閘

126‧‧‧反及閘

200‧‧‧訊號比較裝置

210‧‧‧控制器

230‧‧‧亞穩態偵測器

232‧‧‧第二比較器

234‧‧‧反及閘

236‧‧‧或閘

240‧‧‧選擇器

242‧‧‧反或閘

244‧‧‧及閘

320‧‧‧放電單元

340‧‧‧充電單元

810‧‧‧比較單元

CLK_CMP‧‧‧啟用訊號

CLK_CMPR‧‧‧反相的啟用訊號

CLK_ST‧‧‧自時時脈訊號

CLK_STR‧‧‧反相的自時時脈訊號

GND‧‧‧接地電壓

Meta‧‧‧亞穩態偵測訊號

Meta_R‧‧‧反相的亞穩態偵測訊號

MN11、MN11’、MN12、MN13、MN14、MN15、MP11、MP12、MP13、MP13’、MP14‧‧‧電晶體

O_m、O_p‧‧‧差動輸出端

S1‧‧‧關閉狀態

S2‧‧‧啟動狀態

S3‧‧‧重置狀態

S4‧‧‧比較狀態

ST_EN‧‧‧致能訊號

T0、T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14‧‧‧時間

T_cmp‧‧‧時間區間

T_meta‧‧‧臨界時間

Valid‧‧‧有效比較訊號

VDD‧‧‧電源電壓

V_ip、V_in‧‧‧第一輸入訊號

V_{ip_md}、V_{in_md}‧‧‧第二輸入訊號

V_mdp、V_mdn‧‧‧差動輸出訊號

V_om、V_op‧‧‧差動輸出訊號

△Vi‧‧‧第一輸入差值

△Vi_md‧‧‧第二輸入差值

圖1是一種訊號比較裝置的方塊示意圖。

圖2是根據圖1所示的訊號比較裝置的一時序示意圖。

圖3A與圖3B是根據圖1所示的訊號比較裝置的自時時脈產生器的電路示意圖。

圖4是根據圖1所示的訊號比較裝置的另一時序示意圖。

圖5是根據本揭露的一實施例的一種具有亞穩態偵測機制的訊號比較裝置。

圖6是根據圖5所示的訊號比較裝置的時序示意圖。

圖7A與圖7B是根據圖5所示的訊號比較裝置的選擇器的電路示意圖。

圖8是根據圖5所示的訊號比較裝置的第一比較器的電路示意圖。

圖9A、圖9B、圖9C與圖9D是根據圖5所示的訊號比較裝置的亞穩態偵測器的電路示意圖。

圖10是根據圖9所示的亞穩態偵測器的時序示意圖。

圖11繪示本揭露一實施例的訊號比較裝置的控制方法的步驟流程圖。

請參照圖1，圖1是一種訊號比較裝置100的方塊示意圖。訊號比較裝置100包括第一比較器110以及自時時脈產生器(Self-timed Clock Generator)120。第一比較器110接收第一輸入訊號，並對第一輸入訊號的差值進行比較。上述的第一輸入訊號可以是電壓訊號或是電流訊號，但本揭露並不以此為限。在本實施例中，第一比較器110所接收的第一輸入訊號包括第一輸入訊號V_ip與V_in，其中第一輸入訊號V_ip與V_in之間的第一輸入差值是△Vi。另外，第一比較器110也可對超過兩個以上的第一輸入訊號做比較，故本揭露並不以此為限。第一比較器110受控於啟用訊號CLK_CMP以決定第一比較器110的操作模式。第一比較器110根據前述操作模式而對第一輸入訊號V_ip與V_in進行比較，並產生輸出訊號。此輸出訊號可以是如圖1所示的差動輸出訊號V_op、V_om，然而本揭露並不以此為限。自時時脈產生器120耦接到第一比較器110以接收差動輸出訊號V_op、V_om，且對差動輸出訊號V_op、V_om進行邏輯運算以產生啟用訊號CLK_CMP。此外，自時時脈產生器120也可受控於致能訊號ST_EN以啟動或關閉訊號比較裝置100，但本揭露並不以此為限。

圖2是依照圖1所示的訊號比較裝置100的時序示意圖。請同時參照圖1與圖2，在圖2的時間T0之前，由於致能訊號ST_EN是位於關閉(Disable)狀態S1(例如是邏輯高位準)，因此訊號比較裝置100將被關閉。於此時，自時時脈產生器120所產生 的啟用訊號CLK_CMP是位於重置(Reset)狀態S3(例如是邏輯低位準)，而使第一比較器110操作於重置模式(Reset Mode)。值得注意的是，此時第一比較器110的差動輸出訊號V_op、V_om將被重置在一固定邏輯位準上，例如差動輸出訊號V_op、V_om可被上拉到邏輯高位準，亦或是將差動輸出訊號V_op、V_om下拉到邏輯低位準。在時間T0之後，由於致能訊號ST_EN轉換到啟動(Enable)狀態S2(例如是邏輯低位準)，因此訊號比較裝置100將被啟動而進入比較狀態S4(例如是邏輯高準位)。在訊號比較裝置100啟動之後，第一比較器110將對第一輸入訊號V_ip與V_in進行離散時間的訊號比較。也就是說，第一比較器110將操作於兩種模式，一為比較模式(Comparison Mode)，另一為重置模式。例如，於本實施例中，當啟用訊號CLK_CMP位於邏輯高位準時，第一比較器110為比較模式；例如當CLK_CMP位於邏輯低位準時，第一比較器110為重置模式。在此同時，自時時脈產生器120將以連續時間的方式，不斷地接收第一比較器的差動輸出訊號V_op、V_om以進行邏輯運算，並產生模式控制訊號CLK_CMP。

當訊號比較裝置100啟動之後(也就是，圖2的時間T0之後)，啟用訊號CLK_CMP會由邏輯低位準轉換到邏輯高位準，以使第一比較器110由重置模式進入比較模式。當第一比較器110操作於比較模式時，第一比較器110開始對第一輸入訊號V_ip與V_in進行比較，亦即對第一輸入訊號V_ip與V_in間的第一輸入差值△Vi進行比較。在時間T1到時間T2之間，由於△Vi大於0，因此第 一比較器110的差動輸出訊號V_op將維持在邏輯高位準，而差動輸出訊號V_om將被下拉到邏輯低位準。接著，自時時脈產生器120接收第一比較器110的差動輸出訊號V_op、V_om以進行邏輯運算，並產生內部的一有效比較訊號Valid，其中有效比較訊號Valid用以指示第一比較器110是否完成比較動作。當有效比較訊號Valid由邏輯低位準轉換到邏輯高位準時，代表此時的第一比較器110已經完成比較動作，因此由自時時脈產生器120所產生的啟用訊號CLK_CMP會由邏輯高位準轉換到邏輯低位準，以使第一比較器110從比較模式進入重置模式。在此假設第一比較器110為上拉重置式(Pull-High Reset)比較器，一旦第一比較器110操作於重置模式，則第一比較器110的差動輸出訊號V_op、V_om將被上拉到邏輯高位準。當第一比較器110完成重置動作後，亦即第一比較器110的差動輸出訊號V_op、V_om均已被上拉到邏輯高位準，自時時脈產生器120內部的有效比較訊號Valid會由邏輯高位準轉換到邏輯低位準。接著，有效比較訊號Valid會透過自時時脈產生器120內部的邏輯電路，將啟用訊號CLK_CMP再次由邏輯低位準轉換到邏輯高位準，以使第一比較器110再次操作於比較模式以對下一次的第一輸入訊號V_ip與V_in進行比較。依此類推，在時間T3與時間T4之間，由於第一輸入差值△Vi小於0，因此第一比較器110的差動輸出訊號V_op將被下拉到邏輯低位準，差動輸出訊號V_om將被維持在邏輯高位準。此時自時時脈產生器120接收第一比較器110的差動輸出訊號V_op、V_om以進行邏輯運算，並產生內部 的有效比較訊號Valid。於此時，有效比較訊號Valid會由邏輯低位準轉換到邏輯高位準，代表此時的第一比較器110已經完成比較動作。因此，由自時時脈產生器120所產生的啟用訊號CLK_CMP會由邏輯高位準轉換到邏輯低位準，以使第一比較器110從比較模式進入重置模式。以上所述的訊號比較動作，將持續到訊號比較裝置100關閉為止，亦即致能訊號ST_EN由邏輯低位準轉換到邏輯高位準為止。

為了實現如圖2所示的訊號比較裝置100的操作時序，本揭露的一實施例中提供了一種自時時脈產生器，如圖3A與圖3B所示。圖3A與圖3B是根據圖1所示的訊號比較裝置100的自時時脈產生器120的電路示意圖。圖3A所示的自時時脈產生器120是假設第一比較器110在重置模式下，其差動輸出訊號V_op、V_om是下拉重置形式(Pull-Low Reset)。請參照圖3A，自時時脈產生器120包括或閘124以及反或閘122。或閘124接收差動輸出訊號V_op、V_om以產生有效比較訊號Valid。反或閘122接收致能訊號ST_EN。反或閘122耦接到或閘124以接收有效比較訊號Valid，並產生自時時脈訊號CLK_ST，其中自時時脈產生器120輸出自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。

圖3B所示的自時時脈產生器120是假設第一比較器110在重置模式下，其差動輸出訊號V_op、V_om是上拉重置形式的另一種實施作法。請參照圖3B，自時時脈產生器120包括反及閘126以及反或閘122。反及閘126接收差動輸出訊號V_op、V_om以產生 有效比較訊號Valid。反或閘122接收致能訊號ST_EN。反或閘122耦接到反及閘126以接收有效比較訊號Valid，並產生自時時脈訊號CLK_ST，其中自時時脈產生器120輸出自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。圖3A、圖3B所示的自時時脈產生器120的運作方式可參照上述圖2的說明以類推之，在此不再贅述。

請返回參照圖1與圖2。當第一比較器110的第一輸入差值△Vi改變時，自時時脈產生器120所產生的啟用訊號CLK_CMP的脈波寬度亦會改變。更精確的說，啟用訊號CLK_CMP的脈波寬度是與第一比較器110的第一輸入差值△Vi的大小成反比關係。也就是說，若第一比較器110的第一輸入差值△Vi愈小，啟用訊號CLK_CMP的脈波寬度愈寬，反之亦然。

因此，若第一比較器110的第一輸入差值△Vi為零或趨近於零時，啟用訊號CLK_CMP的脈波寬度將接近無限大。以下將針對上述狀況作詳細的說明。圖4是根據圖1所示的訊號比較裝置100的另一時序示意圖。請同時參照圖1與圖4，訊號比較裝置100在時間T5以前的運作類似於上述圖2在時間T3以前的運作，在此不再贅述。值得注意的是，在時間T5之後，由於第一比較器110的第一輸入差值△Vi等於零，因此第一比較器110會無法比對出何者第一輸入訊號較大而進入亞穩態，也就是第一比較器110讓其差動輸出訊號V_op、V_om的輸出電壓差過小。如此一來，自時時脈產生器120內部的有效比較訊號Valid，有可能依舊位於邏輯 低位準，使得自時時脈產生器120所產生的啟用訊號CLK_CMP一直保持在邏輯高位準。如此一來，第一比較器110在尚未脫離亞穩態之前，將會持續保持在比較模式中而無法回到重置模式，因而無法進行下一級的第一輸入訊號的比較動作。

為了讓訊號比較裝置100在進入亞穩態後可順利的脫離亞穩態，本揭露的一實施例提供了一種具有亞穩態偵測機制的訊號比較裝置。請參照圖5，圖5是根據本揭露的一實施例的一種具有亞穩態偵測機制的訊號比較裝置200。訊號比較裝置200包括第一比較器110、自時時脈產生器120以及控制器210。第一比較器110接收第一輸入訊號V_ip與V_in。由於，第一比較器110也可對超過兩個以上的第一輸入訊號做比較，故本揭露並不以此為限。第一比較器110受控於啟用訊號CLK_CMP以決定其操作模式。第一比較器110根據啟用訊號CLK_CMP而對第一輸入訊號V_ip與V_in進行比較，並產生輸出訊號，其中此輸出訊號可以是如圖5所示的差動輸出訊號V_op、V_om，然而本揭露並不以此為限。自時時脈產生器120耦接到第一比較器110以接收輸出訊號(例如差動輸出訊號V_op、V_om)，且依據輸出訊號產生自時時脈訊號CLK_ST。

圖5所揭示的第一比較器110與自時時脈產生器120在實現時可以等同於圖1所示的第一比較器110與自時時脈產生器120，因此其運作方式可參考上述圖1的說明，在此不再贅述。控制器210耦接到自時時脈產生器120以接收自時時脈訊號CLK_ST。除此之外，控制器210更接收至少二第二輸入訊號，例 如第二輸入訊號V_{ip_md}、V_{in_md}。依據上述圖4的說明可知，當第一比較器110進入亞穩態時，自時時脈產生器120所產生的自時時脈訊號CLK_ST會持續地保持在一電壓位準，因此控制器210可根據自時時脈訊號CLK_ST位於此電壓位準的時間區間來產生亞穩態偵測訊號Meta。也就是說，控制器210可計算自時時脈訊號CLK_ST的時間區間，此時間區間與第一比較器110的第一輸入訊號V_ip與V_in相關，並判斷此時間區間是否等於或大於一臨界時間，並根據判斷的結果來產生亞穩態偵測訊號Meta。當上述的時間區間等於或大於臨界時間時，可認定此時的第一比較器110已進入亞穩態。控制器210可輸出上述亞穩態偵測訊號Meta以作為啟用訊號CLK_CMP，以使第一比較器110離開亞穩態而可繼續對下一次的第一輸入訊號V_ip與V_in進行比較。相對地，當上述時間區間小於上述臨界時間時，代表此時的第一比較器110尚未認定進入亞穩態，控制器210選擇上述自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。

請繼續參照圖5，在本揭露的上述實施例中，控制器210更可接收至少二第二輸入訊號，例如第二輸入訊號V_{ip_md}、V_{in_md}，但不限於此。然而為了便於說明，故以下將以第二輸入訊號V_{ip_md}、V_{in_md}為範例來進行說明。控制器210可包括亞穩態偵測器230以及選擇器240。亞穩態偵測器230接收啟用訊號CLK_CMP或第二輸入訊號V_{ip_md}、V_{in_md}，其中啟用訊號CLK_CMP與自時時脈訊號CLK_ST相關。換句話說，亞穩態偵測器230可根據自 時時脈訊號CLK_ST位於上述電壓位準的時間區間，並判斷此時間區間是否等於或大於上述臨界時間以產生亞穩態偵測訊號Meta。選擇器240接收自時時脈訊號CLK_ST。選擇器240耦接到亞穩態偵測器230以接收亞穩態偵測訊號Meta。當自時時脈訊號CLK_ST位於上述電壓位準的時間區間等於或大於上述臨界時間時，選擇器240選擇亞穩態偵測訊號Meta以作為啟用訊號CLK_CMP。當自時時脈訊號CLK_ST位於上述電壓位準的時間區間小於上述臨界時間時，選擇器240選擇自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。其中，上述臨界時間與啟用訊號CLK_CMP或第二輸入訊號V_{ip_md}、V_{in_md}相關。

圖6是根據圖5所示的具有亞穩態偵測機制的訊號比較裝置200的時序示意圖。以下請同時參照圖5與圖6。訊號比較裝置200在時間T6以前的運作類似於上述圖2在時間T3以前的運作，因此其運作方式可參考上述圖2的說明，對於細節在此不再贅述。但值得一提的，圖6相對於圖2新增兩組訊號，分別為自時時脈訊號CLK_ST與亞穩態偵測訊號Meta。在時間T0與T6之間，由於第一比較器110未進入亞穩態，即亞穩態偵測器230判斷自時時脈訊號CLK_ST保持在邏輯高位準的時間區間T_cmp小於臨界時間T_meta，故亞穩態偵測訊號Meta的狀態被維持在邏輯低位準。選擇器240依舊選擇自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。值得一提，該結果足以說明，在一般情況下，當第一比較器110尚未進入亞穩態時，啟用訊號CLK_CMP與自時時脈 訊號CLK_ST相關。

在時間T6到時間T7之間，第一比較器110仍持續操作於比較模式。此時，由於第一比較器110的第一輸入差值△Vi等於零，因此第一比較器110將無法比對出何者第一輸入訊號較大而進入亞穩態，亦即第一比較器110讓其差動輸出訊號V_op、V_om的輸出電壓差過小。如此一來，自時時脈產生器120內部的有效比較訊號Valid依舊保持在邏輯低位準，使得自時時脈產生器120所產生的自時時脈訊號CLK_ST一直保持在邏輯高位準，從而使得啟用訊號CLK_CMP仍一直維持在邏輯高位準。由於亞穩態偵測器230受控於啟用訊號CLK_CMP。故此時亞穩態偵測器230等同於在偵測自時時脈訊號CLK_ST保持在邏輯高位準的時間區間T_cmp。當時間T7時，時間區間T_cmp等於臨界時間T_meta，因此亞穩態偵測訊號Meta的狀態，由邏輯低位準轉換到邏輯高位準，該結果表示第一比較器110已進入亞穩態。值得一提的，臨界時間T_meta是由亞穩態偵測器所決定，稍後將針對該電路的實施例做說明。接著，選擇器240將選擇亞穩態偵測訊號Meta以作為啟用訊號CLK_CMP，且啟用訊號CLK_CMP由邏輯高位準轉換到邏輯低位準，亦即第一比較器110將由比較模式轉換到重置模式，該結果表示控制器210確實可協助第一比較器110脫離亞穩態。

在時間T8時，第一比較器110的差動輸出訊號V_op、V_om皆被重置為邏輯高準位，使得有效比較訊號Valid仍一直維持在邏輯低位準，因此自時時脈訊號CLK_ST仍保持在邏輯高位準。同 時，亞穩態偵測器230所產生的亞穩態偵測訊號Meta會由邏輯高位準轉換到邏輯低位準，並使得啟用訊號CLK_CMP將由邏輯低位準轉換到邏輯高位準。當時間T9時，第一比較器110將再次進入比較模式，並對第一輸入差值△Vi進行比較。當時間T10時，自時時脈產生器120根據第一比較器110的比較結果，使得有效比較訊號Valid由邏輯低位準轉換到邏輯高位準，進一步使得自時時脈訊號CLK_ST由邏輯高位準轉換到邏輯低位準。同理，在時間T9與T10之間，由於第一比較器110未進入亞穩態，即亞穩態偵測器230判斷自時時脈訊號CLK_ST保持在邏輯高位準的時間區間T_cmp小於臨界時間T_meta，故亞穩態偵測訊號Meta的狀態，被維持在邏輯低位準。當時間T11時，第一比較器110再次由比較模式轉換到重置模式，並結束此次的比較動作。

值得一提的是，時間區間T_cmp與第一比較器110的第一輸入訊號V_ip與V_in相關，亦即與第一輸入差值△Vi相關。詳言之，若第一比較器110的第一輸入訊號V_ip與V_in之間的第一輸入差值△Vi的絕對值越大，第一比較器110將越快完成比較動作，因此時間區間T_cmp越短。相對地，若第一比較器110的第一輸入訊號V_ip與V_in之間的第一輸入差值△Vi的絕對值越小，第一比較器110將越慢完成比較動作，因此時間區間T_cmp越長。

圖7A與圖7B是根據圖5所示的訊號比較裝置200的選擇器240的電路示意圖。以下請參照圖7A，在上述實施例中，選擇器240可包括反或閘242。反或閘242接收反相的自時時脈訊號 CLK_STR與亞穩態偵測訊號Meta以產生啟用訊號CLK_CMP。以下請參照圖7B，在上述實施例中，選擇器240可包括及閘244。及閘244接收自時時脈訊號CLK_ST與反相的亞穩態偵測訊號Meta_R以產生啟用訊號CLK_CMP。圖7A與圖7B所揭示的選擇器240，僅是本揭露的上述實施例中的兩個範例，然而本揭露並不以此為限。本領域中具有通常知識者當可根據圖6所示的時序示意圖來實現本揭露的上述實施例的選擇器240。

以下請參照圖8，圖8是根據圖5所示的訊號比較裝置200的第一比較器110的電路示意圖。第一比較器110包括電晶體MN11~MN15、MP11~MP14。電晶體MN15的第一端耦接到電晶體MN13、MN14的第二端。電晶體MN15的第二端耦接到接地電壓GND。電晶體MN15的控制端受控於啟用訊號CLK_CMP。電晶體MN13與MN14的控制端分別接收第一輸入訊號V_in與V_ip。電晶體MN13與MN14的第一端分別耦接到電晶體MN11與MN12的第二端。電晶體MN11的控制端與電晶體MP12的控制端、電晶體MN12的第一端、電晶體MP13的第二端、電晶體MP14的第二端相耦接並連接到第一比較器的差動輸出端O_m。電晶體MN12的控制端與電晶體MP13的控制端、電晶體MN11的第一端、電晶體MP11的第二端、電晶體MP12的第二端相耦接並連接到第一比較器的差動輸出端O_p。電晶體MP11與MP14的控制端受控於啟用訊號CLK_CMP。電晶體MP11~MP14的第一端耦接到電源電壓VDD。其中差動輸出端O_p與O_m分別用以輸出差動輸出訊號 V_op與V_om。

當第一比較器110操作於重置模式時，啟用訊號CLK_CMP是位於邏輯低位準，因此電晶體MN15被斷開且電晶體MP11、MP14被導通，且差動輸出訊號V_op與V_om被上拉到邏輯高位準。當第一比較器110由重置模式進入比較模式時，啟用訊號CLK_CMP會由邏輯低位準轉換到邏輯高位準，因此電晶體MN15被導通且電晶體MP11、MP14被斷開。在此假設第一比較器110的第一輸入訊號V_ip的電壓位準明顯小於第一輸入訊號V_in的電壓位準。當第一比較器110完成訊號比較，並進入穩定狀態時，電晶體MN11、MN13、MP13處於導通狀態，且電晶體MN12、MN14、MP12處於截止狀態。使得差動輸出訊號V_op由邏輯高位準放電到邏輯低位準；差動輸出訊號V_om則保持在邏輯高位準。

以下請參照圖9A與圖9B，圖9A與圖9B是根據圖5所示的訊號比較裝置200的亞穩態偵測器230的電路示意圖。圖9A的亞穩態偵測器230包括第二比較器232以及反及閘234。第二比較器232受控於啟用訊號CLK_CMP。第二比較器232接收第二輸入訊號V_{ip_md}與V_{in_md}，並對其差值(下稱第二輸入差值△Vi_md)進行比較，從而產生差動輸出訊號V_mdp、V_mdn。另外，第二比較器232也可對超過兩個以上的第二輸入訊號做比較，故本揭露並不以此為限。反及閘234耦接到第二比較器232以接收差動輸出訊號V_mdp、V_mdn並產生亞穩態偵測訊號Meta。其中，反及閘234也可以使用具有相同功能的其他邏輯閘來實現。其中，圖9A的亞 穩態偵測器230是假設第二比較器232在重置模式下，第二比較器232的差動輸出訊號V_mdp、V_mdn是上拉重置形式(Pull-High Reset)。

圖9B的亞穩態偵測器230包括第二比較器232以及或閘236。第二比較器232受控於啟用訊號CLK_CMP並接收第二輸入訊號V_{ip_md}與V_{in_md}，並對其差值(下稱第二輸入差值△Vi_md)進行比較，從而產生差動輸出訊號V_mdp、V_mdn。另外，第二比較器232也可對超過兩個以上的第二輸入訊號做比較，故本揭露並不以此為限。或閘236耦接到第二比較器232以接收差動輸出訊號V_mdp、V_mdn並產生亞穩態偵測訊號Meta。其中，或閘236也可以使用具有相同功能的其他邏輯閘來實現。其中，圖9B的亞穩態偵測器230是假設第二比較器232在重置模式下，第二比較器232的差動輸出訊號V_mdp、V_mdn是下拉重置形式(Pull-Low Reset)。

值得一提的是，亞穩態的臨界時間T_meta與第二比較器232的第二輸入訊號V_{ip_md}與V_{in_md}相關，亦即與第二輸入差值△Vi_md相關。詳言之，若第二比較器232的第二輸入訊號V_{ip_md}與V_{in_md}之間的第二輸入差值△Vi_md的絕對值越大，第二比較器232所設定的亞穩態的臨界時間T_meta越短。相對地，若第二比較器232的第二輸入訊號V_{ip_md}與V_{in_md}之間的第二輸入差值△Vi_md的絕對值越小，第二比較器232所設定的亞穩態的臨界時間T_meta越長。

以下請參照圖9C與圖9D，圖9C與圖9D是根據圖5所示的訊號比較裝置200的亞穩態偵測器230的電路示意圖。圖9C 的亞穩態偵測器230包括第二比較器232以及反及閘234。第二比較器232受控於啟用訊號CLK_CMP。第二比較器232的第二輸入訊號V_{ip_md}接收啟用訊號CLK_CMP，且第二比較器232的第二輸入訊號V_{in_md}接收反相的啟用訊號CLK_CMPR。第二比較器232對啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR進行比較，從而產生差動輸出訊號V_mdp、V_mdn。反及閘234耦接到第二比較器232以接收差動輸出訊號V_mdp、V_mdn並產生亞穩態偵測訊號Meta。其中，反及閘234也可以使用具有相同功能的其他邏輯閘來實現。在此圖9C的亞穩態偵測器230是假設第二比較器232在重置模式下，第二比較器232的差動輸出訊號V_mdp、V_mdn是上拉重置形式(Pull-High Reset)。

圖9D的亞穩態偵測器230包括第二比較器232以及或閘236。第二比較器232受控於啟用訊號CLK_CMP。第二比較器232的第二輸入訊號V_{ip_md}接收啟用訊號CLK_CMP，且第二比較器232的第二輸入訊號V_{in_md}接收反相的啟用訊號CLK_CMPR。第二比較器232對啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR進行比較，從而產生差動輸出訊號V_mdp、V_mdn。或閘236耦接到第二比較器232以接收差動輸出訊號V_mdp、V_mdn並產生亞穩態偵測訊號Meta。其中，或閘236也可以使用具有相同功能的其他邏輯閘來實現。在此圖9D的亞穩態偵測器230是假設第二比較器232在重置模式下，第二比較器232的差動輸出訊號V_mdp、V_mdn是下拉重置形式(Pull-Low Reset)。

值得一提的是於圖9C與圖9D中，由於第二比較器232所比較的第二輸入訊號，分別是啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR，故屬於大訊號，其差值為電源電壓VDD的電壓值。因此，不會造成第二比較器進入亞穩態。

考慮實際電路的操作情況，請返回參照圖5與圖6，自時時脈訊號CLK_ST保持在邏輯高位準的時間區間T_cmp，亦即第一比較器110操作於比較模式的時間區間，在相同的第一輸入差值△Vi情況下，其時間區間T_cmp可能隨著製程(Process)、供應電壓(Voltage Supply)與溫度(Temperature)的變化而改變。當上述時間區間T_cmp改變時，用以判斷第一比較器110是否進入亞穩態的臨界時間T_meta若能隨之改變，如此方能同時維持訊號比較裝置200的裝置可靠度以及加快訊號比較裝置200的操作速度。為達到此目的，本揭露的一種具有亞穩態偵測機制的訊號比較裝置200，其內部的第一比較器110與第二比較器232必須採用相同架構實現。也就是說，假設第一比較器110採用如圖8的比較器結構時，同理第二比較器232應採用相同結構。故而，本揭露的亞穩態偵測器230即具備可追隨製程、供應電壓與溫度變異的能力。如此一來，可使訊號比較裝置200同時具備高可靠度與高操作速度，並可廣泛地應用於不同的操作環境中。

在本揭露如圖5所示的實施例中，可使用等效複製(Replica)的方法，將第一比較器110複製到亞穩態偵測器230，以使亞穩態偵測器230具備可追隨製程、供應電壓與溫度變異的能 力。換句話說，圖9A、圖9B、圖9C與圖9D的第二比較器232的電路結構可實質上等同於如圖5所示的第一比較器110的電路結構，亦或是第二比較器232的電路結構可以是第一比較器110的複製電路結構。如此一來，可使亞穩態偵測器230具備追隨製程、供應電壓與溫度變異的能力。然而本揭露並不以此為限。在本揭露的其他實施例中，第二比較器232的處理速度應低於如圖5所示的第一比較器110的處理速度。如此一來，使得亞穩態偵測器230產生亞穩態偵測訊號Meta的時間T_meta(亦即臨界時間)等於或大於自時時脈訊號CLK_ST保持在邏輯高位準的時間區間T_cmp(亦即第一比較器110操作於比較模式的時間區間)，以降低誤判第一比較器110進入亞穩態的機率。以下將針對圖9C的操作進行說明，而圖9D的操作可參酌圖9C的說明以類推得之。

以下請同時參照圖5、圖9C與圖10。圖10是根據圖9C所示的亞穩態偵測器230的時序示意圖，在此假設第一比較器110與第二比較器232解採用如圖8的比較器電路結構。且其中第二比較器232的處理速度低於第一比較器110的處理速度。但本揭露並不以此為限。

在時間T0之前，由於啟用訊號CLK_CMP位於邏輯低位準，因此第一比較器110與第二比較器232皆操作於重置模式。此時第一比較器110的差動輸出訊號V_op、V_om被重置在邏輯高位準，故有效比較訊號Valid為邏輯低位準。且第二比較器232的差動輸出訊號V_mdp、V_mdn也被重置在邏輯高位準。因此亞穩態偵測 訊號Meta為邏輯低位準。

在時間T0時，啟用訊號CLK_CMP由邏輯低位準轉換到邏輯高位準，因此第一比較器110與第二比較器232開始操作於比較模式。此時，第二比較器232開始對啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR進行比較以產生差動輸出訊號V_mdp、V_mdn。由於啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR的電壓差大於0，因此在足夠的反應時間下，第二比較器232的差動輸出訊號V_mdp、V_mdn於暫態之後將分別被拉開至邏輯高位準與邏輯低位準。

在時間T12時，由於第一比較器110已完成對第一輸入訊號V_ip與V_in的比較動作，因此其所產生的差動輸出訊號V_op、V_om於暫態之後已分別上升至邏輯高位準與下降邏輯低位準。此時，自時時脈產生器120內部的有效比較訊號Valid指示第一比較器110已完成比較動作，因此來自自時時脈產生器120的自時時脈訊號CLK_ST會由邏輯高位準轉換到邏輯低位準。

值得注意的是，第二比較器232的處理速度低於第一比較器110的處理速度。因此在第一比較器110已完成比較動作時(時間T12)，第二比較器232的差動輸出訊號V_mdp、V_mdn有可能仍處於暫態。或者是，差動輸出訊號V_mdp的電壓位準尚未上升到邏輯高位準且差動輸出訊號V_mdn的電壓位準尚未下降到邏輯低位準。如此一來，反及閘234所產生的亞穩態偵測訊號Meta將持續保持在邏輯低位準。也就是說，在時間T0到時間T12之間，第一比較 器110並未進入亞穩態。因此，在時間T12時，選擇器240將選擇自時時脈訊號CLK_ST以做為啟用訊號CLK_CMP，使得第一比較器110與第二比較器232進入重置模式。此時，第二比較器232的差動輸出訊號V_mdp、V_mdn將再次被重置到邏輯高位準。

在時間T13時，第一比較器110與第二比較器232再一次操作於比較模式，其運作方式與上述在時間T0的運作方式相同，在此不再重複說明。在時間T13到時間T14之間，當第一比較器110對第一輸入訊號V_ip與V_in進行比較的同時，第二比較器232對啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR進行比較。由於啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR之間的電壓差大於0，因此第二比較器232的差動輸出訊號V_mdp於暫態之後開始上升到邏輯高位準，且差動輸出訊號V_mdn於暫態之後開始下降到邏輯低位準。

直到時間T14時，第一比較器110仍然無法完成對第一輸入訊號V_ip與V_in的比較動作。然而此時第二比較器232已完成對啟用訊號CLK_CMP與反相的啟用訊號CLK_CMPR的比較動作。亦即第二比較器232的差動輸出訊號V_mdp於暫態之後已上升到邏輯高位準，且差動輸出訊號V_mdn於暫態之後已下降到邏輯低位準。其中，時間T13到時間T14的時間區間即代表臨界時間T_meta。因此反及閘234所產生的亞穩態偵測訊號Meta將由邏輯低位準轉換到邏輯高位準。上述結果表示第一比較器110已進入亞穩態。

圖10在時間T14之後(亦即第一比較器110進入亞穩態之後)的運作方式與圖6在時間T7的運作方式類似，因此其詳細運作可參考上述圖6在時間T7的說明，在此不再贅述。

除此之外，本揭露的另一實施例更提供一種訊號比較裝置的控制方法。如圖11所示，圖11繪示本揭露一實施例的訊號比較裝置的控制方法的步驟流程圖。請同時參照圖5與圖11，訊號比較裝置200的控制方法包括如下步驟。首先，在步驟S900中，接收第一輸入訊號V_ip與V_in。接著，在步驟S910中，根據啟用訊號CLK_CMP而對第一輸入訊號V_ip與V_in進行比較，並產生輸出訊號V_op、V_om。之後，在步驟S920中，依據輸出訊號V_op、V_om而產生自時時脈訊號CLK_ST。然後，在步驟S930中，計算自時時脈訊號CLK_ST的時間區間，其中此時間區間與第一輸入訊號V_ip、V_in相關。最後，在步驟S940中，判斷此時間區間是否等於或大於臨界時間以產生亞穩態偵測訊號Meta。當上述時間區間等於或大於臨界時間時，選擇亞穩態偵測訊號Meta以作為啟用訊號CLK_CMP，以使訊號比較裝置200繼續對下一級的第一輸入訊號V_ip與V_in的差值進行比較。當上述時間區間小於臨界時間時，選擇自時時脈訊號CLK_ST以作為啟用訊號CLK_CMP。

另外，本揭露的實施例的訊號比較裝置的控制方法可以由圖1至圖10實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。

綜上所述，本揭露的實施例所提出的訊號比較裝置及其 控制方法，可藉由訊號比較裝置內部的自時時脈產生器以產生自時時脈訊號，故可應用於自時比較系統中。此外，訊號比較裝置可根據上述自時時脈訊號的時間區間來產生亞穩態偵測訊號，其中上述時間區間與第一比較器的第一輸入訊號相關。當此時間區間等於或大於臨界時間時，選擇亞穩態偵測訊號以作為啟用訊號，以使第一比較器離開亞穩態而可繼續對下一級的第一輸入訊號進行比較。也就是說，當訊號比較裝置進入亞穩態時，上述自時時脈訊號會長時間保持在特定的電壓位準上。本揭露可計算上述自時時脈訊號在特定的電壓位準上的時間，並在此時間過長時重置第一比較器以使第一比較器離開亞穩態。如此一來可避免訊號比較裝置長時間進入亞穩態而影響自時比較系統的時序與正確性，並降低在高速操作時的位元錯誤率。此外，本揭露的實施例所提出的訊號比較裝置的亞穩態偵測器，僅需要偵測第一比較器的輸出訊號，故可降低類比訊號路徑的負載、訊號的干擾與類比電路的複雜度。再者，在本揭露的實施例中，亞穩態偵測器中的第二比較器的電路架構可以是第一比較器的等效複製架構，使得亞穩態偵測器同時具有可追隨製程、供應電壓以及溫度變異的能力。故本揭露的實施例所提出的訊號比較裝置及其控制方法，可提高電路的可靠度，並可廣泛地適用於不同的操作環境中。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍 當視後附的申請專利範圍所界定者為準。

110‧‧‧第一比較器

120‧‧‧自時時脈產生器

200‧‧‧訊號比較裝置

210‧‧‧控制器

230‧‧‧亞穩態偵測器

240‧‧‧選擇器

CLK_CMP‧‧‧啟用訊號

CLK_ST‧‧‧自時時脈訊號

Meta‧‧‧亞穩態偵測訊號

ST_EN：致能訊號

V_ip、V_in‧‧‧第一輸入訊號

V_{ip_md}、V_{in_md}‧‧‧第二輸入訊號

V_om、V_op‧‧‧差動輸出訊號

△Vi‧‧‧第一輸入差值

△Vi_md‧‧‧第二輸入差值

Claims (24)

1. 一種訊號比較裝置，包括：一第一比較器，接收至少二第一輸入訊號，受控於一啟用訊號，且根據該啟用訊號而對該至少二第一輸入訊號的差值進行比較，並產生一輸出訊號；一自時時脈產生器，耦接到該第一比較器以接收該輸出訊號，且依據該輸出訊號產生一自時時脈訊號；以及一控制器，耦接到該自時時脈產生器以接收該自時時脈訊號，透過該啟用訊號計算該自時時脈訊號位於一電壓位準的一時間區間，並判斷該時間區間是否等於或大於一臨界時間以產生一亞穩態偵測訊號，其中該時間區間起始於該啟用訊號的上緣，當該時間區間等於或大於該臨界時間時，該控制器使該亞穩態偵測訊號致能、該時間區間結束於該啟用訊號的下緣、且該控制器輸出該亞穩態偵測訊號以作為該啟用訊號，以使該第一比較器繼續對下一級的該至少二第一輸入訊號進行比較。
2. 如申請專利範圍第1項所述的訊號比較裝置，其中該控制器更接收至少二第二輸入訊號，該控制器包括：一亞穩態偵測器，接收該啟用訊號或該至少二第二輸入訊號以產生該亞穩態偵測訊號，其中該啟用訊號與該自時時脈訊號相關，該亞穩態偵測器透過該啟用訊號來計算該自時時脈訊號位於一電壓位準的該時間區間，並判斷該時間區間是否等於或大於該臨界時間以產生該亞穩態偵測訊號；以及 一選擇器，接收該自時時脈訊號，耦接到該亞穩態偵測器以接收該亞穩態偵測訊號，當該自時時脈訊號的該時間區間等於或大於該臨界時間時，該選擇器選擇該亞穩態偵測訊號以作為該啟用訊號，否則該選擇器選擇該自時時脈訊號以作為該啟用訊號，其中，該臨界時間與該啟用訊號或該至少二第二輸入訊號相關。
3. 如申請專利範圍第2項所述的訊號比較裝置，其中該亞穩態偵測器包括：一第二比較器，接收該啟用訊號與反相的該啟用訊號，受控於該啟用訊號，且根據該啟用訊號而對該啟用訊號與反相的該啟用訊號進行比較，從而產生一差動輸出訊號；以及一邏輯閘，耦接到該第二比較器以接收該差動輸出訊號，且對該差動輸出訊號進行邏輯運算以產生該亞穩態偵測訊號。
4. 如申請專利範圍第3項所述的訊號比較裝置，其中該邏輯閘包括一反及閘或是一或閘。
5. 如申請專利範圍第3項所述的訊號比較裝置，其中該第二比較器的電路結構實質上等同於該第一比較器的電路結構。
6. 如申請專利範圍第5項所述的訊號比較裝置，其中該第二比較器的處理速度低於該第一比較器的處理速度。
7. 如申請專利範圍第2項所述的訊號比較裝置，其中該亞穩態偵測器包括：一第二比較器，接收該至少二第二輸入訊號，受控於該啟用 訊號，且對該至少二第二輸入訊號的差值進行比較，從而產生一差動輸出訊號；以及一邏輯閘，耦接到該第二比較器以接收該差動輸出訊號，且對該差動輸出訊號進行邏輯運算以產生該亞穩態偵測訊號。
8. 如申請專利範圍第7項所述的訊號比較裝置，其中該邏輯閘包括一反及閘或是一或閘。
9. 如申請專利範圍第7項所述的訊號比較裝置，其中該第二比較器的電路結構實質上等同於該第一比較器的電路結構。
10. 如申請專利範圍第9項所述的訊號比較裝置，其中該第二比較器的處理速度低於該第一比較器的處理速度。
11. 如申請專利範圍第2項所述的訊號比較裝置，其中該選擇器包括：一反或閘，接收反相的該自時時脈訊號與該亞穩態偵測訊號以產生該啟用訊號。
12. 如申請專利範圍第2項所述的訊號比較裝置，其中該選擇器包括：一及閘，接收該自時時脈訊號與反相的該亞穩態偵測訊號以產生該啟用訊號。
13. 如申請專利範圍第1項所述的訊號比較裝置，其中該輸出訊號是一差動輸出訊號。
14. 如申請專利範圍第13項所述的訊號比較裝置，其中該自時時脈產生器更接收一致能訊號，該自時時脈產生器包括： 一或閘，接收該差動輸出訊號以產生一有效比較訊號；以及一反或閘，接收該致能訊號，耦接到該或閘以接收該有效比較訊號，並產生該自時時脈訊號。
15. 如申請專利範圍第13項所述的訊號比較裝置，其中該自時時脈產生器更接收一致能訊號，該自時時脈產生器包括：一反及閘，接收該差動輸出訊號以產生一有效比較訊號；以及一反或閘，接收該致能訊號，耦接到該反及閘以接收該有效比較訊號，並產生該自時時脈訊號。
16. 一種訊號比較裝置的控制方法，包括：接收至少二第一輸入訊號；根據一啟用訊號而對該至少二第一輸入訊號的差值進行比較，並產生一輸出訊號；依據該輸出訊號而產生一自時時脈訊號；透過該啟用訊號計算該自時時脈訊號位於一電壓位準的一時間區間，其中該時間區間起始於該啟用訊號的上緣；以及判斷該時間區間是否等於或大於一臨界時間以產生一亞穩態偵測訊號，其中當該時間區間等於或大於該臨界時間時，使該亞穩態偵測訊號致能、該時間區間結束於該啟用訊號的下緣、且選擇該亞穩態偵測訊號以作為該啟用訊號，以使該訊號比較裝置繼續對下一級的該至少二第一輸入訊號的差值進行比較。
17. 如申請專利範圍第16項所述的訊號比較裝置的控制方法，其中所述產生該啟用訊號的方法更包括：當該時間區間小於該臨界時間時，選擇該自時時脈訊號以作為該啟用訊號。
18. 如申請專利範圍第17項所述的訊號比較裝置的控制方法，更包括：接收至少二第二輸入訊號，其中，該臨界時間與該啟用訊號或該至少二第二輸入訊號相關。
19. 如申請專利範圍第18項所述的訊號比較裝置的控制方法，其中該臨界時間與該至少二第二輸入訊號的一差值相關，當該至少二第二輸入訊號的該差值越大，該臨界時間越短；以及當該至少二第二輸入訊號的該差值越小，該臨界時間越長。
20. 如申請專利範圍第16項所述的訊號比較裝置的控制方法，其中所述產生該啟用訊號的方法包括：將反相的該自時時脈訊號與該亞穩態偵測訊號進行一邏輯反或運算以產生該啟用訊號。
21. 如申請專利範圍第16項所述的訊號比較裝置的控制方法，其中所述產生該啟用訊號的方法包括：將該自時時脈訊號與反相的該亞穩態偵測訊號進行一邏輯及運算以產生該啟用訊號。
22. 如申請專利範圍第16項所述的訊號比較裝置的控制方法，其中該輸出訊號是一差動輸出訊號。
23. 如申請專利範圍第22項所述的訊號比較裝置的控制方法，更包括：接收一致能訊號，其中產生該自時時脈訊號的方法包括：將該差動輸出訊號進行一邏輯或運算以產生一有效比較訊號；以及將該致能訊號與該有效比較訊號進行一邏輯反或運算以產生該自時時脈訊號。
24. 如申請專利範圍第22項所述的訊號比較裝置的控制方法，更包括：接收一致能訊號，其中產生該自時時脈訊號的方法包括：將該差動輸出訊號進行一邏輯反及運算以產生一有效比較訊號；以及將該致能訊號與該有效比較訊號進行一邏輯反或運算以產生該自時時脈訊號。