JP5881585B2 - アナログデジタル変換器 - Google Patents

Description

本実施形態は、アナログデジタル変換器に関する。

逐次比較型ＡＤＣ（Analog to Digital Converter）では、ＤＡＣ（Digital to Analog Converter）に参照電圧を入力し、ＤＡＣの設定電圧と入力電圧を比較して両者が最も近づくようにＤＡＣを制御することにより入力電圧をデジタルコードへ変換している。ＤＡＣ方式としては容量ＤＡＣ、抵抗ＤＡＣなどがある。
このような逐次比較型ＡＤＣにおいては、設定電圧と入力電圧を比較する比較器のregeneration時間（比較器の出力値がMetastable状態（準安定状態）から安定状態に落ち着くまでの時間）が長い場合、大きな変換誤差が発生することがある。

米国特許第６６０３４１５号明細書 米国特許第４９８２１１８号明細書 特表平１１−５０５９８９号公報

変換誤差の発生を抑えたアナログデジタル変換器を提供する。

本願発明の一態様によれば、入力されるアナログ信号をデジタル信号に変換する逐次比較型のアナログデジタル変換器であって、比較器と、レジスタと、検出部と、ビット確定部を備える。比較器は、ビットごとに前記アナログ信号と参照電圧との比較結果を出力する。レジスタは、前記比較結果に応じたデジタル値をビットごとに格納し、デジタル信号を出力する。検出部は、ビットごとに前記比較器が安定状態にあるか否かを検出する。ビット確定部は、前記検出部が安定状態でないことを示す結果であった場合、当該結果が検出されたビットを検出ビットとし、前記検出ビットの１ビット下位のビットのビット値として、前記比較器の前記比較結果の代わりに、前記検出ビットの確定したビット値を反転させた値を、前記レジスタへ格納する。

図１は、第１の実施の形態にかかるアナログデジタル変換器の構成例を示すブロック図である。 図２は、第１の実施の形態の逐次比較ＡＤ変換動作例を示す図である。 図３は、ＡＤ変換器の一部の構成要素の抜粋を示す図である。 図４は、比較器のMetastable状態の一例を示す図である。 図５は、比較器のMetastableの影響により生じる変換誤差の一例を示す図である。 図６は、図５で示した誤判定例の詳細動作を説明するためのタイミング図である。 図７は、第１の実施の形態のビット確定の一例を示す図である。 図８は、第１の実施の形態の詳細動作の一例を示すタイミング図である。 図９は、逐次比較レジスタのmask回路の一例を示す図である。 図１０は、第２の実施の形態のビット確定の一例を示す図である。 図１１は、第２の実施の形態の逐次比較レジスタのmask回路の一例を示す図である。 図１２は、第３の実施の形態のMetastable検出回路の構成例を示す図である。 図１３は、第３の実施の形態のMetastable検出回路の動作タイミングの一例を示す図である。 図１４は、clk＿detの立ち上がりタイミングの一例を示すタイミング図である。

以下に添付図面を参照して、実施形態にかかるアナログデジタル変換器を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態にかかるアナログデジタル変換器（以下、ＡＤ変換器という）の構成例を示すブロック図である。図１に示すように、本実施の形態のＡＤ変換器は、Ｓ／Ｈ（サンプルホールド）回路１と、逐次比較制御部２と、比較器３と、逐次比較レジスタ４と、ＤＡ（ディジタルアナログ）変換器（以下、ＤＡ変換器という。）５（参照電圧生成部）と、Metastable検出回路（検出部）６とを備える。本実施の形態のＡＤ変換器は、逐次比較型のＡＤ変換器であり、入力されたアナログ信号（アナログ入力）をデジタル出力（デジタルコード）に変換する。本実施の形態のＡＤ変換器は、例えば、無線または有線の受信機や、ＡＤ変換を行う電子機器装置、電化製品等に搭載される。なお、Ｓ／Ｈ回路１は必須ではなく、Ｓ／Ｈ回路１を備えない場合も本実施の形態の効果を得られる。

Ｓ／Ｈ回路１には、ＡＤ変換の対象となるアナログ信号（アナログ入力）が入力される。Ｓ／Ｈ回路１は、入力されたアナログ信号をサンプルし、比較器３へ出力する。比較器３は、ビットごとに、ＤＡ変換器５から入力される参照電圧とＳ／Ｈ回路１から入力される信号との比較結果を逐次比較レジスタ４へ出力する。ＤＡ変換器５は、逐次比較レジスタ４から入力される比較結果に基づいて次のビットの比較を行うための参照電圧を生成して比較器３へ出力する。Metastable検出回路６は、比較器３の出力を監視して、ビットごとに、Metastableによる誤動作が生じる状態であるか否かを検出する。逐次比較制御部２は、比較器３、逐次比較レジスタ４、ＤＡ変換器５、Metastable検出回路６の動作タイミング等の制御を行う。全ビットについて比較が実施された後、逐次比較レジスタ４から変換結果であるデジタル出力（デジタルコード）が出力される。

本実施の形態のＡＤ変換器における逐次比較ＡＤ変換動作について図２を用いて説明する。図２は、本実施の形態の逐次比較ＡＤ変換動作例を示す図である。ここでは、図２に示したように、正しいＡＤ変換結果が１１０１となる場合を例に説明を行う。ＡＤ変換器への入力レンジを決める電圧Ｖｒｅｆを基準として、ビットごとに参照電圧に重みが付けられる。なお、本実施の形態では、４ビットのＡＤ変換を行う例について説明するが、ＡＤ変換のビット数は４ビットに限定されない。以下、ビットごとの逐次比較ＡＤ変換動作を述べる。

（１）アナログ入力と（１／２）Ｖｒｅｆの比較（１ビット目（ＭＳＢ（Most Significant Bit））の比較）の実施
ＤＡ変換器５から参照電圧として（１／２）Ｖｒｅｆが入力され、比較器３により、アナログ入力と（１／２）Ｖｒｅｆの比較が行われる。この比較により、アナログ入力＞（１／２）Ｖｒｅｆである場合、逐次比較レジスタ４に１が格納され、ＤＡ変換器５は参照電圧に（１／４）Ｖｒｅｆをプラスする。一方、アナログ入力≦（１／２）Ｖｒｅｆである場合、逐次比較レジスタ４に０が格納され、ＤＡ変換器５は参照電圧から（１／４）Ｖｒｅｆをマイナスする。図２の例では、アナログ入力＞（１／２）Ｖｒｅｆであるため、逐次比較レジスタ４に１が格納され、参照電圧に（１／４）Ｖｒｅｆがプラスされる。

（２）アナログ入力と（１／２＋（または−）１／４）Ｖｒｅｆの比較（２ビット目の比較）の実施
参照電圧として（１／２＋（または−）１／４）Ｖｒｅｆが入力され、比較器３により、アナログ入力と参照電圧の比較が行われる。この比較により、アナログ入力＞参照電圧である場合、逐次比較レジスタ４に１が格納され、ＤＡ変換器５は参照電圧に（１／８）Ｖｒｅｆをプラスする。一方、アナログ入力≦参照電圧である場合、逐次比較レジスタ４に０が格納され、ＤＡ変換器５は参照電圧から（１／８）Ｖｒｅｆをマイナスする。図２の例では、アナログ入力＞参照電圧であるため、逐次比較レジスタ４に１が格納され、参照電圧に（１／８）Ｖｒｅｆがプラスされる。

（３）アナログ入力と（１／２＋（または−）１／４＋（または−）１／８）Ｖｒｅｆの比較（３ビット目の比較）の実施
参照電圧として、（１／２＋（または−）１／４＋（または−）１／８）Ｖｒｅｆが入力され、比較器３により、アナログ入力と参照電圧の比較が行われる。この比較により、アナログ入力＞参照電圧である場合、逐次比較レジスタ４に１が格納され、ＤＡ変換器５は参照電圧に（１／１６）Ｖｒｅｆをプラスする。一方、アナログ入力≦参照電圧である場合、逐次比較レジスタ４に０が格納され、ＤＡ変換器５は参照電圧から（１／１６）Ｖｒｅｆをマイナスする。図２の例では、アナログ入力≦参照電圧であるため、逐次比較レジスタ４に０が格納され、参照電圧に（１／１６）Ｖｒｅｆがマイナスされる。

（４）アナログ入力と（１／２＋（または−）１／４＋（または−）１／８−（または＋）１／１６）Ｖｒｅｆの比較（ＬＳＢ（Least Significant Bit）の比較）の実施
参照電圧として、（１／２＋（または−）１／４＋（または−）１／８−（または＋）１／１６）Ｖｒｅｆが入力され、比較器３により、アナログ入力と参照電圧の比較が行われる。この比較により、アナログ入力＞参照電圧である場合、逐次比較レジスタ４に１が格納される。一方、アナログ入力≦参照電圧である場合、逐次比較レジスタ４に０が格納される。図２の例では、アナログ入力＞参照電圧であるため、逐次比較レジスタ４に１が格納される。

以上のようなビットごとのアナログ入力と参照電圧との比較により、図２の例では、１１０１というデジタル出力が得られる。

このように、逐次比較型のＡＤ変換器では、あるビットの変換結果によって次のビットの参照電圧を決定していくが、比較器３のMetastable状態（準安定状態）が長く続くと、大きな変換誤差が発生する場合がある。一般に、比較器３の入力信号の差の絶対値が小さいとMetastable状態が長く続く。

図３は、ＡＤ変換器の一部の構成要素の抜粋を示す図であり、図４は、比較器３のMetastable状態の一例を示す図である。比較器３の２つの出力をそれぞれＶＯＰとＶＯＮとする。図４に示すlatch動作期間は比較器３の動作周期を示し、latch reset期間（比較器３のlatchがresetされる期間）とlatch reset期間の間の期間を示している。比較器３への入力信号の差が小さい場合、ＶＯＰとＶＯＮが安定的に正しく出力されるまでの時間（図４のＴ１）が長くなる（図４の点線で示したＶＯＰとＶＯＮ）。図４の実線で示した例のようにlatch動作期間の早いタイミングでＶＯＰとＶＯＮが安定的に正しく出力される場合には問題ない。しかし、図４の実線で示した例のようにＴ１が長く、latch動作期間の終了より所定時間Ｔ３より前の一定時間Ｔ２の間に、比較器３がMetastable状態から安定状態にはいるような場合には、ＤＡ変換器５におけるsettling時間と逐次比較レジスタ４のMetastable状態との影響により、大きな変換誤差が発生する場合がある。Ｔ２，Ｔ３とＤＡ変換器５におけるsettling時間、逐次比較レジスタ４のMetastable状態との関係については、後述する。

図５は、比較器３のMetastableの影響により生じる変換誤差の一例を示す図である。図５は、後述する本実施の形態のMetastable検出回路６による検出および強制的なビット確定を実施しない場合に生じる変換誤差の一例を示している。図５では、ＭＳＢ側から各ビットをそれぞれＤ［３］、Ｄ［２］、Ｄ［１］、Ｄ［０］としている。図５の左側の図は、正しく変換された例を示し、右側はＤ［３］のビットの比較時間帯（Ｄ［３］のビットの比較を行うためのlatch動作時間帯）に比較器３のMetastableの影響を受けて、誤変換が生じる例を示している。図４のＴ２として示したように、latch動作期間の終了時に近いある一定時間の間にMetastable状態から安定状態に移行する場合、Ｔ１の期間ではMetastable状態であるため正しい比較結果が得られない可能性がある。

例えば、図５の右側に示す例のように、本来はＤ［３］＝０である場合に、latch動作期間内のＴ１の期間（Metastable状態）で誤ってＤ［３］＝１であると判定された後、latch動作期間内のＴ２の期間で本来のＤ［３］＝０と判定されたとする。この場合、Ｄ［３］については、変換結果としては０として確定し逐次比較レジスタ４に入力される。しかしＤＡ変換器５におけるsettling時間により、次のビットであるＤ［２］の参照電圧の生成では、Ｄ［３］＝０の変換結果は反映されず、Ｄ［３］＝１の場合の参照電圧が生成される（本来は−１／４Ｖｒｅｆされるべきところ、＋１／４Ｖｒｅｆとなる）。したがって、Ｄ［２］では、アナログ入力と（１／２＋１／４）Ｖｒｅｆとの比較がなされ、Ｄ［２］＝０と誤って判定される。一方で、逐次比較レジスタ４には、Ｄ［３］＝０が設定されているため、ＤＡ変換器５は、Ｄ［３］＝０，Ｄ［２］＝０に対応する参照電圧（すなわち、（１／２−１／４−１／８）Ｖｒｅｆ）を生成して比較器３に入力する。したがって、比較器３は、Ｄ［１］の比較では、Ｄ［３］＝０，Ｄ［２］＝０に対応する参照電圧とアナログ入力とを比較し、比較結果としてＤ［１］＝１が出力される。Ｄ［０］については、Ｄ［３］＝０，Ｄ［２］＝０，Ｄ［１］＝１に対応する参照電圧とアナログ入力との比較が実施され１Ｄ［０］＝１が出力される。

比較器３のMetastableの影響により、Ｄ［３］のビット自体は最終的に正しい値が確定されても、Ｄ［３］のビットの確定前の誤った値の影響により、下位のビットの判定結果に変換誤差が生じることになる。

図６は、図５で示した誤判定例の詳細動作を説明するためのタイミング図である。図６の最上段（ＬＡＴ）は、比較器３のlatchが動作状態であるかreset状態であるかを示している。２番目の段は、比較器３の出力ＶＯＰ、ＶＯＮを示している。３番目の段は、逐次比較レジスタ４のＤ［３］のビット（図ではＤ［３］ＳＲ−ＦＦと略す）の出力を示し、４番目の段は、参照電圧とアナログ入力を示し、５番目の段は、逐次比較レジスタ４のＤ［２］のビット（図ではＤ［２］ＳＲ−ＦＦと略す）の出力を示している。Ｄ［３］ビットの比較時間帯（比較サイクル）に、比較器３におけるMetastable状態がＰ１（図４のＴ２の期間内のある時刻）まで継続し、Ｐ１で安定状態になった場合、逐次比較レジスタ４には、正しい比較結果（図５の例では０）が入力されるが、逐次比較レジスタ４のＤ［３］ビットのＦＦ（フリッププロップ回路）はMetastable状態となりＤ［３］＝１と判断する。この逐次比較レジスタ４のＤ［３］ビットのＦＦのMetastable状態はＰ２まで継続し、Ｐ２で安定状態となり、Ｄ［３］＝０と判断する。ＤＡ変換器５では、Ｐ１で逐次比較レジスタ４のＤ［３］ビットが１であると判断された結果に基づいて、settlingを開始し、その後、Ｐ２では逐次比較レジスタ４のＤ［３］ビットは正しい値に変更されるが、settling時間により、この変更は反映されないまま参照電圧が生成されＤ［２］の比較が行われる（Ｄ［３］＝１と判断した場合の参照電圧が生成される）。したがって、図５の場合、比較器３は、Ｄ［２］＝０と判断する。一方、逐次比較レジスタ４は、Ｄ［２］のビットの比較後には、Ｄ［３］＝０、Ｄ［２］＝０となっており、この比較結果に基づいてＤ［１］のビットの比較のための参照電圧が生成される。このため、通常であれば、Ｄ［３］＝１、Ｄ［２］＝０の参照電圧の後に設定される参照電圧Ｒ１と大きく離れた参照電圧Ｒ２が生成され、変換誤差の原因となる。

比較器３のMetastable状態から安定状態への移行がＴ２期間内の場合は図５の右側に示したように１０１１であるが、比較器３のMetastable状態から安定状態への移行がＴ３期間内の場合は１０００であり、正しい変換結果（０１１１）に対する誤差は後者の場合は前者に比べ非常に小さい。本実施の形態では、比較器３のMetastable状態から安定状態への移行がＴ２期間内の場合に生じる大きな変換誤差を低減させることができるＡＤ変換器について説明する。

なお、Ｔ２、Ｔ３の期間については、ＤＡ変換器５のsettling時間や逐次比較レジスタ４のMetastable状態の継続時間等により決まるものであり、すなわち回路のさまざまな定数等により決定されるものである。

本実施の形態では、比較器３のMetastable状態から安定状態への移行がＴ２期間内の場合に生じている（以降、単に、Metastableである、という）か否かを検出するMetastable検出回路６を備える。そして、Metastable検出回路６がMetastableであると検出した場合、検出された時点で比較しているビットより１つ下位のビットのビット値を強制的に確定する。

図７は、本実施の形態のビット確定の一例を示す図である。本実施の形態では、Metastable検出回路６がMetastableであると検出した時点で比較しているビットの最終的（安定状態となった後）な判定結果と逆の値を、１つ下位のビットのビット値として強制的に確定する。例えば、Metastable検出回路６がMetastableであると検出した時点で比較しているビットが最終的に０と判定された場合、１つ下位のビットを１とする。Metastableであると検出した時点で比較しているビットが最終的に１と判定された場合、１つ下位のビットを０とする。図７は、図５の誤変換とおなじアナログ入力があった場合に、図５と同様にＤ［３］のビットの比較時間帯にＴ２期間内でMetastable状態から安定状態に移行した例である。図７に示すように、本実施の形態では、Ｄ［３］のビットの比較時間帯にMetastable検出回路６がMetastableを検出し、１つ下位のＤ［２］のビットを強制的に１に設定している。これにより、変換結果であるデジタル出力は０１１１となり、正しい結果となる。

図８は、本実施の形態の詳細動作の一例を示すタイミング図である。図８に示すようにＤ［３］のビットの比較時間帯にMetastable検出回路６がMetastableを検出すると、Ｄ［３］のビットの最終的な確定値が０であるため、Ｄ［２］のビットの比較結果にかかわらず、逐次比較レジスタ４のＤ［２］の値を１に設定する。Ｄ［３］のビットの最終的な確定値を求めるタイミングは、Metastable状態から安定状態に移行している確率を増やすためになるべく遅い方がよいが、Ｄ［２］の値を強制的に確定するより前のタイミングとする。Ｄ［２］の値を強制的に確定するタイミングを、Ｄ［２］の比較を行うlatch動作期間の間の後ろの方に実施すれば、Ｄ［２］の比較を行うlatch動作期間の間もＤ［３］のビットの確定までの時間に使用することができることになる。したがって、Ｄ［３］のビットの比較時間帯に生じたMetastable状態が安定状態になっている確率が高くなり、Ｄ［３］のビットの比較結果として正しい値が得られる可能性が高くなる。

なお、逐次比較レジスタ４の各ビットのＳＲ−ＦＦでは、各ビットの比較サイクルの開始時にsetされ（すなわち１が格納され）、通常は比較器３の比較結果に応じて、比較結果が１の場合はそのままとし、比較結果が０の場合は、reset信号がＳＲ−ＦＦに入力される。したがって、逐次比較レジスタ４のＤ［２］のＦＦ（ＳＲ−ＦＦ）にresetされない場合には１が格納され、resetされた場合に０が格納される。ここでは、Ｄ［２］のＦＦ（ＳＲ−ＦＦ）がresetされないようにmaskすることにより、Ｄ［２］を強制的に１とする例を示しているが、強制的なビットの確定方法はこの例に限定されない。

図９は、逐次比較レジスタ４のmask回路の一例を示す図である。本実施の形態の逐次レジスタ４は、ビットごとに、Ｄ［ｎ(ｎは正の整数）］ビットの比較結果を格納するためのＳＲ−ＦＦ４１−ｎを備える。ＳＲ−ＦＦ４１−ｎには、ＡＮＤ回路４２−ｎの出力が入力される。ＡＮＤ回路４２−ｎには、比較器３からの出力と、Phase［ｎ］信号（Phase［ｎ］であることを示す信号）と、ＯＲ回路４３−ｎの出力が入力される。Phase［ｎ］は、Ｄ［ｎ］の比較を実施するlatch動作期間を示す。ＯＲ回路４３−ｎには、Metastable検出回路６の出力と１ビット上位のＤ［ｎ＋１］のビット用のＳＲ−ＦＦからの出力が入力される。これにより、Metastable検出回路６によりＤ［ｎ］のビット比較時間帯でMetastableが検出された場合、Metastable検出回路出力（＝０）を遅延させてPhase［ｎ−１］に伝搬させることによりＤ［ｎ］＝０の場合はＤ［ｎ-１］ビットが強制的に１に確定する（resetしないようにmask）ことができる。図９では、mask回路（ビット確定部）を逐次比較レジスタ４内に備える例を示しているが、逐次比較レジスタ４とは別にmask回路（ビット確定部）を備えるようにしてもよい。

例えば、Ｄ［３］でMetaslableが検出され、Ｄ［３］のビットの最終的なビット値が０であったとする。この場合、Ｄ［２］の比較サイクルでは、Metastable検出回路６からの検出結果としてMetastable検出を示す値である０が入力され、Ｄ［３］のＳＲ−ＦＦからは０が入力される。したがって、ＯＲ回路４３−ｎの出力は０となる。Ｄ［２］の比較サイクルでは、Phase［２］信号は１であるため、比較器３からの出力値にかかわらず、ＡＮＤ回路４２−ｎからＳＲ−ＦＦ４１−２には０（ＳＲ−ＦＦ４１−２をresetしないことを示す）が入力される。したがって、ＳＲ−ＦＦ４１−２の値、すなわちＤ［２］のビットは１に確定する。一方、Ｄ［３］でMetaslableが検出され、Ｄ［３］のビットの最終的なビット値が１であったとする。この場合、ＯＲ回路４３−ｎの出力は１となる。Ｄ［２］の比較サイクルでは、Phase［２］信号は１であるため、ＡＮＤ回路４２−ｎの出力は、比較器３からの出力と同じになる。

図９の例は、一例であり、本実施の形態の逐次比較レジスタ４のmask回路の構成は図９の例に限定されない。また、図９の例ではＤ［３］のビットの最終的なビット値が０であった場合、その次の下位ビットのＳＲ−ＦＦを比較器３の出力にかかわらず強制的にresetさせずにＤ［２］を１にしている。しかし、Ｄ［３］のビットの最終的なビット値が１である場合についても、比較器３の出力にかかわらず強制的にその次の下位ビットのＳＲ−ＦＦをresetするように構成してもよい。

以上のように、本実施の形態では、比較器３がMetastableであるか否かを検出するMetastable検出回路６を備える。Metastable検出回路６がMetastableであると検出した場合、検出された時点で判定対象であるビットより１つ下位のビットのビット値を強制的に確定するようにした。このため、比較器３のMetastable状態の影響による大きな変換誤差の発生を防ぐことができる。

また、本実施の形態では、強制的に決めるビットが１ビットだけであるため、mask回路を単純化できる。これにより、サイズオーバーヘッド、電力オーバーヘッド、信号干渉などを抑えることができる。

（第２の実施の形態）
次に、第２の実施の形態にかかるＡＤ変換器について説明する。本実施の形態のＡＤ変換器の全体構成は、図１に示した第１の実施の形態のＡＤ変換器と同様である。第１の実施の形態と同様の機能を有する構成要素は、第１の実施の形態と同一の符号を付して重複する説明を省略する。

第１の実施の形態では、比較器３がMetastableであると検出された場合、検出された時点で比較を行っていたビットの最終的な比較結果に基づいて、１つ下位のビットの値を強制的に確定させた。本実施の形態では、比較器３がMetastableであると検出された場合、検出された時点で判定対象であるビットと１つ下位のビットの両方の値を強制的に確定させる。

図１０は、本実施の形態のビット確定の一例を示す図である。図１０に示すように、Ｄ［３］のビットの比較時間帯にMetastableであると検出された場合、Ｄ［３］のビットを強制的に０に確定させ、１つ下位のＤ［２］のビットを強制的に１に確定させる。または、Ｄ［３］のビットを強制的に１に確定させ、１つ下位のＤ［２］のビットを強制的に０に確定させる。このような強制的なビット確定を実施することにより、図５の右側の例で示したような大きな変換誤差を防ぐことができる。

図１１は、本実施の形態の逐次比較レジスタ４のmask回路の一例を示す図である。本実施の形態の逐次レジスタ４は、ビットごとに、Ｄ［ｎ（ｎは正の整数）］ビットの比較結果を格納するためのＦＦ（ＳＲ−ＦＦ）４１−ｎを備える。ＳＲ−ＦＦ４１−ｎには、ＡＮＤ回路４４−ｎが接続されている。ＡＮＤ回路４４−ｎには、ＯＲ回路４３−ｎの出力とＯＲ回路４５−ｎの出力が入力される。ＯＲ回路４５−ｎには、ＡＮＤ回路４６−ｎの出力とＡＮＤ回路４７−ｎの出力が入力される。ＡＮＤ回路４６−ｎには、比較器３からの出力とPhase［ｎ］のタイミングを示す信号が入力される。ＡＮＤ回路４７−ｎには、Metastable検出回路６の出力を反転させた信号とPhase［ｎ−１］信号が入力される。ＯＲ回路４３−ｎには、Metastable検出回路６の出力と１ビット上位のＤ［ｎ＋１］のビット用のＳＲ−ＦＦ４１−（ｎ＋１）からの出力とが入力される。

図１１の例は、一例であり、本実施の形態の逐次比較レジスタ４のmask回路の構成は図１１の例に限定されない。

以上のように、本実施の形態では、比較器３がMetastableであるか否かを検出するMetastable検出回路６を備える。Metastable検出回路６がMetastableであると検出した場合検出された時点で判定対象であるビットと１つ下位のビットとのビット値を強制的に確定するようにした。このため、比較器３のMetastable状態の影響による大きな変換誤差の発生を防ぐことができる。

（第３の実施の形態）
図１２は、第３の実施の形態のMetastable検出回路６の構成例を示す図である。本実施の形態のＡＤ変換器の全体構成は、図１に示した第１の実施の形態のＡＤ変換器と同様である。第１の実施の形態と同様の機能を有する構成要素は、第１の実施の形態と同一の符号を付して重複する説明を省略する。

本実施の形態では、Metastable検出回路６の構成例について説明する。第１の実施の形態および第２の実施の形態で述べたＡＤ変換器におけるMetastable検出回路６として、例えば図１２に示した回路構成を適用することができる。図１２に示すMetastable検出回路６は、ＸＯＲ回路６１（内部信号生成部）とフリップフロップ（Ｄ−ＦＦ）６２（内部信号保持部）を備える。ＸＯＲ回路６１は、比較器３の出力であるＶＯＰとＶＯＮのＸＯＲ演算結果out＿xorをフリップフロップ６２へ入力する。フリップフロップ６２には、Metastable検出のタイミングを示す信号であるclk＿detが逐次比較制御部２から入力される。フリップフロップ６２は、clk＿detが立ち上がった時点のout＿xorの値をMetastable検出結果として出力する。

図１３は、本実施の形態のMetastable検出回路６の動作タイミングの一例を示す図である。一番上の段は、比較器（comparator）３の出力ＶＯＰ、ＶＯＮを示し、２段目は、比較器３の動作clockを示している。３段目は、Metastable検出回路６のＸＯＲ回路６１の出力out＿xorを示している。４段目はclk＿detを示している。clk＿detは、比較器３動作clockを所定の時間だけ遅延させたclockである。これにより、clk＿detの立ち上がりの時点で比較器３がmetaslable状態にあり比較器３の出力値が安定していない場合、out＿xorの値は０であり、Metastable検出の検出結果として０（Metastable検出）を出力する。clk＿detの立ち上がりの時点で比較器３の出力値が安定している場合、out＿xorの値は１であり、Metastable検出の検出結果として１（Metastable検出せず）を出力する。

図１４は、clk＿detの立ち上がりタイミングの一例を示すタイミング図である。比較器３動作clockの立ち上がりから比較器３の入力信号の絶対値が０．５ＬＳＢ以下になるのに必要な時間（比較器３の回路定数依存）が経過した後に、clk＿detを立ち上げる必要がある。また、図４で示したＴ２の期間でMetastable状態であるか否かを検出するためには、clk＿detの立ち上がりは、図４で示したＴ２期間より前である必要がある。

さらに、clk＿detの立ち上がり後、しばらくの間はMetastable検出回路６自体がMetastable状態となる。したがって、正しいMetastable検出回路６の検出結果を得るには、clk＿detの立ち上がりのタイミングをMetastable検出回路６自体のMetastable状態となる期間（図１４の検出回路がMetastableと記載されている期間）の分を決定しておくことが望ましい。すなわち、Metastable検出回路６自体のMetastable状態が終了してからＴ２の期間の検出ができるようclk＿detの立ち上がりタイミングを決定しておくことが望ましい。そのようにタイミングを決定しておくと、例えMetastable検出回路自体がMetastable状態になってもmask回路に悪影響は及ぼさない。

なお、第２の実施の形態のビット確定方法を実施する場合は、Metastable検出回路６自体のMetastable状態を考慮しておく必要があるが、第１の実施の形態のビット確定方法を実施する場合は、Metastable検出回路６自体のMetastable状態の考慮は必須ではない。これは、上記したMetastable検出回路のclk＿det立ち上がりタイミング決定と図９で挙げたmask回路構成による。ここでは、一例として、逐次比較レジスタ４のmask回路は図９で示したような構成であるとする。Ｄ［ｎ］＝１の場合は、Metastable検出回路６の出力が、０（Metastable検出）であった場合、逐次比較レジスタ４では比較器３の比較結果にかかわらず、Ｄ［ｎ−１］についてはなにもしない。すなわち、Ｄ［ｎ］＝１の場合はＤ［ｎ−１］のビット値は０に確定させるので、逐次比較レジスタ４のＳＲ−ＦＦにreset信号が入力されるようにすればよい。reset信号はなにもしなければ入力されるため、Ｄ［ｎ］＝１の場合は、０（Metastable検出）であった場合、逐次比較レジスタ４ではなにもしない。Ｄ［ｎ］＝０の場合は、Ｄ［ｎ］＝１の場合はＤ［ｎ−１］のビット値は１に確定させるが、Metastable検出された場合、原理的にＤ［ｎ−１］＝１となるため、比較器３の比較結果すなわちreset信号はＬ（resetしない）であり、reset信号をmaskしなくても問題ない。

以上のように、本実施の形態では、Metastable検出回路６の構成例を説明した。このようなMetastable検出回路６を用いることにより、比較器３のMetastableを検出した場合に、第１の実施の形態、第２の実施の形態で述べた強制的なビット確定を実施することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ Ｓ／Ｈ回路、２ 逐次比較制御部、３ 比較器、４ 逐次比較レジスタ、５ ＤＡ変換器、６ Metastable検出回路。

Claims (5)

1. 入力されるアナログ信号をデジタル信号に変換する逐次比較型のアナログデジタル変換器であって、
   ビットごとに前記アナログ信号と参照電圧との比較結果を出力する比較器と、
   前記比較結果に応じたデジタル値をビットごとに格納し、デジタル信号を出力するレジスタと、
   ビットごとに前記比較器が安定状態にあるか否かを検出する検出部と 、
   前記検出部が安定状態でないことを示す結果であった場合、当該結果が検出されたビットを検出ビットとし、前記検出ビットの１ビット下位のビットのビット値として、前記比較器の前記比較結果の代わりに、前記検出ビットの確定したビット値を反転させた値を、前記レジスタへ格納するビット確定部と、
   を備え、
   前記検出部は、
   前記比較器から出力される２つの出力信号の論理値が互いに等しい場合と前記２つの出力信号の論理値が互いに異なる場合とで異なる論理値を内部信号として出力する内部信号生成部と、
   前記内部信号をラッチする内部信号保持部と、
   を備え、
   前記内部信号保持部は、所定の時間経過後の前記内部信号を出力することを特徴とするアナログデジタル変換器。
2. 入力されるアナログ信号をデジタル信号に変換する逐次比較型のアナログデジタル変換器であって、
   ビットごとに前記アナログ信号と参照電圧との比較結果を出力する比較器と、
   前記比較結果に応じたデジタル値をビットごとに格納し、デジタル信号を出力するレジスタと、
   ビットごとに前記比較結果が安定状態にあるか否かを検出する検出部と、
   前記検出部が安定状態でないことを示す結果であった場合、当該結果が検出されたビットを検出ビットとし、前記検出ビットのビット値として前記比較器の前記比較結果の代わりに第１の値を前記逐次比較レジスタへ格納し、前記検出ビットの１ビット下位のビットのビット値として前記比較器の前記比較結果の代わりに前記第１の値を反転させた第２の値を前記レジスタへ入力するビット確定部と、
   を備え、
   前記検出部は、
   前記比較器から出力される２つの出力信号の論理値が互いに等しい場合と前記出力信号の論理値が互いに異なる場合とで異なる論理値を内部信号として出力する内部信号生成部と、
   前記内部信号をラッチする内部信号保持部と、
   を備え、
   前記内部信号保持部は、所定の時間経過後の前記内部信号を出力することを特徴とするアナログデジタル変換器。
3. 前記第１の値を１とすることを特徴とする請求項２に記載のアナログデジタル変換器。
4. 前記第１の値を０とすることを特徴とする請求項２に記載のアナログデジタル変換器。
5. 前記所定の時間は、前記内部信号生成部自身のMetastable状態が終了するまでの時間であることを特徴とする請求項１から４のいずれか１つに記載のアナログデジタル変換器。

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