JP6753972B2 - スイッチトキャパシタ回路 - Google Patents
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Description
1 第1実施形態
1−1 構成
図1は、第1実施形態の増幅回路の構成を示す図である。
1−2 動作
次に、第1実施形態に係る増幅回路の動作について、図4〜図7を参照して説明する。以下では、DAC3は、容量DACであるものとするが、上述の通り、DAC3はこれに限られない。
図5に示すように、サイクル1により、VXが0より小さくなったため、サイクル2において、比較器21は、0を出力する。そして、0を入力された論理回路22は、デジタルコードDを、大きくなるように更新する。
1−3 効果
図8は、増幅回路と後段回路との接続の一例を示す図である。図9は、従来の増幅回路の出力電圧のリーク電流の影響を説明するための図である。
2 第2実施形態
2−1 構成
図12は、第2実施形態の増幅回路の構成を示す図である。なお、図1と同一部分には、同一符号を付して説明する。
図13において、”Amp”で示される期間はオペアンプ20による増幅処理の期間であり、”DigAmp”で示される期間は比較器21による増幅処理の期間(第1増幅期間)である。また、”DigAmp2”で示される期間は、第1増幅期間の後に継続して行なわれる第2実施形態の比較器21による増幅処理の期間(第2増幅期間)である。
2−2 動作
図15は、第2実施形態に係る増幅回路の増幅フェイズにおける量子化器2−1の量子化動作を示すフローチャートである。なお、S1乃至S8の動作については、図4に示した第1実施形態の増幅回路の動作と同様であるので、ここでは説明を省略する。
2−3 効果
従って、第2実施形態の増幅回路によれば、増幅期間中は、サンプリング動作終了信号を受信するまでは、継続して逐次比較動作による増幅処理を行なうので、図14に示すように、出力電圧Voutのリーク電流の影響を補正することができる。また、このような制御を行なうことにより、低速のクロックCLKを使用しても、後段のサンプリング回路にリーク電流の影響を与えることがない。
3 他の実施形態
3−1 他のスイッチトキャパシタ回路
上述の実施形態では、スイッチトキャパシタ回路の例として、増幅回路を例にとり説明したが、スイッチトトキャパシタ回路は、積分器であっても良い。
3−2 他の量子化器2−1の例
上述の実施の形態においては、量子化器2−1を比較器21と、論理回路22とで構成する場合について説明したが、量子化器2−1の構成はこれに限られるものではない。
3−3 他の後段回路の例
上述の実施形態では、後段回路の例として、サンプリング回路を有するADC4を例にとり説明したが、サンプリング回路を有する後段回路であれば良い。例えば、後段回路は、パイプライン型のADC4のパイプラインステージであっても良い。なお、パイプラインステージは、パイプライン型ADCの内部ブロックの1つである。
Claims (4)
- 入力電圧をサンプリングするサンプリング容量を有する第1サンプリング回路と、
前記第1サンプリング回路の第1出力電圧を量子化する第1量子化器と、
前記第1量子化器により量子化された量子結果に応じたアナログ信号を出力するDA変換器と、
前記第1量子化器による量子化動作を所定のサイクル数だけ繰り返すように制御する第1論理回路と、
前記第1サンプリング回路の後段に設けられ、前記アナログ信号をサンプリングする第2サンプリング回路と、
前記第2サンプリング回路の第2出力電圧を量子化する第2量子化器と、
第2論理回路と、
を具備し、
前記第1論理回路は、前記所定のサイクル数だけ繰り返された量子化動作の終了時に、前記第1量子化器による量子化動作の終了を前記第2論理回路に通知し、
前記第2論理回路は、前記第1論理回路から前記通知を受けると、前記アナログ信号のサンプリングの終了を前記第2サンプリング回路に指示すると共に、前記第2出力電圧に関する演算の開始を前記第2量子化器に指示する、
スイッチトキャパシタ回路。 - 前記DA変換器は、容量DAC又は抵抗DACである、請求項1記載のスイッチトキャパシタ回路。
- 前記DA変換器は、容量素子を備える容量DACであり、
前記容量素子が、前記第2サンプリング回路のサンプリング容量として共用される、請求項1記載のスイッチトキャパシタ回路。 - 前記第2サンプリング回路は、AD変換器又はパイプラインステージのサンプリング回路である、請求項1記載のスイッチトキャパシタ回路。
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