JP2002314420A

JP2002314420A - Ａ／ｄ変換器および半導体集積回路

Info

Publication number: JP2002314420A
Application number: JP2001119506A
Authority: JP
Inventors: Shigeki Imaizumi; 栄亀今泉; Nobutaka Fuchigami; 伸隆渕上; Tatsuji Matsuura; 達治松浦
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-04-18
Filing date: 2001-04-18
Publication date: 2002-10-25
Anticipated expiration: 2021-04-18
Also published as: JP4061033B2

Abstract

(57)【要約】【課題】チップ占有面積や消費電力の増加を抑制しつ
つビット精度の向上を図れるＡ／Ｄ変換器を提供する。【解決手段】小ビットのＡ／Ｄ変換ステージを複数段
縦続接続してなるパイプライン方式のＡ／Ｄ変換器にお
いて、初段のＡ／Ｄ変換ステージ１０４１は、変換前の
アナログ信号を（ｍ＋ｎ）ビットのデジタル信号に変換
するとともに下位ｎビットのデジタル信号を後段ステー
ジに出力するサブＡ／Ｄ変換回路１００２と、サブＡ／
Ｄ変換回路１００２で変換された上位ｍビットのデジタ
ル信号をアナログ信号に変換するサブＤ／Ａ変換回路１
０１と、変換前のアナログ信号とサブＤ／Ａ変換回路１
０１からのアナログ信号の差をとる減算回路１０２と、
減算回路１０２の差信号を所定倍に増幅するＳＨＡ１０
３とを有するとともに、サブＡ／Ｄ変換回路１００２の
（ｍ＋ｎ）ビットのデジタル信号を初段ステージ１０４
２で得られたデジタル信号とするように構成したもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ａ／Ｄ変換器の
ビット精度を向上する技術に関し、特に、デジタルスチ
ルカメラのアナログ撮像信号をデジタル変換する半導体
集積回路に適用して有用な技術に関する。

【０００２】

【従来の技術】以前より、小ビットのＡ／Ｄ変換ステー
ジを複数段縦続接続してなりこれらの各ステージをパイ
プライン動作させることで所定ビット数のディジタル信
号を得るパイプライン方式のＡ／Ｄ変換器が開発されて
いる。このようなＡ／Ｄ変換器については、例えば、文
献Ａ“A10-b20-Msamples/s Analog-to-Digital Convert
er,”IEEE J.Solid-State Circuits,vol.27,1992、文献
Ｂ“A55-mW,10-bit,40Msample/s Nyquist Rate CMOS AD
C,”IEEE 1999CICC,Analog Devices,Inc.、および、特
開平１０−１７８３４５号などに開示されている。

【０００３】文献Ａに開示されているＡ／Ｄ変換器は、
図１１に示すように、パイプライン動作する９段のＡ／
Ｄ変換ステージ６を有するもので、各Ａ／Ｄ変換ステー
ジ６は入力アナログ信号を３レベルで示される１．５ｂ
ｉｔのデジタル信号に変換するサブＡＤＣ回路２と、こ
のデジタル信号をアナログ信号に変換するサブＤＡＣ回
路３と、入力アナログ信号から上記サブＤＡＣ回路３の
アナログ信号を減算して残差信号を抽出する減算回路４
と、この残差信号を２倍に増幅して保持するサンプル・
ホールド増幅器５とから構成される。この構成により、
入力アナログ信号は各Ａ／Ｄ変換ステージ６を通過する
ごとに上位１．５ビットずつデジタル信号に変換されて
いき、９段のＡ／Ｄ変換ステージ６を経て１０ビットの
デジタル信号が得られる。

【０００４】また、文献Ｂに開示されているＡ／Ｄ変換
器は、図１２に示すように、初段のＡ／Ｄ変換ステージ
６１に、３ビットタイプのサブＡＤＣ回路２１とサブＤ
ＡＣ回路３１とを使用するとともに、それに応じて残差
信号を増幅するサンプルホールドアンプ５１を４倍のア
ンプにしたものである。このような回路によれば、文献
Ａのものより少ないＡ／Ｄ変換ステージで同一ビットの
デジタル信号を得ることができるとともに、後続するＡ
／Ｄ変換ステージの段数が減るため、初段のサンプルホ
ールドアンプ５１の要求精度が緩和されるという利点が
ある。

【０００５】また、特開平１０−１７８３４５号に開示
のＡ／Ｄ変換器は、図１３に示すように、前段ステージ
１０４１のサブＡＤＣ回路１００１により変換された
１．５ビットのデジタル信号を、次段のステージ１０４
のサブＤＡＣ回路１０１においてアナログ信号に変換す
るとともに、この復元アナログ信号を前段ステージ１０
４から入力されるアナログ信号から減算して残差信号を
得るように構成したものである。サブＡＤＣ回路１００
は後段の減算回路１０２で得られる残差信号に対応する
デジタル信号を先回りして生成しなければならないの
で、リファレンス選択回路により参照電圧を選択してＡ
／Ｄ変換するように構成されている。

【０００６】図１１や図１２のＡ／Ｄ変換器では、各Ａ
／Ｄ変換ステージのクリティカルパスが、サブＡＤＣ回
路２−サブＤＡＣ回路３−減算回路４−サンプルホール
ドアンプ５と連なる信号パスであるのに対して、この図
１３のタイプでは、２段以降のＡ／Ｄ変換ステージのク
リティカルパスが、サブＤＡＣ回路１０１−減算回路１
０２−サンプルホールドアンプ５と連なる信号パス、も
しくは、リファレンス選択回路−サブＡＤＣ回路１００
と連なる信号パスとなるので、１ステージにかかる処理
時間が短くなる。それゆえＡ／Ｄ変換器を高速で動作さ
せることが出来るという利点を有する。

【０００７】

【発明が解決しようとする課題】近年、デジタル技術の
進展にともない様々なアナログ−デジタル機器に用いら
れているＡ／Ｄ変換器についても、例えば１０ビット精
度から１２ビット精度へとビット精度の向上が図られて
いる。

【０００８】図１１や図１３に示すＡ／Ｄ変換器におい
てビット精度を上げるには、そのＡ／Ｄ変換ステージの
段数を増やせばよいが、ステージ段数を増やすと回路の
占有面積が大きくなり、また、ステージ段数が増加した
だけ消費電力が増加するという問題が生じる。また、初
段ステージのサンプルホールドアンプには、後続のＡ／
Ｄ変換ステージでデジタル変換するビット数分の精度が
要求されるが、ステージ段数を増加させると、それに伴
い、サンプルホールドアンプの精度を上げなければなら
ず、精度を上げるために増幅回路に流れる電流が多くな
り消費電力が増すという問題が生じる。

【０００９】図１２に示すＡ／Ｄ変換器は、初段ステー
ジでＡ／Ｄ変換するビット数を３ビットと多ビット化す
ることで、ステージ段数を増やさずにビット精度を上げ
られるとともに、ステージ段数が増加しないことから初
段ステージのサンプルホールドアンプの要求精度も緩和
されるという利点がある。

【００１０】しかしながら、図１２のＡ／Ｄ変換器で
は、初段ステージを多ビット化することで初段ステージ
のＤＡＣ回路も同様に多ビット化しなければならないと
いう問題がある。初段ステージのサブＤＡＣ回路３１や
減算回路４には、Ａ／Ｄ変換器のトータルのビット精度
と同等の精度、例えば１２ビットのＡ／Ｄ変換器では１
２ビット精度が要求されるが、このような高精度の出力
はラダー抵抗による電圧分割から出力を得るラダー抵抗
型のＤＡＣ回路では抵抗素子の製造ばらつきのため１２
ビット精度は実現困難である。

【００１１】そのため、１２ビット精度を得るには、複
数のコンデンサに一旦電荷を溜めた後、所望数のコンデ
ンサの電圧を乗算して出力電圧を得るキャパシタ乗算型
のＤＡＣ回路を用いることになる。キャパシタ乗算型の
ＤＡＣ回路において、精度を決定するものは、コンデン
サの比精度であり、多ビット化するほど、必要なコンデ
ンサの個数も増え、より高い比精度が要求される。

【００１２】従って、初段ステージのＤＡＣ回路を多ビ
ット化すると、該ＤＡＣ回路に必要なコンデンサの個数
が増え（例えば３ビットで差動信号であれば１６個以
上）、さらに、これらの比精度を上げるためには大容量
のコンデンサを用いなければならず、占有面積の増大、
さらにはアンプの負荷容量が増すことからアンプの消費
電力も著しく増加するという問題を発生させる。

【００１３】この発明の目的は、チップ占有面積や消費
電力の増加を抑制しつつビット精度の向上を図れるＡ／
Ｄ変換器を提供することにある。

【００１４】この発明の他の目的は、チップ面積や消費
電力の増加を抑制しつつ高いビット精度でアナログ信号
をデジタル信号に変換可能な半導体集積回路を提供する
ことにある。

【００１５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１７】すなわち、小ビットのＡ／Ｄ変換ステージ
を複数段縦続接続してなり、変換前のアナログ信号を上
記複数段のＡ／Ｄ変換ステージに通すことで所定ビット
数のディジタル信号を得るパイプライン方式のＡ／Ｄ変
換器において、２段目以降のＡ／Ｄ変換ステージは、前
段ステージから入力されるアナログ信号をｎビットのデ
ジタル信号に変換して後段ステージに出力するサブＡ／
Ｄ変換回路と、前段ステージから入力されるｎビットの
デジタル信号をアナログ信号に変換するサブＤ／Ａ変換
回路と、上記前段ステージから入力されるアナログ信号
と上記サブＤ／Ａ変換回路からのアナログ信号の差をと
る減算回路と、該減算回路の差信号を所定倍に増幅し且
つ保持して後段ステージに出力する増幅回路と、前段ス
テージから入力されるデジタル信号に応じて上記サブＡ
／Ｄ変換回路の比較用の参照電圧を選択するリファレン
ス選択回路とを有するとともに、上記サブＡ／Ｄ変換回
路の出力を当該ステージで得られたデジタル信号とする
ように構成され、初段のＡ／Ｄ変換ステージは、上記変
換前のアナログ信号を（ｍ＋ｎ）ビットのデジタル信号
に変換するとともに下位ｎビットのデジタル信号が後段
ステージに出力されるサブＡ／Ｄ変換回路と、該サブＡ
／Ｄ変換回路で変換された上位ｍビットのデジタル信号
をアナログ信号に変換するサブＤ／Ａ変換回路と、上記
変換前のアナログ信号と上記サブＤ／Ａ変換回路からの
アナログ信号の差をとる減算回路と、該減算回路の差信
号を所定倍に増幅するとともに保持して後段ステージに
出力する増幅回路とを有するとともに、上記サブＡ／Ｄ
変換回路の（ｍ＋ｎ）ビットのデジタル信号を当該ステ
ージで得られたデジタル信号とするように構成したもの
である。

【００１８】ここで、上記手段の動作原理について、図
１４に例示した回路構成に基づき簡単に説明する。図１
４（ａ）は図１３に示した従来のＡ／Ｄ変換器の初段〜
３段目のＡ／Ｄ変換ステージの構成図、（ｂ）は本発明
に係るＡ／Ｄ変換器の初段と２段目のＡ／Ｄ変換ステー
ジの構成図である。

【００１９】同図に示すように、本発明に係るＡ／Ｄ変
換器においては、２段目以降のＡ／Ｄ変換ステージ（１
０４）は、図１４（ａ）の２段目以降のＡ／Ｄ変換ステ
ージ（１０４Ａ，１０４Ｂ）と同様の構成となる。ま
た、本発明に係る初段目のＡ／Ｄ変換ステージ（１０４
２）は、図１４（ａ）の初段目と２段目のＡ／Ｄ変換ス
テージ（１０４１，１０４Ａ）を１段に統合した構成と
なる。つまり、上記手段によれば、図１４（ａ）の従来
例と同様の動作原理でＡ／Ｄ変換を行うことが出来る。
なお、動作原理の詳細については実施の形態で説明す
る。

【００２０】さらに、本発明に係る上記手段によれば、
初段ステージのサブＡ／Ｄ変換回路が、後段ステージよ
り多くのビット数（例えば、２倍のビット数（ｎ×
２））のＡ／Ｄ変換をするので、その分所定ビットのＡ
／Ｄ変換を少ないステージで得ることができるととも
に、ステージの段数が減るため、初段の増幅回路の要求
精度が緩和される。

【００２１】さらに、初段ステージのサブＤ／Ａ変換回
路はｍビットで済むため、サブＤ／Ａ変換回路として高
い精度を得るためにキャパシタ乗算型のＤＡＣ回路を用
いた場合でも、（ｍ＋ｎ）ビットのものと比較してコン
デンサの必要数が少なくなる。そして、その分、コンデ
ンサに要求される比精度も低くなる。従って、（ｍ＋
ｎ）ビットのものと比較して個数も少なく、容量も小さ
なコンデンサを用いて、高い精度が得られることから、
コンデンサによるチップ占有面積の増加やそれに伴う消
費電力の増加を低く抑えることが出来る。

【００２２】望ましくは、上記サブＤ／Ａ変換回路は、
供給された２個の基準電圧とこれら基準電圧の短絡電圧
の中から入力デジタル信号に対応した出力電圧を選択す
る１．５ビット用のＤ／Ａ変換回路であり、上記サブＤ
／Ａ変換回路、減算回路、および増幅回路は、サンプル
時に入力アナログ信号に比例した電荷をキャパシタに蓄
え、ホールド時に上記サブＤ／Ａ変換回路の上記出力電
圧に比例した電荷をキャパシタから引き抜くとともに、
このキャパシタにより生成された電圧をアンプにより出
力保持するように構成すると良い。

【００２３】このようにサブＤ／Ａ変換回路を１．５ビ
ット用とし、サブＤ／Ａ変換回路、減算回路、およびサ
ンプルホールド動作する増幅回路とをキャパシタを用い
て一体的な構成とすることで、高い精度のまま、回路規
模を小さく消費電力を低く抑えることが出来る。

【００２４】また望ましくは、上記初段のＡ／Ｄ変換ス
テージに設けられるサブＡ／Ｄ変換回路は、１対の基準
電圧を抵抗分割してなる複数の参照電圧と入力アナログ
信号とをそれぞれ比較する８個の電圧比較回路を有する
３ビットのＡ／Ｄ変換回路であるとともに、上記抵抗分
割の比が、［抵抗分割比＝３：２：１：１：２：１：
１：２：３］になるように構成すると良い。詳細は実施
の形態で説明するが、これにより、Ａ／Ｄ変換器から最
終的に得られるデジタル信号を、ビット数に合わせて等
分割された電圧レベルで量子化することができる。

【００２５】さらに望ましくは、各Ａ／Ｄ変換ステージ
に入力されるアナログ信号は完全差動信号であると好ま
しい。

【００２６】また、上記のようなＡ／Ｄ変換器は、固体
撮像素子から読み出したアナログ撮像信号をデジタル信
号に変換する回路として半導体集積回路の中に形成する
のに適している。このような半導体集積回路によれば、
チップ面積や消費電力の増加を抑制しつつ高いビット精
度でアナログ信号をデジタル信号に変換可能である。

【００２７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の好適な実施例
であるＡ／Ｄ変換器を示す構成図である。

【００２８】この実施例のＡ／Ｄ変換器は、縦続接続さ
れた複数段のＡ／Ｄ変換ステージ１０４２，１０４，
…，１０４，１０５と、これらの各Ａ／Ｄ変換ステージ
１０４２，１０４…，１０５から入力される小ビットの
デジタル信号をエンコード及びデジタル補正してｍビッ
トのデジタル信号を生成するエンコーダ＆デジタル補正
回路１０７と、変換前の入力アナログ信号Ｖｉｎを一時
的に保持するサンプルホールドアンプ（ＳＨＡ）１と、
各回路に動作タイミングを与えるクロック生成回路１０
８などから構成される。

【００２９】なお、上記サンプルホールドアンプ１は変
換前の入力アナログ信号Ｖｉｎが所定の入力タイミング
に安定して入力される保証があれば不要なものとなる。
また、この実施例においては、アナログ信号として完全
差動信号が用いられている。

【００３０】初段のＡ／Ｄ変換ステージ１０４２は、３
ビットのサブＡＤＣ回路１００２と、１．５ビットのサ
ブＤＡＣ回路１０１と、減算回路１０２と、２倍のサン
プルホールド増幅回路１０３などから構成される。サブ
ＡＤＣ回路１００２は、入力アナログ信号を３ビットの
デジタル信号に変換してエンコーダ＆デジタル補正回路
１０７に出力するとともに、３ビットのデジタル信号の
うち入力アナログ信号の電圧を３レベルで表した上位
１．５ビットを同一ステージ１０４２のサブＤＡＣ回路
１０１に、下位１．５ビットを後段ステージ１０４に出
力する。

【００３１】サブＤＡＣ回路１０１は、入力された１．
５ビットデジタル信号をそれに応じたアナログ信号に変
換して減算回路１０２に出力する。減算回路１０２は変
換前の入力アナログ信号からサブＤＡＣ回路１０１で復
元されたアナログ信号を減算して残差信号を抽出する。
サンプルホールド増幅回路１０３はこの残差信号を保持
して後段ステージに出力する。

【００３２】２段目からｊ段目までの各Ａ／Ｄ変換ステ
ージ１０４は、それぞれ同一のものであり、１．５ビッ
トのサブＡＤＣ回路１００と、リファレンス選択回路１
００ａと、１．５ビットのサブＤＡＣ回路１０１と、減
算回路１０２と、２倍のサンプルホールド増幅回路１０
３などから構成される。リファレンス選択回路１００ａ
は、前段ステージからの１．５ビットデジタル信号に応
じて２つの参照電圧を選択してサブＡＤＣ回路１００に
供給する。サブＡＤＣ回路１００は、前段ステージから
入力されたアナログ信号を、供給された参照電圧と比較
して１．５ビットのデジタル信号に変換し、エンコーダ
＆デジタル補正回路１０７並びに後段ステージへ出力す
る。サブＤＡＣ回路１０１は前段ステージから入力され
たデジタル信号を所定レベルのアナログ信号に変換す
る。差分回路１０２やサンプルホールド増幅回路１０３
は初段ステージのものと同一のものである。

【００３３】最終段のＡ／Ｄ変換ステージ１０５は、前
段ステージから入力されるアナログ信号を参照電圧と比
較してＮビットのデジタル信号に変換するサブＡＤＣ回
路１０６と、前段ステージから入力されたデジタル信号
に応じた参照電圧を選択しサブＡＤＣ回路１０６に供給
するリファレンス選択回路１０６ａとから構成される。

【００３４】初段から最終段の１つ手前までのＡ／Ｄ変
換ステージ１０４２，１０４，１０４…では３ビットや
１．５ビットの量子化を扱っているため、最終段の１つ
手前のステージの量子化ステップの各電圧レベルは上限
電圧と下限電圧を２^ｉで等間隔したものになっていな
い。そのため、この最終段のＡ／Ｄ変換ステージ１０５
では、量子化ステップを、上限電圧と下限電圧を２^ｍで
等間隔した電圧レベルに補填するように行われる。ま
た、この最終段のビット数は大きく設定することで、最
終的なビット精度を変えずに前段のステージ数を減らす
ことが出来るので、ステージ数減少の効果と、サブＡＤ
Ｃ１０６やリファレンス選択回路１０６ａの回路規模や
消費電力の増大との兼ね合いを考慮して最適なビット数
に設定すると良い。

【００３５】次に、上記Ａ／Ｄ変換器の動作原理につい
て詳細に説明する。図１４には、この動作原理を説明す
るための図を示す。同図（ａ）には特開平１０−１７８
３４５号に開示のＡ／Ｄ変換器の１，２，３段目のＡ／
Ｄ変換ステージの構成例を、（ｂ）にはこの実施例の
１，２段目のＡ／Ｄ変換ステージを示している。

【００３６】先ず、基本的なパイプライン方式のＡ／Ｄ
変換器においては、入力アナログ信号を小ビットのデジ
タル信号に変換する小ビットＡ／Ｄ変換処理と、この小
ビットデジタル信号を再びアナログ信号に復元して元の
入力アナログ信号から減算する残差信号の抽出処理と
が、基本処理とされる。そして、抽出した残差信号を後
段ステージの入力アナログ信号として出力し、上記小ビ
ットＡ／Ｄ変換と残差信号の抽出処理とを繰り返すこと
で、所定ビットのデジタル信号が得られるようになって
いる。図１１や図１２に示す従来例では、これら小ビッ
トＡ／Ｄ変換処理と残差信号の抽出処理とを同一ステー
ジで行っている。

【００３７】図１４（ａ）に示す従来例のＡ／Ｄ変換器
では、上記小ビットＡ／Ｄ変換処理と残差信号の抽出処
理とを連続する２つのステージにまたがって行ってい
る。すなわち、初段ステージ１０４１のサブＡＤＣ回路
１００１と２段目ステージ１０４ＡのサブＤＡＣ回路１
０１Ａ、並びに、２段目ステージ１０４ＡのサブＡＤＣ
回路１００Ａと３段目ステージ１０４ＢのサブＤＡＣ回
路１０１Ｂとが、それぞれ組みになって、小ビットのＡ
／Ｄ変換と残差信号を得るためのＤ／Ａ変換とを行って
いる。

【００３８】１つ目の組では、１．５ビットにＡ／Ｄ変
換される元の入力アナログ信号Ｖｉｎ１と、１．５ビッ
トに変換された後サブＤＡＣ回路１０１Ａで復元された
アナログ信号Ｖｄ１とが減算回路１０２Ａに入力される
ので、この減算により入力アナログ信号Ｖｉｎ１から
１．５ビット変換分を差し引いた残差信号Ｖｓ１を得る
ことが出来る。

【００３９】２つ目の組では、さらに１．５ビット変換
し、その変換分を差し引いた残差信号Ｖｓ２、すなわ
ち、変換前の入力アナログ信号Ｖｉｎ１から見れば１．
５ビット×１．５ビットの変換分を差し引いた残差信号
Ｖｓ２を得る必要がある。そして、減算回路１０２Ｂの
正極端子には先に１．５ビット変換分が差し引かれた残
差信号Ｖｓ１の増幅信号が入力される。しかし、減算回
路１０２Ｂの負極端子には、１つ目の組で残差がとられ
る前のアナログ信号Ｖｉｎ２（＝Ｖｉｎ１）をＡ／Ｄ、
Ｄ／Ａ変換したアナログ信号Ｖｄ２が入力される。従っ
て、なんら工夫がないと１．５ビット×１．５ビットの
変換分を差し引いた残差信号Ｖｓ２は得られない。

【００４０】そこで、リファレンス選択回路１００ａに
より、次のような処理が行われる。すなわち、前段ステ
ージ１０４１から入力されるデジタル信号に基づき、ア
ナログ信号Ｖｉｎ２の上位１．５ビット分の電圧レベル
を特定するとともに、特定した１．５ビットの電圧レベ
ルをさらに１．５ビットに分割した２レベルの参照電圧
をサブＡＤＣ回路１００Ａに供給する。そして、この参
照電圧を用いてＡ／Ｄ変換することで、サブＡＤＣ回路
１００Ａでは入力アナログ信号Ｖｉｎ２に対して１．５
ビット×１．５ビットのＡ／Ｄ変換がなされる。すなわ
ち、サブＡＤＣ回路１００Ａからは、入力アナログ信号
Ｖｉｎ２を３ビットにＡ／Ｄ変換したうちの下位１．５
ビットの信号が出力される。

【００４１】そして、その信号を次ステージのサブＤＡ
Ｃ回路１０１Ｂにてアナログ信号に復元するので、入力
アナログ信号Ｖｉｎ２を１．５ビット×１．５ビットの
Ａ／Ｄ変換から下位１．５ビット分を復元したアナログ
信号Ｖｄ２が減算回路１０２Ｂに入力される。従って、
減算回路１０２Ｂにより入力アナログ信号Ｖｉｎ２から
１．５ビット×１．５ビットの変換分を差し引いた残差
信号Ｖｓ２が得られる。

【００４２】上記の処理により、図１４（ａ）のＡ／Ｄ
変換器においても、基本的なパイプライン方式のＡ／Ｄ
変換器と同様に、パイプライン動作でＡ／Ｄ変換処理が
実現されるようになっている。

【００４３】本実施例のＡ／Ｄ変換器は、図１４（ａ）
に示す従来例のＡ／Ｄ変換器の初段ステージ１０４１と
２段目ステージ１０４Ａとを１段のステージに統合し、
図１４（ｂ）に示す本実施例の初段ステージ１０４２と
したものである。詳細には、図１４（ｂ）の初段ステー
ジ１０４１のサブＡＤＣ回路１００１と、２段目ステー
ジ１０４Ａのリファレンス選択回路１００ａとサブＡＤ
Ｃ回路１００Ａとを、図１４（ｂ）の本実施例の３ビッ
トサブＡＤＣ回路１００２に統合したものである。

【００４４】上記のように、１段のステージに統合した
ことで、図１４（ａ）の初段ステージと２段目ステージ
の処理は同一サイクルに行われることになるため、図１
４（ａ）のサンプルホールドアンプ１０３１は不要とな
る。また、図１４（ｂ）の３ビットサブＡＤＣ回路１０
０２から後段ステージに出力されるデジタル信号は３ビ
ット信号のうち下位１．５ビットの信号であり、図１４
（ａ）のサブＡＤＣ回路１００Ａから出力される１．５
ビットの信号と同一になっている。

【００４５】以上のことから、本実施例のＡ／Ｄ変換器
は、図１４（ａ）のＡ／Ｄ変換器の初段ステージと２段
目ステージ１０４Ａとが同一サイクルで行われる点を除
き、あとは図１４（ａ）と同様の動作原理でパイプライ
ン方式のＡ／Ｄ変換処理が行われることがわかる。

【００４６】図２には、図１のサブＤＡＣ回路、減算回
路、およびサンプルホールド増幅回路を一体的に構成し
たＤＡＣ減算機能内蔵型のサンプルホールドアンプの説
明図を示す。同図（ａ）はその回路構成図、（ｂ）はそ
の動作を示すタイムチャートである。

【００４７】この実施例では、サブＤＡＣ回路１０１、
減算回路１０２、およびサンプルホールド増幅回路１０
３は一体構成になっている。図２において、ＶｉＴ，Ｖ
ｉＢは正負の入力アナログ信号、Ｖｏｐ，Ｖｏｎは正負
の出力アナログ信号、ＶＲＴ，ＶＲＢはＤ／Ａ変換に用
いられる正負の基準電圧、Ｖｃｍは差動信号のコモンモ
ード電圧、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は減算とサ
ンプル・ホールドを行うためのコンデンサ、２０４は完
全差動演算増幅器、φs0，φs1，φs2は１．５ビットの
入力デジタル信号の３レベルに対応した入力パルス（い
ずれか１つが“１”、その他は“０”となる）、φsは
サンプリングパルス、φhはホールドパルスを示す。各
パルスφs0，φs1，φs2，φs，φhはクロック生成回路
８から供給されるクロック信号にそれぞれ同期してい
る。

【００４８】上記構成において、サンプリングパルスφ
sが供給されるスイッチと各コンデンサＣｐ１，Ｃｐ
２，Ｃｎ１，Ｃｎ２とにより、入力アナログ信号Ｖｉ
Ｔ，ＶｉＢのサンプリング動作が行われる。一方、入力
パルスφs0，φs1，φs2が供給されるスイッチと、ホー
ルドパルスφｈが供給されるスイッチと、各コンデンサ
Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、完全差動増幅アン
プ２０４とで、Ｄ／Ａ変換、減算、増幅ホールドの動作
が行われる。ホールドパルスφhはサンプリングパルス
φsの逆相になっており、ホールドパルスφhとスイッチ
入力パルスφs0，φs1，φn1とは同相となっている。

【００４９】ホールドパルスφhが“１”になると、入
力パルスφs0，φs1，φs2の選択により入力デジタル信
号に応じた３レベルの電圧（基準電圧ＶＲＴ，ＶＲＢと
その中間電圧）の何れかがコンデンサＣｐ１，Ｃｎ１の
一端にそれぞれ印加され、先にサンプルされた入力アナ
ログ信号ＶｉＴ，ＶｉＢから上記３レベルの電圧の何れ
かに比例した電圧が減算される。同時に、完全差動アン
プ２０４の出力端子がコンデンサＣｐ２、Ｃｎ２の一端
に接続されるので、上記減算された電圧が完全差動アン
プ２０４により増幅され且つホールドされる。各コンデ
ンサは、出力アナログ信号Ｖｏｐ，Ｖｏｎが入力アナロ
グ信号ＶｉＴ，ＶｉＢに対して２倍に増幅されるように
コンデンサＣｐ１とＣｐ２、コンデンサＣｎ１とＣｎ２
がそれぞれ同容量になっている。

【００５０】このようなＤＡＣ減算機能内蔵型のサンプ
ルホールドアンプは、各コンデンサＣｐ１，Ｃｐ２，Ｃ
ｎ１，Ｃｎ２に対するスイッチングにより動作が行われ
るので、スイッチドキャパシタ方式のアンプと呼ばれて
いる。

【００５１】図３には、上記ＤＡＣ減算機能内蔵型サン
プルホールドアンプの入出力特性を表したグラフ図を示
す。同図において、横軸は入力アナログ信号の差ΔＶｉ
ｎ、縦軸は出力信号の差ΔＶｏを示している。

【００５２】上記のＤＡＣ減算機能内蔵型のサンプルホ
ールドアンプの入出力特性は、入力デジタル信号により
示される３レベルのうち、最小レベルが入力されたとき
にφs0＝１、φs1＝０、φs2＝０となって直線（Ｊ）に
なり、中間レベルが入力されたときにφs0＝０、φs1＝
１、φs2＝０となって直線（Ｋ）になり、最大レベルが
入力されたときにφs0＝０、φs1＝０、φs2＝１となっ
て直線（Ｌ）になる。入力アナログ信号の範囲は、入力
デジタル信号と関連するので、φs0＝１、φs1＝０、φ
s2＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φs0＝０、φ
s1＝１、φs2＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜Δ
ＶＲ／４、φs0＝０、φs1＝０、φs2＝１の場合にΔＶ
ｉｎ＜ΔＶＲ／４となる。

【００５３】それゆえ、出力アナログ信号ΔＶｏは、入
力アナログ信号ΔＶｉｎを２倍に増幅し、且つ、入力デ
ジタル信号に応じてΔＶＲ，０，−ΔＶＲの電圧を加え
たものになっており、出力アナログ信号ΔＶｏの中間電
位は入力デジタル信号に応じて変化するものとなる。

【００５４】図４には、初段のＡ／Ｄ変換ステージに設
けられた３ｂｉｔサブＡＤＣ回路の構成例を示す。

【００５５】この図において、Ｖｉｐ，Ｖｉｎは正負の
入力アナログ信号、ＶＲＴ，ＶＲＢは正負の基準電圧、
２０１１は比較用の参照電圧を生成するラダー抵抗、１
２ａ〜１２ｄは参照電圧と入力アナログ信号を比較する
差動型の比較器、１３０は比較器１２ａ〜１２ｄの出力
信号に基づき上位１．５ビットの信号と下位１．５ビッ
トの信号とを出力するエンコーダである。

【００５６】この実施例では、入力アナログ信号は差動
信号なので、基準電圧ＶＲＴ，ＶＲＢを正負の向きで分
割した参照電圧が比較器１２の正相側に、負から正の向
きで分割した参照電圧が比較器１２の負相側に供給され
る。比較器１２では、供給された１対の参照電圧の差分
と入力アナログ信号ΔＶｉｎとを比較してその比較結果
の信号をエンコーダ１３０に出力する。詳細には、供給
参照電圧を大小でみた順に３番目と６番目の比較器１２
ａ，１２ａの比較結果により３ビットの信号のうち上位
１．５ビットの信号が決定され、この上位１．５ビット
の比較結果と他の比較器１２ｂ〜１２ｄの比較結果とに
より下位１．５ビットの信号が決定される。

【００５７】上記ラダー抵抗２０１１は、その抵抗分割
比が３：２：１：１：２：１：１：２：３に設定されて
いる。ここで、この分割比について説明する。

【００５８】Ａ／Ｄ変換器から最終的に得たいデジタル
信号はビット単位の信号であるのだから、入力アナログ
信号と比較すべき参照電圧は上限下限の電圧を２^ｎに等
分割した電圧の何れかにする必要がある。１．５ビット
の信号すなわち３レベルを表す信号は、上限下限の電圧
を３分割した２つの参照電圧との比較により得られる
が、参照電圧を上限下限の電圧を３等分したのでは、最
終的に望まれる２^ｎに等分割した参照電圧からは外れて
しまう。そこで、３レベルを表す場合には、従来から上
限下限の電圧を３：２：３に分割した参照電圧が使用さ
れる。この参照電圧は上限下限の電圧を８（＝２^３）等
分した参照電圧と重なる。

【００５９】初段ステージのサブＡＤＣ回路１００２で
は、３ビットのＡ／Ｄ変換が行われるが、変換後には上
位１．５ビットと下位１．５ビットの信号に分けて使用
されるため、単に上限下限の電圧を８（＝２^３）に等分
割した参照電圧と比較をしたのでは上位下位１．５ビッ
トに分割できない。そこで、上記の３：２：１：１：
２：１：１：２：３の分割比を用いている。この分割比
によれば、上位１．５ビットの信号を導出する比較器１
２ａ，１２ａへ供給される参照電圧は、基準電圧ＶＲ
Ｔ，ＶＲＢを３：２：３に分割した参照電圧となる。

【００６０】また、下位１．５ビットの信号を導出する
比較器１２ｂ，１２ｂに供給される参照電圧は、正の基
準電圧ＶＲＴから正負の基準電圧の中間電圧ＶＲ０まで
を３：２：３に分割した参照電圧となる。また、比較器
１２ｃ，１２ｃに供給される参照電圧は電圧ＶＲ１，Ｖ
Ｒ２を３：２：３に分割した参照電圧に、比較器１２
ｄ，１２ｄに供給される参照電圧は中間電圧ＶＲ０から
負の基準電圧ＶＲＢまでを３：２：３に分割した参照電
圧となる。ここで、上記電圧ＶＲ１，ＶＲ２は、これら
の電位差が基準電圧ＶＲＴ，ＶＲＢの電位差の１／２
で、中間の電位が基準電圧の中間電圧ＶＲ０と等しくな
るものである。

【００６１】すなわち、下位１．５ビットの信号を導出
するための比較器には、入力アナログ信号と比較する電
圧範囲として、電圧幅が基準電圧ＶＲＴ，ＶＲＢの１／
２で上位１．５ビットの結果に応じて最大レベル、中間
レベル、最小レベルの３範囲が設定され、それらの電圧
範囲を３：２：３に分割した参照電圧が供給されるよう
になっている。それにより、上位と下位の１．５ビット
の信号は、ともに所定の電圧範囲を３：２：３で分割し
た電圧レベルを表す信号となり、１．５ビット変換パイ
プライン方式のＡ／Ｄ変換動作が得られることになる。

【００６２】図５には、２段目以降のＡ／Ｄ変換ステー
ジに設けられた１．５ｂｉｔサブＡＤＣ回路の構成例を
示す。なお、この図においては、ラダー抵抗２０１の分
割比は図示されていない。

【００６３】この図において、ＶＲＴ，ＶＲＢは正負の
基準電圧、Ｖｉｐ，Ｖｉｎは前段ステージから入力され
る正負のアナログ信号、φs0，φs1，φs2は前段ステー
ジから入力される１．５ビットのデジタル信号の３レベ
ルに対応した入力パルス、２０１は基準電圧から電圧比
較用の参照電圧を生成するラダー抵抗、２０２は入力パ
ルスφs0，φs1，φs2に応じて電圧比較に使う参照電圧
を選択するスイッチ群、１２は電圧比較器、１３は電圧
比較器１２，１２からの信号に基づき１．５ビットの信
号を出力するエンコーダである。これらのうち、ラダー
抵抗２０１とスイッチ群２０２とが、図１のリファレン
ス選択回路１００ａを構成している。

【００６４】ラダー抵抗２０１は、図４の比較器１２
ｂ，１２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１
２ｄにそれぞれ提供されているものと同じ参照電圧を生
成する。スイッチ群２０２は前段ステージから入力され
る１．５ビットデジタル信号に応じて、図５において上
段２組のスイッチ、中段２組のスイッチ、または下段２
組のスイッチの何れかをオン状態にする。これにより、
電圧比較器１２，１２は、前段ステージから入力される
１．５ビットの信号に応じて、図４の比較器１２ｂ，１
２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１２ｄの
何れかと同様の電圧比較が行われる。

【００６５】図６には、図４と図５のサブＡＤＣ回路中
に設けられた電圧比較器の説明図を示す。同図（ａ）は
その回路構成図の一例、（ｂ）はその動作を示すタイム
チャートである。図７は、この電圧比較器にリファレン
ス発生回路を付加したものである。

【００６６】この実施例の電圧比較器１２，１２ａ〜１
２ｄは、チョッパ型と呼ばれる方式の比較器であり、入
力アナログ信号Ｖｉｐ，Ｖｉｎをサンプリングするため
の制御パルスφｉｎが供給されるスイッチと、参照電圧
Ｖｒｔ０〜Ｖｒｔ２の何れかを供給するスイッチ群２０
２と、初期条件を設定するためのオートゼロパルスφａ
ｚが供給されるスイッチの３種類のスイッチと、入力ア
ナログ信号Ｖｉｐ，Ｖｉｎと基準電圧の差電圧を蓄える
コンデンサＣｉａ，Ｃｉｂと、差電圧の正負を判定する
完全差動増幅器２０５と、その出力を増幅し且つラッチ
するラッチアンプ２０６とから構成される。

【００６７】この比較器によれば、オートゼロ時に、制
御パルスφｉｎとオートゼロパルスφａｚが“１”とな
って、コンデンサＣｉａ，Ｃｉｂの一端に入力アナログ
信号Ｖｉｐ，Ｖｉｎが印加される一方、完全差動増幅器
２０５は負帰還となるように入出力間が短絡されて完全
差動増幅器２０５の入力端子が所定電圧にバイアスされ
る。

【００６８】次いで、比較時には、制御パルスφｉｎと
オートゼロパルスφａｚが“０”となると同時に、リフ
ァレンス選択スイッチ２０２の入力デジタル信号に応じ
たスイッチがオン状態になる。それにより、コンデンサ
Ｃｉａ，Ｃｉｂの一端に参照電圧が印加され、他端に入
力アナログ信号Ｖｉｐ，Ｖｉｎとの差電圧が発生され
る。そして、この差電圧に基づき完全差動増幅器２０５
が正負を判定し、この判定結果がラッチアンプ２０６に
より増幅され且つラッチされてエンコーダ１３に出力さ
れる。

【００６９】図８には、本発明を１０ビットのＡ／Ｄ変
換器に適用した実施例を、図９には、その動作を説明す
るタイムチャートを示す。

【００７０】図８のＡ／Ｄ変換器は、上述のＡ／Ｄ変換
器を７段のパイプラインステージにより、１０ビットの
Ａ／Ｄ変換を行うように構成したものである。初段ステ
ージは３ビットのサブＡＤＣ回路１００２とＤＡＣ減算
機能内蔵型のサンプルホールドアンプ１０１１から構成
される。２〜６段目のステージは１．５ビットのサブＡ
ＤＣ回路１００とＤＡＣ減算機能内蔵型サンプルホール
ドアンプ１０１１からそれぞれ構成される。また、最終
段ステージは特に制限されないが３ビットのサブＡＤＣ
回路１０６により構成している。

【００７１】図９に示すように、このようなＡ／Ｄ変換
器によれば、初段ステージにおいては、サブＡＤＣ回路
１００２は、参照電圧と入力アナログ信号との比較動作
と、デジタル信号の出力と、を変換クロックに同期させ
て交互に繰返す。同時に、ＤＡＣ減算機能内蔵型サンプ
ルホールドアンプ１０１１は、入力アナログ信号のサン
プル動作と、残差信号を求め２倍に増幅する動作とを、
変換クロックに同期させて交互に繰返す。

【００７２】２〜６段目のステージにおいては、サブＡ
ＤＣ回路１００は、前段から入力されるアナログ信号
（残差信号）と参照電圧との比較動作と、デジタル信号
の出力とを変換クロックに同期させて交互に繰返す。同
時に、ＤＡＣ減算機能内蔵型サンプルホールドアンプ１
０１１は、入力アナログ信号のサンプル動作と、残差信
号を求め２倍に増幅する動作とを、変換クロックに同期
させて交互に繰返す。

【００７３】７段目のステージのサブＡＤＣ回路１０６
は、前段から入力されるアナログ信号（残差信号）と参
照電圧との比較動作と、デジタル信号の出力とを変換ク
ロックに同期させて交互に繰返す。

【００７４】更に、各ステージは前段ステージに対して
変換クロックの位相を１８０°ずらして動作する。そし
て、このようなパイプライン動作により入力されるアナ
ログ信号を順次小ビットのデジタル信号に変換して、最
終的に１０ビットのデジタル信号を得ることが出来る。

【００７５】以上のように、この実施例のＡ／Ｄ変換器
によれば、初段ステージのサブＡ／Ｄ変換回路１００２
が、後段ステージの２倍の３ビットのＡ／Ｄ変換をする
ので、同一ビットのデジタル信号を少ないＡ／Ｄ変換ス
テージで得ることができるとともに、後続ステージの段
数が減るため、初段のサンプルホールド増幅回路１０３
の要求精度が緩和される。

【００７６】さらに、初段ステージのサブＡ／Ｄ変換回
路１００２が３ビットであるのに対して、初段ステージ
のサブＤ／Ａ変換回路１０１は１．５ビットで済むた
め、高い精度を得るためにキャパシタ乗算型のＤＡＣ回
路を用いても、３ビットで且つ差動のＤＡＣ回路ではコ
ンデンサが１６個以上必要なのに対して、コンデンサの
数を著しく低く抑えられる。また、個数が少なくて済む
分、コンデンサに要求される比精度も低くなる。従っ
て、３ビットのものと比較して個数が少なく容量も小さ
なコンデンサで高い精度のＤ／Ａ変換を行える。それゆ
え、精度を高くしても、コンデンサによるチップ占有面
積の増加やそれによる消費電力の増加を低く抑えること
が出来る。

【００７７】また、サブＤ／Ａ変換回路１０１を１．５
ビット用とすることで、サブＤ／Ａ変換回路１０１、減
算回路１０２、およびサンプルホールド増幅回路１０３
をスイッチドキャパシタ方式により一体的な構成とした
ので、高い精度のまま、回路規模を比較的小さく消費電
力を低く抑えることが出来る。

【００７８】図１０は、上記Ａ／Ｄ変換器をデジタルス
チルカメラに適用した一例を示すブロック構成図であ
る。

【００７９】この図において、５１０はＣＣＤ（Charge
Coupled Device）などの撮像素子、５２０は撮像素子
５１０からのアナログ信号をＡ／D変換するＡＤ変換用
ＬＳＩ、５３０はＡＤ変換用ＬＳＩ５２０から出力され
る画像データを受けてデータ処理を行なうＤＳＰ（ディ
ジタル・シグナル・プロセッサ）である。この実施例の
デジタルスチルカメラでは、ＤＳＰ５３０で画像処理さ
れた画像データは外部のＤＡ変換回路５６０へ出力され
てアナログ信号に変換され、これがフィルタ５７０を通
してディスプレイ５８０に供給されて表示されるように
構成されている。

【００８０】上記ＡＤ変換用ＬＳＩ５２０は、撮像素子
５１０から出力され入力端子ＩＮに入力されたアナログ
映像信号をサンプリングする相関二重サンプリング回路
（ＣＤＳ）５２１と、サンプリングされた信号を増幅す
る利得可変なプログラマブルゲインアンプ（ＰＧＡ）５
２２と、増幅されたアナログ信号をディジタル信号に変
換する上記実施例のＡＤ変換器（ＡＤＣ）５２３と、変
換されデジタル信号を出力端子ＯＵＴよりチップ外部へ
出力する出力バッファ５２５とから構成される。

【００８１】また、上記ＤＳＰ５３０は、ＡＤ変換用Ｌ
ＳＩ５２０から出力されデジタルデータに対して例えば
色補正や画像合成などの画像処理を行なう画像処理回路
５３２と、復号された画像データを圧縮して外部のメモ
リ５５０に格納したりメモリ５５０から読み出された画
像データを伸長したりする圧縮／伸長回路５３３などに
より構成されている。

【００８２】上記のようなＡＤ変換用ＬＳＩ５２０によ
れば、チップ面積や消費電力の増加を抑制しつつ高いビ
ット精度で且つ高速にアナログ信号をデジタル信号に変
換可能であり、電池で動作する携帯型のデジタルスチル
カメラに適用する場合に特に有用である。

【００８３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００８４】例えば、実施例では、初段に３ビットのサ
ブＡＤＣ回路を、２段目以降に１．５ビットのサブＡＤ
Ｃ回路を適用したが、初段を２ビットで２段目以降を１
ビットとしたり、初段を４ビットで２段目以降を２ビッ
トとすることも出来る。また、サブＤＡＣ回路と減算回
路とサンプルホールド増幅回路とをキャパシタのスイッ
チ制御により一体構成としたが、別構成としても良い。

【００８５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデジタ
ルスチルカメラのＡＤ変換用ＬＳＩについて説明したが
この発明はそれに限定されるものでなく、ＡＤ変換を連
続的に高速に行う集積回路に広く利用することができ
る。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８７】すなわち、本発明に従うと、初段ステージ
のＡ／Ｄ変換ビット数を（ｍ＋ｎ）ビットと後続ステー
ジより大きくできるので、その分、Ａ／Ｄ変換ステージ
の段数が減って、初段の増幅回路の要求精度を緩和する
ことが出来る。さらに、初段ステージのサブＤ／Ａ変換
回路はｍビットで済むため、チップ占有面積の増加やそ
れによる消費電力の増加を低く抑えることが出来るとい
う効果がある。

【００８８】また、サブＤ／Ａ変換回路、減算回路、お
よびサンプルホールド動作する増幅回路とをキャパシタ
を用いて一体的な構成とすることで、高い精度のまま、
回路規模を比較的小さく消費電力を低く抑えることが出
来るという効果がある。

【００８９】また、本発明に係る半導体集積回路によれ
ば、チップ面積や消費電力の増加を抑制しつつ高いビッ
ト精度で且つ高速にアナログ信号をデジタル信号に変換
可能であるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のＡ／Ｄ変換器を示す構成図で
ある。

【図２】図１のサブＤＡＣ回路、減算回路、およびサン
プルホールド増幅回路の一体的な構成例を説明するため
の図で、（ａ）はその回路構成図、（ｂ）はその動作を
示すタイムチャートである。

【図３】図２の回路の入出力特性を表したグラフ図であ
る。

【図４】初段のＡ／Ｄ変換ステージに設けられた３ｂｉ
ｔサブＡＤＣ回路の一例を示す回路構成図である。

【図５】２段目以降のＡ／Ｄ変換ステージに設けられた
１．５ｂｉｔサブＡＤＣ回路の一例を示す回路構成図で
ある。

【図６】実施例のサブＡＤＣ回路中に設けられた電圧比
較器を説明するための図で、（ａ）はその一例の回路構
成図、（ｂ）はその動作を示すタイムチャートである。

【図７】図６の電圧比較器とリファレンス発生回路の一
例とを示す回路構成図である。

【図８】本発明を適用して好適な１０ビットのＡ／Ｄ変
換器の実施例を示す構成図である。

【図９】図８のＡ／Ｄ変換器の動作を説明するタイムチ
ャートである。

【図１０】本発明に係るＡ／Ｄ変換器を適用したデジタ
ルスチルカメラの構成例を示すブロック図である。

【図１１】パイプライン方式のＡ／Ｄ変換器の第１従来
例を示す構成図である。

【図１２】パイプライン方式のＡ／Ｄ変換器の第２従来
例を示す構成図である。

【図１３】パイプライン方式のＡ／Ｄ変換器の第３従来
例を示す構成図である。

【図１４】本発明に係るＡ／Ｄ変換器と第３従来例との
構成を比較する図である。

【符号の説明】

１２電圧比較器１３エンコーダ１２ａ〜１２ｄ電圧比較器１００サブＡＤＣ回路１００ａリファレンス選択回路１０１サブＤＡＣ回路１０２減算回路１０３サンプルホールド増幅回路１０４２段目以降のＡ／Ｄ変換ステージ１０７エンコーダ＆デジタル補正回路１０８クロック生成回路１３０エンコーダ２０１ラダー抵抗２０２スイッチ群２０４完全差動アンプ５２０ＡＤ変換用ＬＳＩ１００２初段ステージのサブＡＤＣ回路１０１１ＤＡＣ減算機能内蔵型サンプルホールドアン
プ１０４２初段Ａ／Ｄ変換ステージ２０１１ラダー抵抗Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２ＤＡＣ減算機能内蔵
型サンプルホールドアンプのキャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者今泉栄亀東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者渕上伸隆東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者松浦達治東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5J022 AA15 AB07 BA01 BA06 BA07 CA10 CB02 CB06 CD03 CD08 CE01 CE02 CF02 CF07

Claims

【特許請求の範囲】

【請求項１】小ビットのＡ／Ｄ変換ステージを複数段
縦続接続してなり、変換前のアナログ信号を上記複数段
のＡ／Ｄ変換ステージに通すことで所定ビット数のディ
ジタル信号を得るパイプライン方式のＡ／Ｄ変換器にお
いて、２段目以降のＡ／Ｄ変換ステージは、前段ステージから
入力されるアナログ信号をｎビットのデジタル信号に変
換して後段ステージに出力するサブＡ／Ｄ変換回路と、
前段ステージから入力されるｎビットのデジタル信号を
アナログ信号に変換するサブＤ／Ａ変換回路と、上記前
段ステージから入力されるアナログ信号と上記サブＤ／
Ａ変換回路からのアナログ信号の差をとる減算回路と、
該減算回路の差信号を所定倍に増幅し且つ保持して後段
ステージに出力する増幅回路と、前段ステージから入力
されるデジタル信号に応じて上記サブＡ／Ｄ変換回路の
比較用の参照電圧を選択するリファレンス選択回路とを
有するとともに、上記サブＡ／Ｄ変換回路の出力を当該
ステージで得られたデジタル信号とするように構成さ
れ、初段のＡ／Ｄ変換ステージは、上記変換前のアナログ信
号を（ｍ＋ｎ）ビットのデジタル信号に変換するととも
に下位ｎビットのデジタル信号を後段ステージに出力す
るサブＡ／Ｄ変換回路と、該サブＡ／Ｄ変換回路で変換
された上位ｍビットのデジタル信号をアナログ信号に変
換するサブＤ／Ａ変換回路と、上記変換前のアナログ信
号と上記サブＤ／Ａ変換回路からのアナログ信号の差を
とる減算回路と、該減算回路の差信号を所定倍に増幅す
るとともに保持して後段ステージに出力する増幅回路と
を有するとともに、上記サブＡ／Ｄ変換回路の（ｍ＋
ｎ）ビットのデジタル信号を当該ステージで得られたデ
ジタル信号とするように構成されていることを特徴とす
るＡ／Ｄ変換器。
【請求項２】上記サブＤ／Ａ変換回路は、供給された
２個の基準電圧とこれら基準電圧の短絡電圧の中から入
力デジタル信号に対応した出力電圧を選択する１．５ビ
ット用のＤ／Ａ変換回路であり、上記サブＤ／Ａ変換回路、減算回路、および増幅回路
は、サンプル時に入力アナログ信号に比例した電荷をキ
ャパシタに蓄え、ホールド時に上記サブＤ／Ａ変換回路
の上記出力電圧に比例した電荷をキャパシタから引き抜
くとともに、このキャパシタにより生成された電圧をア
ンプにより出力保持するように構成されていることを特
徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】各Ａ／Ｄ変換ステージに入力されるアナ
ログ信号は完全差動信号であることを特徴とする請求項
１又は２に記載のＡ／Ｄ変換器。
【請求項４】上記初段のＡ／Ｄ変換ステージに設けら
れるサブＡ／Ｄ変換回路は、１対の基準電圧を抵抗分割
してなる複数の参照電圧と入力アナログ信号とをそれぞ
れ比較する８個の電圧比較回路を有する３ビットのＡ／
Ｄ変換回路であるとともに、上記抵抗分割の比が抵抗分割比＝３：２：１：１：２：１：１：２：３に構成されていることを特徴とする請求項１又は２に記
載のＡ／Ｄ変換器。
【請求項５】固体撮像素子から読み出したアナログの
撮像信号をデジタル信号に変換する回路として請求項１
〜４の何れかに記載のＡ／Ｄ変換器が設けられているこ
とを特徴とする半導体集積回路。