JP2005252940A - アナログデジタル変換器 - Google Patents

Abstract

【課題】サイクリック型の構成を含むＡＤ変換器を高速化する。
【解決手段】前段ステージにおいて、第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。後段ステージにおいて、第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット、冗長ビットを含めて３ビット分（Ｄ６〜Ｄ４）、上位から７，８ビット、冗長ビットを含めて３ビット分（Ｄ４〜Ｄ２）および上位から９，１０ビット、冗長ビットを含めて３ビット分（Ｄ２〜Ｄ０）を取り出す。このように、前段ステージの第１ＡＤ変換回路１２の変換ビット数より、サイクリック型の後段ステージの第２ＡＤ変換回路１７の変換ビット数のほうを少なく設定する。
【選択図】図１

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、サイクリック型のアナログデジタル変換部分を含むアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。
特開平４−２６２２９号公報

上記特許文献１の第１図において、前段ステージの並列型ＡＤ変換器ＡＤ１は、最上位４ビットを変換する。サイクリック型の後段ステージの並列型ＡＤ変換器ＡＤ２は、３回動作して、第２上位４ビット、第３上位４ビットおよび最下位４ビットを変換する。後段ステージにおける変換ビットには、冗長１ビットが含まれる。したがって、前段と後段とで１３ビットを変換する。

後段の並列型Ａ／Ｄ変換器ＡＤ２は冗長ビットを除いて３ビットの変換を行うため、後段ステージは、並列型Ａ／Ｄ変換器ＡＤ２への次の入力までに８（２の３乗）倍という高い増幅率で信号を増幅しなければならない。

しかしながら、増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在する。即ち、高い増幅率を得ようとすると増幅回路の動作周波数が低くなってしまい、高速動作が困難となる。したがって、増幅回路によりＡＤ変換器全体の高速化が阻害されていた。

本発明はこうした状況に鑑みなされたものであり、その目的は、ＡＤ変換器を高速化する点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、複数ステージの内に、自己のステージの出力が自己のステージの入力にフィードバックするステージを含み、複数ステージの内のあるステージにおける変換ビット数より、このステージより後段のフィードバックするステージにおける１回の変換ビット数を少なく設定した。

本態様によれば、あるステージにおける変換ビット数より、後段のステージにおける１回の変換ビット数を少なく設定することにより、全体の速度を制約しているフィードバックするステージで必要な増幅率を下げることができ、ＡＤ変換器全体を高速化することができる。また、当該ステージのＡＤ変換部分を構成している電圧比較素子の数を減らすことができ、当該電圧比較素子の負荷減少および回路面積の削減を実現することができる。なお、「フィードバックするステージにおける１回の変換ビット数」には、冗長１ビットが含まれる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、前段ステージは、自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、後段ステージは、前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする後段増幅回路を含む、フィードバックするステージであり、前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける１回の変換デジタル値のビット数を少なく設定した。

本態様によれば、前段ステージにおける変換ビット数より、後段ステージにおける１回の変換ビット数を少なく設定することにより、全体の速度を制約しているフィードバックするステージの後段増幅回路の増幅率を下げることができ、ＡＤ変換器全体を高速化することができる。また、当該ステージのＡＤ変換部分を構成している電圧比較素子の数を減らすことができ、当該電圧比較素子の負荷減少および回路面積の削減を実現することができる。なお、「フィードバックするステージにおける１回の変換デジタル値の変換ビット数」には、冗長１ビットが含まれる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、前段ステージは、自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、後段ステージは、前段ステージから入力されたアナログ信号を所定の増幅率で増幅する後段第１増幅回路と、後段第１増幅回路の出力アナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号を前記所定の増幅率と実質的に同一の増幅率で増幅した信号と、の差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第２後段増幅回路と、を含む、フィードバックするステージであり、前段ステージにおける変換デジタル値のビット数より、後段ステージにおける１回の変換デジタル値のビット数を少なく設定した。

本態様によれば、前段ステージにおける１回の変換ビット数より、後段ステージにおける１回の変換ビット数を少なく設定することにより、全体の速度を制約しているフィードバックするステージの後段増幅回路の増幅率を下げることができ、ＡＤ変換器全体を高速化することができる。また、当該ステージにおける増幅を、第１後段増幅回路および第２後段増幅回路により２ステップで行っていることから、１ステップの増幅率を下げることができる。よって、当該ステージ全体で１ステップ増幅の場合と比較し、当該ステージの構成素子にタイミングを与えるクロック信号を速めることができる。なお、「フィードバックするステージにおける１回の変換デジタル値の変換ビット数」には、冗長１ビットが含まれる。また、「所定の増幅率」には１倍も含む。

前段ステージが、後段ステージに出力すると共に自己のステージの入力にもフィードバックするステージである場合、前段ステージにおける最初の変換デジタル値のビット数より、後段のフィードバックするステージにおける１回の変換デジタル値のビット数を少なく設定してもよい。これによれば、前段もフィードバックするステージの場合にも、ＡＤ変換器全体を高速化するビット数の割り当てを行うことができる。

後段のフィードバックするステージにおける１回の変換ビット数を、冗長１ビットを除いて２ビットに設定してもよい。これによれば、後段のフィードバックするステージの回転数を変更することにより、６，８，１０，１２ビットといったように、全体のビット構成をフレキシブルに変更することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、サイクリック型の構成を含むＡＤ変換器の高速化することができる。

（第１実施形態）
第１実施形態は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。

図１は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を４倍に増幅する。第２ＡＤ変換回路１７は、２ビット変換のため、実質４（２の２乗）倍に増幅しなければならない。なお、第１減算回路１４および第２増幅回路１５は、一体型の第１減算増幅回路１６であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージから第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第２ＡＤ変換回路１７も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット、冗長ビットを含めて３ビット分（Ｄ６〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１９は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第２減算回路２０に出力する。第３増幅回路１９は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第２減算回路２０は、第３増幅回路１９の出力から、第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。

第４増幅回路２１は、第２減算回路２０の出力を４倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。なお、第２減算回路２０および第４増幅回路２１は、一体型の第２減算増幅回路２２を用いてもよい。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット、冗長ビットを含めて３ビット分（Ｄ４〜Ｄ２）および上位から９，１０ビット、冗長ビットを含めて３ビット分（Ｄ２〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

図２は、第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第２増幅回路１５、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路１９、第４増幅回路２１、第２ＡＤ変換回路１７および第２ＤＡ変換回路１８の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路１１は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路１５は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路１９および第２ＡＤ変換回路１７に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。また、第２増幅回路１５の代わりに第１減算増幅回路１６を用いた場合は、第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を減算増幅する。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。

第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。

第３増幅回路１９および第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路１９は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号をホールドし、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路１７が最下位ビットＤ２〜０を変換する期間は、ホールドしない。第４増幅回路２１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第４増幅回路２１の代わりに第２減算増幅回路２２を用いた場合は、第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を減算増幅する。第２ＡＤ変換回路１７がＤ２〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。

第２ＡＤ変換回路１７は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を含んで３ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路１８は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路１７の出力がＤ２〜Ｄ０のときは変換動作を行わない。

第１増幅回路１１、第２増幅回路１５、第３増幅回路１９、第４増幅回路２１、第１ＡＤ変換回路１２および第２ＡＤ変換回路１７のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路１７がＤ６〜Ｄ４およびＤ４〜Ｄ２を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

図３は、比較例におけるＡＤ変換器の構成を示す。このＡＤ変換器は、非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で３ビット（冗長を含め４ビット）ずつ変換し、後段が２周回することにより合計１０ビットを出力するＡＤ変換器の例である。このＡＤ変換器の構成は、第１実施形態におけるものと基本的に同様である。以下、相違点について説明する。

前段ステージについて、第２増幅回路１５の増幅率が４倍から８倍になっている。これは、第２ＡＤ変換回路１７の変換ビット数が冗長ビットを含んで４ビットになったため、実質８（２の３乗）倍に増幅しなければならないためである。後段ステージについて、第２ＡＤ変換回路１７は、冗長ビットを含んで４ビット変換する。即ち、第２ＡＤ変換回路１７は、上位から５〜７ビット、冗長ビットを含めて４ビット分（Ｄ６〜Ｄ３）および上位から８〜１０ビット、冗長ビットを含めて４ビット分（Ｄ３〜Ｄ０）を変換する。また、第４増幅回路２１の増幅率も４倍から８倍になっている。これも、第２ＡＤ変換回路１７の変換ビット数が冗長ビットを含んで４ビットになったためである。以上が相違点である。

これらの相違点により、第１実施形態におけるＡＤ変換器は、比較例におけるＡＤ変換器と比較し、サイクリック型の後段ステージの増幅率を８倍から４倍に半減することができる。また、同時に第２ＡＤ変換回路１７に入力されるアナログ信号の負荷となる電圧比較素子の数も半減することができる。したがって、２倍から４倍程度の増幅回路の高速動作が可能となる。

第１実施形態における後段ステージの回転数は、比較例の２回から３回になる。したがって、第１実施形態の１回転は、比較例の１回転の１．５倍の高速動作が要求される。しかしながら、これを加味しても、増幅回路の動作が２倍から４倍に高速化されており、２〜４／１．５＝１．３〜２．６と約２倍程度の高速動作が可能になる。また、比較的高い精度を必要とされる上位ビットの変換ビット数は、同一であるため、変換精度も維持される。

（第２実施形態）
第２実施形態も、第１実施形態と同様に非サイクリック型の前段で４ビットを変換し、サイクリック型の後段で２ビットずつ変換し、後段が３周回することにより合計１０ビットを出力するＡＤ変換器の例である。後段ステージが２ステップで増幅している点が第１実施形態と異なる。

図４は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路１３に出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第１減算回路１４に出力する。第１増幅回路１１は、アナログ信号を増幅せず、サンプルホールド回路として機能している。第１減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。第２増幅回路１５は、第１減算回路１４の出力を２倍に増幅する。

本実施形態は、第２ＡＤ変換回路１７の電圧比較素子に供給されるリファレンス電圧を、第１ＡＤ変換回路１２の電圧比較素子に供給されるリファレンス電圧の１／２に設定している。これにより、第１実施形態において第２増幅回路１５の増幅率が４倍必要だったところを２倍に下げることができる。

次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージから第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路１９および第２ＡＤ変換回路１７に入力される。第２ＡＤ変換回路１７は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット、冗長ビットを含めて３ビット分（Ｄ６〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路１８に出力する。第２ＤＡ変換回路１８は、第２ＡＤ変換回路１７により変換されたデジタル値をアナログ値に変換する。

第３増幅回路１９は、入力されたアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２減算回路２０は、第３増幅回路１９の出力から第２ＤＡ変換回路１８の出力を減算して、第４増幅回路２１に出力する。第２ＤＡ変換回路１８の出力は、実質２倍に増幅されている。

ここで、第２ＤＡ変換回路１８の出力を２倍に増幅する手法について簡単に説明する。第２ＡＤ変換回路１７および第２ＤＡ変換回路１８には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。第２ＡＤ変換回路１７は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式のＤＡ変換を行う場合において、第２ＤＡ変換回路１８は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、第２ＡＤ変換回路１７からの制御により選択的に供給することで、出力電圧を得ている。第２ＤＡ変換回路１８の基準電圧レンジも、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される。このとき、第２ＡＤ変換回路１７の基準電圧レンジと、第２ＤＡ変換回路１８の基準電圧レンジとの比を１：２に設定すればよい。例えば、第２ＡＤ変換回路１７のリファレンス電圧の入力をシングルで行い、第２ＤＡ変換回路１８の出力を差動で構成すれば、１：２に設定することができる。

第４増幅回路２１は、第２減算回路２０の出力を２倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路２１において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路１９および第２ＡＤ変換回路１７へフィードバックされる。以下、上記の処理が繰り返され、第２ＡＤ変換回路１７は、上位から７，８ビット、冗長ビットを含めて３ビット分（Ｄ４〜Ｄ２）および上位から９，１０ビット、冗長ビットを含めて３ビット分（Ｄ２〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

第２実施形態は、第３増幅回路１９で２倍、第４増幅回路２１で２倍というように、後段ステージで必要な４倍の増幅率を２ステップ増幅により得ている。これにより、第４増幅回路２１の増幅率が２倍になり、セトリングタイムが短縮する。したがって、図２において示した第２クロック信号ＣＬＫ２の半クロックを短縮することができ、第１実施形態よりＡＤ変換器全体を高速化することができる。なお、図２における第３増幅回路１９のＨｏｌｄは、ＡＭＰと読み替えるものとする。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１実施形態において、第１増幅回路１１はサンプルしたアナログ信号をホールドする回路と説明したが、所定の増幅率で増幅してもよい。そうすると、第２増幅回路１５の増幅率を下げることができる。例えば、第１増幅回路１１に２倍、第２増幅回路１５に２倍を設定することができる。これによれば、第２増幅回路１５のセトリングタイムを短縮し、高速化を図ることができる。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、２段のパイプライン型に限るものではなく、３段以上のパイプラインにも適用可能である。ただ、前段ステージの変換ビット数より、サイクリック型の後段ステージの冗長ビットを含む１回の変換ビット数が少ないものとする。また、前段ステージもサイクリック型の場合は、前段ステージの最初の変換ビット数より、後段ステージの１回の変換ビット数が少なければよい。

第１実施形態におけるＡＤ変換器の構成を示す図である。 第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。 比較例におけるＡＤ変換回路の構成を示す図である。 第２実施形態におけるＡＤ変換回路の構成を示す図である。

符号の説明

１１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ 第１減算回路、 １５ 第２増幅回路、 １６ 第１減算増幅回路、 １７ 第２ＡＤ変換回路、 １８ 第２ＤＡ変換回路、 １９ 第３増幅回路、 ２０ 第２減算回路、 ２１ 第４増幅回路、 ２２ 第２減算増幅回路、 ＳＷ１，ＳＷ２ スイッチ。

Claims (5)

1. 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
   前記複数ステージの内に、自己のステージの出力が自己のステージの入力にフィードバックするステージを含み、
   前記複数ステージの内のあるステージにおける変換ビット数より、前記あるステージより後段の前記フィードバックするステージにおける１回の変換ビット数を少なく設定したことを特徴とするアナログデジタル変換器。
2. 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
   前段ステージは、
   自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
   前記後段ステージは、
   前記前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする後段増幅回路を含む、後段のフィードバックするステージであり、
   前記前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける１回の変換デジタル値のビット数を少なく設定したことを特徴とするアナログデジタル変換器。
3. 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
   前段ステージは、
   自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
   前記後段ステージは、
   前記前段ステージから入力されたアナログ信号を所定の増幅率で増幅する後段第１増幅回路と、
   前記後段第１増幅回路の出力アナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号を前記所定の増幅率と実質的に同一の増幅率で増幅した信号と、の差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第２後段増幅回路と、を含む、後段のフィードバックするステージであり、
   前記前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける１回の変換デジタル値のビット数を少なく設定したことを特徴とするアナログデジタル変換器。
4. 前記前段ステージが、前記後段ステージに出力すると共に自己のステージの入力にもフィードバックするステージである場合、
   前記前段ステージにおける最初の変換デジタル値のビット数より、前記後段のフィードバックするステージにおける１回の変換デジタル値のビット数を少なく設定したことを特徴とする１から３のいずれかに記載のアナログデジタル変換器。
5. 前記後段のフィードバックするステージにおける１回の変換ビット数を、冗長１ビットを除いて２ビットに設定したことを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。

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