JP2005252940A - アナログデジタル変換器 - Google Patents
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Abstract
【解決手段】前段ステージにおいて、第1AD変換回路12は、入力されるアナログ信号をデジタル値に変換し、上位4ビット(D9〜D6)を取り出す。後段ステージにおいて、第2AD変換回路17は、入力されるアナログ信号をデジタル値に変換し、上位から5,6ビット、冗長ビットを含めて3ビット分(D6〜D4)、上位から7,8ビット、冗長ビットを含めて3ビット分(D4〜D2)および上位から9,10ビット、冗長ビットを含めて3ビット分(D2〜D0)を取り出す。このように、前段ステージの第1AD変換回路12の変換ビット数より、サイクリック型の後段ステージの第2AD変換回路17の変換ビット数のほうを少なく設定する。
【選択図】図1
Description
第1実施形態は、非サイクリック型の前段で4ビットを変換し、サイクリック型の後段で2ビットずつ変換し、後段が3周回することにより合計10ビットを出力するAD変換器の例である。
第2実施形態も、第1実施形態と同様に非サイクリック型の前段で4ビットを変換し、サイクリック型の後段で2ビットずつ変換し、後段が3周回することにより合計10ビットを出力するAD変換器の例である。後段ステージが2ステップで増幅している点が第1実施形態と異なる。
Claims (5)
- 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
前記複数ステージの内に、自己のステージの出力が自己のステージの入力にフィードバックするステージを含み、
前記複数ステージの内のあるステージにおける変換ビット数より、前記あるステージより後段の前記フィードバックするステージにおける1回の変換ビット数を少なく設定したことを特徴とするアナログデジタル変換器。 - 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
前段ステージは、
自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
前記後段ステージは、
前記前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする後段増幅回路を含む、後段のフィードバックするステージであり、
前記前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける1回の変換デジタル値のビット数を少なく設定したことを特徴とするアナログデジタル変換器。 - 入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
前段ステージは、
自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
前記後段ステージは、
前記前段ステージから入力されたアナログ信号を所定の増幅率で増幅する後段第1増幅回路と、
前記後段第1増幅回路の出力アナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号を前記所定の増幅率と実質的に同一の増幅率で増幅した信号と、の差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第2後段増幅回路と、を含む、後段のフィードバックするステージであり、
前記前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける1回の変換デジタル値のビット数を少なく設定したことを特徴とするアナログデジタル変換器。 - 前記前段ステージが、前記後段ステージに出力すると共に自己のステージの入力にもフィードバックするステージである場合、
前記前段ステージにおける最初の変換デジタル値のビット数より、前記後段のフィードバックするステージにおける1回の変換デジタル値のビット数を少なく設定したことを特徴とする1から3のいずれかに記載のアナログデジタル変換器。 - 前記後段のフィードバックするステージにおける1回の変換ビット数を、冗長1ビットを除いて2ビットに設定したことを特徴とする請求項1から4のいずれかに記載のアナログデジタル変換器。
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