JP4349930B2

JP4349930B2 - アナログデジタル変換器

Info

Publication number: JP4349930B2
Application number: JP2004043246A
Authority: JP
Inventors: 淳和田; 重人小林
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2009-10-21
Anticipated expiration: 2024-02-19
Also published as: JP2005236661A

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、サイクリック型の構成を含む複数ステージからなるパイプライン型のアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリック型のＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるＡＤ変換器が開示されている。
特開平４−２６２２９号公報（全文、第１図）

上述したサイクリック型のＡＤ変換部分は、ＡＤ変換回路、ＤＡ変換回路、減算回路、および増幅回路を共有するため、回路の小面積化に資する。しかしながら、共有化に伴い各回路に高速化が要求される。特に増幅回路にはＧＢ積（Gain Bandwidth product）の限界が存在し、高い増幅率と高速動作の両立は困難である。一方、個々の回路に高速動作を要求しない方法としては、従来型の複数ステージによるパイプライン型の構成があるが、回路面積を増大させる。即ち、従来の構成では、小型でかつ高速動作を両立させることが特に困難であった。特に高い増幅率を持つ増幅回路がその高速動作を阻害していた。

本発明はこうした状況に鑑みなされたものであり、その目的は、回路の小面積化とＡＤ変換器の高速化の要請を両立する点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、あるステージは、自己のステージの入力アナログ信号から、自己のステージの変換デジタル値をアナログ値に変換した信号の減算、または他のステージの入力アナログ信号から、他のステージの変換デジタル値をアナログ値に変換した信号の減算を選択的に行う共用減算回路と、共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、を有する。

本態様によれば、あるステージの減算回路および増幅回路を他のステージと共用することにより、回路の小面積化を図ることができる。また、自己のステージの信号と他のステージの信号とを所定のタイミングで交互に切り替えて、減算回路に入力することにより、変換速度を損なわずに回路の小面積化を実現している。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ＡＤ変換回路の出力をアナログ信号に変換する第１ＤＡ変換回路と、第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、第２ＡＤ変換回路の出力をアナログ信号に変換する第２ＤＡ変換回路と、第１ステージの入力アナログ信号から第１ＤＡ変換回路の出力信号の減算、または第２ステージの入力アナログ信号から第２ＤＡ変換回路の出力信号の減算を、選択的に行う共用減算回路と、共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、第１ステージの入力アナログ信号および第１ＤＡ変換回路の出力信号の共用減算回路への入力をオンオフする第１ステージ用スイッチと、第２ステージの入力アナログ信号および第２ＤＡ変換回路の出力信号の前記共用減算回路への入力をオンオフする第２ステージ用スイッチと、を有する。

本態様によれば、第１ステージと第２ステージとで減算回路および増幅回路を共用することにより、回路の小面積化を図ることができる。また、第１ステージ用スイッチおよび第２ステージ用スイッチを所定のタイミングで、交互に切り替えて、減算回路に信号を入力することにより、変換速度を損なわずに回路の小面積化を実現している。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、あるステージは、自己のステージの変換デジタル値、または他のステージの変換デジタル値を、選択的にアナログ信号に変換する共用ＤＡ変換回路と、自己のステージの入力アナログ信号から、該自己のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算、または他のステージの入力アナログ信号から、該他のステージの変換デジタル値を変換した共用ＤＡ変換回路の出力信号の減算を、選択的に行う共用減算回路と、共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、を有する。

本態様によれば、あるステージの減算回路、増幅回路およびＤＡ変換回路を他のステージと共用することにより、回路の小面積化を図ることができる。また、自己のステージの信号と他のステージの信号とを所定のタイミングで交互に切り替えて、ＤＡ変換回路および減算回路に入力することにより、変換速度を損なわずに回路の小面積化を実現している。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、第１ＡＤ変換回路の出力または第２ＡＤ変換回路の出力を、選択的にアナログ信号に変換する共用ＤＡ変換回路と、第１ステージの入力アナログ信号から第１ＡＤ変換回路の出力を変換した共用ＤＡ変換回路の出力信号の減算、または第２ステージの入力アナログ信号から第２ＡＤ変換回路の出力を変換した共用ＤＡ変換回路の出力信号の減算を、選択的に行う共用減算回路と、共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、第１ステージの入力アナログ信号の共用減算回路への入力、および前記第１ＡＤ変換回路の出力の共用ＤＡ変換回路への入力をオンオフする第１ステージ用スイッチと、第２ステージの入力アナログ信号の共用減算回路への入力、および第２ＡＤ変換回路の出力の共用ＤＡ変換回路への入力をオンオフする第２ステージ用スイッチと、を有する。

本態様によれば、第１ステージと第２ステージとでＤＡ変換回路、減算回路および増幅回路を共用することにより、回路の小面積化を図ることができる。また、第１ステージ用スイッチおよび第２ステージ用スイッチを所定のタイミングで、交互に切り替えて、ＤＡ変換回路および減算回路に信号を入力することにより、変換速度を損なわずに回路の小面積化を実現している。

共用減算回路および共用増幅回路は、一体型の減算増幅回路であってもよい。これによりさらなる回路の小面積化を図ることができる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、あるステージは、自己のステージの入力アナログ信号と、該自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号、または他のステージの入力アナログ信号と、該他のステージの変換デジタル値をアナログ値に変換した信号との差分信号を選択的に、所定の増幅率で増幅する共用増幅回路と、を有する。

本態様によれば、あるステージの増幅回路を他のステージと共用することにより、回路の小面積化を図ることができる。また、自己のステージの信号と他のステージの信号とを所定のタイミングで交互に切り替えて、増幅回路に入力することにより、変換速度を損なわずに回路の小面積化を実現している。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、第１ＡＤ変換回路の出力をアナログ信号に変換する第１ＤＡ変換回路と、第１ステージの入力アナログ信号から第１ＤＡ変換回路の出力信号を減算する第１減算回路と、第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、第２ＡＤ変換回路の出力をアナログ信号に変換する第２ＤＡ変換回路と、第２ステージの入力アナログ信号から第２ＤＡ変換回路の出力信号を減算する第２減算回路と、第１減算回路の出力信号または第２減算回路の出力信号を選択的に所定の増幅率で増幅する共用増幅回路と、第１減算回路の出力信号の共用増幅回路への入力をオンオフする第１ステージ用スイッチと、第２減算回路の出力信号の共用増幅回路への入力をオンオフする第２ステージ用スイッチと、を有する。

本態様によれば、第１ステージと第２ステージとで増幅回路を共用することにより、回路の小面積化を図ることができる。また、第１ステージ用スイッチおよび第２ステージ用スイッチを所定のタイミングで、交互に切り替えて、増幅回路に信号を入力することにより、変換速度を損なわずに回路の小面積化を実現している。

上述した態様に、共用増幅回路の増幅率を可変制御する増幅制御回路がさらに含まれるとよい。これによれば、共用増幅回路をあるステージで使用する場合の所望の増幅率と、他のステージで使用する場合の所望の増幅率とが異なる場合でも、増幅制御回路がその増幅率を可変することから、このような場合にも増幅回路を共有化することができ、回路の小面積化を図ることができる。

２以上のステージの内の任意のステージは、自己のステージの入力アナログ信号を所定の増幅率で増幅した信号と、該所定の増幅率と実質的に同一の増幅率で増幅された、自己のステージの変換デジタル値をアナログ値に変換した信号と、の減算を行うとよい。あるステージにおいて、ＡＤ変換している間に、自己のステージの入力信号を所定の増幅率で増幅するため、共用増幅回路の増幅率を小さくすることができ、ＡＤ変換器全体を高速化することができる。なお、「所定の増幅率」にはサンプルホールドを実現する１倍を含む。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、サイクリック型のＡＤ変換部分を含む複数ステージからなるパイプライン型のＡＤ変換器の小面積化と高速化の要請を両立することができる。

（第１実施形態）
図１は、第１実施形態におけるサイクリック型のＡＤ変換部分を含むパイプライン型のＡＤ変換器の構成を示す。本実施形態は、全体で１０ビット変換する例である。第１増幅回路１１、第１ＡＤ変換回路１２、第１ＤＡ変換回路１３、減算回路１４、および第２増幅回路１５は、第１ステージを構成している。第３増幅回路１７、第２ＡＤ変換回路１８、および第２ＤＡ変換回路は、第２ステージを構成している。第２ステージは、第１ステージの減算回路１４、および第２増幅回路１５を利用する。

初期段階においては、第１スイッチＳＷ１および第２スイッチＳＷ２がオン、第３スイッチＳＷ３および第４スイッチＳＷ４がオフの状態である。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されたアナログ信号を４ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位４ビット（Ｄ９〜Ｄ６）を出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力された４ビットのデジタル値をアナログ信号に変換する。当該アナログ信号を所定のタイミングで第２スイッチＳＷ２を介して減算回路１４に出力する。第１増幅回路１１は、入力されたアナログ信号Ｖｉｎをサンプリングして保持し、所定のタイミングで第１スイッチＳＷ１を介して減算回路１４に出力する。減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。これにより、上位４ビットの成分が取り除かれたアナログ信号が生成される。第２増幅回路１５は、減算回路１４の出力を２倍の増幅率で増幅する。増幅した出力を、第３増幅回路１７および第２ＡＤ変換回路１８へ出力する。減算回路１４および第２増幅回路１５の代わりに、それらの機能を一体化した減算増幅回路１６を用いてもよい。

この段階において、第１スイッチＳＷ１および第２スイッチＳＷ２がオフ、第３スイッチＳＷ３および第４スイッチＳＷ４がオンの状態に切り替わる。第２ＡＤ変換回路１８は、入力されたアナログ信号を２ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位から５〜６ビット（Ｄ５〜Ｄ４）を出力する。冗長ビットの１ビットを加えて３ビットずつ変換してもよい。

第１ＡＤ変換回路１２および第２ＡＤ変換回路１８内には複数の電圧比較素子が設けられている。各電圧比較素子には、その変換回路のＬＳＢ（Least Significant Bit）に相当する電圧（以下、ＬＳＢ電圧と呼ぶ）ＶＡ［Ｖ］毎のリファレンス電圧が供給されている。第２増幅回路１５が設置されていない場合、第２ＡＤ変換回路１８は、２ビット変換するので、第１ＡＤ変換回路１２の１／４（２の２乗）のＬＳＢ電圧が設定されている必要がある。本実施形態においては第２増幅回路１５が第１ＡＤ変換回路１２の出力を２倍に増幅して第２ＡＤ変換回路１８に出力するため、第２ＡＤ変換回路１８のＬＳＢ電圧は、第１ＡＤ変換回路１２の１／２に設定されている。

第２ＤＡ変換回路１９は、第２ＡＤ変換回路１８から出力された２ビットのデジタル値をアナログ信号に変換する。当該アナログ信号を第４スイッチＳＷ４を介して減算回路１４に出力する。第２ＤＡ変換回路１９の出力は、２倍に増幅されている。

ここで、第２ＤＡ変換回路１９の出力を２倍に増幅する手法について簡単に説明する。第２ＡＤ変換回路１８および第２ＤＡ変換回路１９には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。第２ＡＤ変換回路１８は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式のＤＡ変換を行う場合において、第２ＤＡ変換回路１９は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、第２ＡＤ変換回路１８からの制御により選択的に供給することで、出力電圧を得ている。第２ＤＡ変換回路１９の基準電圧レンジも、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される。このとき、第２ＡＤ変換回路１８の基準電圧レンジと、第２ＤＡ変換回路１９の基準電圧レンジとの比を１：２に設定すればよい。

第３増幅回路１７は、入力されたアナログ信号を２倍に増幅して、第３スイッチＳＷ３を介して減算回路１４に出力する。減算回路１４は、第３増幅回路１７の出力から、第２ＤＡ変換回路１９の出力を減算する。これにより、上位６ビットの成分が取り除かれたアナログ信号が生成される。第２増幅回路１５は、減算回路１４の出力を２倍の増幅率で増幅する。増幅した出力を、第３増幅回路１７および第２ＡＤ変換回路１８へ出力する。

第２ＡＤ変換回路１８は、入力されたアナログ信号を再び２ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位から７〜８ビット（Ｄ３〜Ｄ２）を出力する。第２ＡＤ変換回路１８は、２ビット変換するので、前回変換したときから入力アナログ信号が実質４（２の２乗）倍になっている必要がある。本実施形態においては、第３増幅回路１７および第２増幅回路１５でそれぞれ２倍増幅されることから、入力アナログ信号は、実質４倍になっている。以下、上位から７〜８ビット（Ｄ３〜Ｄ２）を変換する過程と同一の過程で、第２ＡＤ変換回路１８は、上位から９〜１０ビット（Ｄ１〜Ｄ０）を変換する。このように、第１ステージの第１ＡＤ変換回路１２は、比較的高い精度を要する１０ビットの上位１〜４ビットの値（Ｄ９〜Ｄ６）を変換し、第２ステージの第２ＡＤ変換回路１８は、サイクリックすることにより３回に分けて、１０ビット中の上位から５〜１０ビットの値（Ｄ５〜Ｄ０）を変換する。

図２は、第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第２増幅回路１５、第３増幅回路１７、第２ＡＤ変換回路１８および第２ＤＡ変換回路１９の動作を制御する。スイッチ信号ＣＬＫＳＷは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。スイッチ信号ＣＬＫＳＷの反転信号は、同期して動作する第３スイッチＳＷ３および第４スイッチＳＷ４のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、第２ステージによる変換処理速度も第１ステージによる変換処理速度の３倍である。しかしながら、より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する第１ステージほど高い精度が要求される。したがって、本実施形態の構成において、第１ステージほどには処理精度が要求されない第２ステージは、第１ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路１１は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルし、Ｈｉの期間ホールドする。第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。変換確定データの保持は、第１クロック信号ＣＬＫ１のＬｏ期間の前半一部の期間だけ、行ってもよい。

第１，２スイッチＳＷ１，２は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第３，４スイッチＳＷ３，４は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。第２増幅回路１５は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がＬｏのときに減算増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２増幅回路１５は第１ステージの構成要素であり、本来第１クロック信号ＣＬＫにより制御されるものであるが、本実施形態においては第２ステージの変換動作に利用されるため、第２クロック信号ＣＬＫ２により制御される。第３増幅回路１７は、第２クロック信号ＣＬＫ２がＨｉのときに第２増幅回路１５の出力を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路１８がＤ１〜Ｄ０を変換している期間は、増幅を行わない。第２ＡＤ変換回路１８は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をし、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路１９は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路１８が出力Ｄ１〜Ｄ０を変換した後は、変換動作を行わない。第１増幅回路１１、第２増幅回路１５、第３増幅回路１７、第１ＡＤ変換回路１２および第２ＡＤ変換回路１８のオートゼロ期間は、入力される信号をサンプル中の状態である。第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第２増幅回路１５は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力される信号をサンプルする。第３増幅回路１７および第２ＡＤ変換回路１８は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力される信号をサンプルする。第３増幅回路１７は、３回に１回、サンプルしない。

図のように、第２ＡＤ変換回路１８がＤ３〜Ｄ２およびＤ１〜Ｄ０を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

以上のように、本実施形態において、サイクリック型の第２ステージは、第１ステージの減算回路１４および第２増幅回路１５を利用してＡＤ変換処理を行うことにより、これらの要素を設ける必要がなくなり、回路の小面積化を実現することができる。減算回路１４および第２増幅回路１５を第１ステージと第２ステージとで共有せず、第２ステージにもこれらを設けた場合と比較して、変換速度は同じである。したがって、変換速度を変えずに回路の小面積化を実現することができる。

（第２実施形態）
図３は、第２実施形態におけるサイクリック型のＡＤ変換部分を含むパイプライン型のＡＤ変換器の構成を示す。本実施形態は、全体で１０ビット変換する例である。第１増幅回路１１、第１ＡＤ変換回路１２、第１ＤＡ変換回路１３、減算回路１４、および第２増幅回路１５は、第１ステージを構成している。第３増幅回路１７、第２ＡＤ変換回路１８、および第２ＤＡ変換回路は、第２ステージを構成している。第２ステージは、第１ステージの減算回路１４、および第２増幅回路１５を利用する。第２増幅回路１５の増幅率は可変し、第１ステージの変換処理の際は精度を考慮して２倍に設定している。第２ステージの変換処理の際は３ビット変換なので、合計の増幅率が８倍になるように４倍に設定している。

初期段階においては、第１スイッチＳＷ１および第２スイッチＳＷ２がオン、第３スイッチＳＷ３および第４スイッチＳＷ４がオフの状態である。第２増幅回路１５の増幅率は、２倍である。入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１ＡＤ変換回路１２は、入力されたアナログ信号を４ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位４ビット（Ｄ９〜Ｄ６）を出力する。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２から出力された４ビットのデジタル値をアナログ信号に変換する。当該アナログ信号を所定のタイミングで第２スイッチＳＷ２を介して減算回路１４に出力する。第１増幅回路１１は、入力されたアナログ信号Ｖｉｎを２倍に増幅して、所定のタイミングで第１スイッチＳＷ１を介して減算回路１４に出力する。減算回路１４は、第１増幅回路１１の出力から、第１ＤＡ変換回路１３の出力を減算する。これにより、上位４ビットの成分が取り除かれたアナログ信号が生成される。ここで、第１ＤＡ変換回路１３の出力は２倍になっている。第２増幅回路１５は、減算回路１４の出力を２倍の増幅率で増幅し、第３増幅回路１７および第２ＡＤ変換回路１８へ出力する。増幅制御回路２０は、第２増幅回路１５の増幅率を制御する。初期段階においては２倍に設定する。減算回路１４および第２増幅回路１５の代わりに、それらの機能を一体化した減算増幅回路１６を用いてもよい。

この段階において、第１スイッチＳＷ１および第２スイッチＳＷ２がオフ、第３スイッチＳＷ３および第４スイッチＳＷ４がオンの状態に切り替わる。増幅制御回路２０は、第２増幅回路１５の増幅率を４倍に変更する。第２ＡＤ変換回路１８は、入力されたアナログ信号を３ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位から５〜７ビット（Ｄ５〜Ｄ３）を出力する。冗長ビットの１ビットを加えて４ビットずつ変換してもよい。

第２ＡＤ変換回路１８は、３ビット変換するので、増幅されなければ、第１ＡＤ変換回路１２の１／８（２の３乗）のＬＳＢ電圧が設定されている必要がある。本実施形態においては第１増幅回路１１の２倍と第２増幅回路１５の２倍とで合計４倍に増幅されているため、第２ＡＤ変換回路１８のＬＳＢ電圧は、第１ＡＤ変換回路１２の１／２に設定されている。

第２ＤＡ変換回路１９は、第２ＡＤ変換回路１８から出力された３ビットのデジタル値をアナログ信号に変換する。当該アナログ信号を、第４スイッチＳＷ４を介して減算回路１４に出力する。第２ＤＡ変換回路１９の出力は、２倍に増幅されている。

第３増幅回路１７は、入力されたアナログ信号を２倍に増幅して、第３スイッチＳＷ３を介して減算回路１４に出力する。減算回路１４は、第３増幅回路１７の出力から、第２ＤＡ変換回路１９の出力を減算する。これにより、上位７ビットの成分が取り除かれたアナログ信号が生成される。第２増幅回路１５は、減算回路１４の出力を４倍の増幅率で増幅する。増幅した出力を、第３増幅回路１７および第２ＡＤ変換回路１８へ出力する。

第２ＡＤ変換回路１８は、入力されたアナログ信号を再び３ビットのデジタル値に変換して図示しないエンコーダに出力する。１０ビット中の上位から８〜１０ビット（Ｄ２〜Ｄ０）を出力する。第２ＡＤ変換回路１８は、３ビット変換するので、前回変換したときから入力アナログ信号が実質８（２の３乗）倍になっている必要がある。本実施形態においては、第３増幅回路１７で２倍、第２増幅回路１５で４倍に増幅されることから、入力アナログ信号は、実質８倍になっている。このように、第１ステージの第１ＡＤ変換回路１２は、比較的高い精度を要する１０ビットの上位１〜４ビットの値（Ｄ９〜Ｄ６）を変換し、第２ステージの第２ＡＤ変換回路１８は、サイクリックすることにより２回に分けて、１０ビット中の上位から５〜１０ビットの値（Ｄ５〜Ｄ０）を変換する。

図４は、増幅制御回路２０および第２増幅回路１５の詳細な構成を示す。第２増幅回路１５は、完全差動方式の増幅回路であり、入力も出力も２つの端子電圧の差として与えられる。主にオペアンプ１５１、第１容量１５２ａ，ｂおよび第２容量１５３ａ，ｂを含む。第１容量１５２ａ，ｂは、オペアンプ１５１の入力側に位置し、その容量値は固定である。第２容量１５３ａ，ｂは、オペアンプ１５１の入出力間に位置し、その容量値が可変である。その容量値が可変することにより、帰還定数が可変する。第２容量１５３ａ，ｂの容量値は、増幅制御回路２０が出力する増幅切替信号によって切り替えられる。第１容量１５２ａ，ｂの容量値をＣ１とし、第２容量１５３ａ，ｂの容量値をＣ２とすると、第２増幅回路１５の増幅率はＣ１／Ｃ２となる。本実施形態では、第２増幅回路１５の増幅率として２倍と４倍で切り替えるために、第２容量１５３ａ，ｂの容量値として２通りの値を設定できる構成とする。例えば、第２容量１５３ａ，ｂを、スイッチを介して並列接続した二つの同容量のコンデンサで構成するとよい。その場合、コンデンサの接続数をスイッチで切り替えるために、増幅切替信号がそのスイッチのオンオフを制御する。以上の説明では第２容量１５３ａ，ｂを可変にしたが、第１容量１５２ａ，ｂを可変にしてもよい。

図５は、第２実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路１１、第１ＡＤ変換回路１２および第１ＤＡ変換回路１３の動作を制御する。第２クロック信号ＣＬＫ２は、第２増幅回路１５、第３増幅回路１７、第２ＡＤ変換回路１８および第２ＤＡ変換回路１９の動作を制御する。スイッチ信号ＣＬＫＳＷは、同期して動作する第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。スイッチ信号ＣＬＫＳＷの反転信号は、同期して動作する第３スイッチＳＷ３および第４スイッチＳＷ４のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の２倍であるため、第２ステージによる変換処理速度も第１ステージによる変換処理速度の２倍である。しかしながら、より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する第１ステージほど高い精度が要求される。したがって、本実施形態の構成において、第１ステージほどには処理精度が要求されない第２ステージは、第１ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路１１は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルし、Ｈｉの期間、増幅する。第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。変換確定データの保持は、第１クロック信号ＣＬＫ１のＬｏ期間の前半一部の期間だけ、行ってもよい。

第１，２スイッチＳＷ１，２は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第３，４スイッチＳＷ３，４は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。第２増幅回路１５は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がＨｉのときに減算増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２増幅回路１５は第１ステージの構成要素であり、本来第１クロック信号ＣＬＫにより制御されるものであるが、本実施形態においては第２ステージの変換動作に利用されるため、第２クロック信号ＣＬＫ２により制御される。第２増幅回路１５の増幅率は、スイッチ信号ＣＬＫＳＷがＨｉのときに２倍になり、スイッチ信号ＣＬＫＳＷがＬｏのときに４倍になるように、増幅制御回路２０により制御される。第３増幅回路１７は、第２クロック信号ＣＬＫ２がＬｏのときに第２増幅回路１５の出力を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＡＤ変換回路１８がＤ２〜Ｄ０を変換している期間は、増幅を行わない。第２ＡＤ変換回路１８は、第２クロック信号ＣＬＫ２がＬｏのときに変換動作をし、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第２ＤＡ変換回路１９は、第２クロック信号ＣＬＫ２がＨｉのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＬｏのときは不定状態となる。第２ＡＤ変換回路１８が出力Ｄ２〜Ｄ０を変換した後は、変換動作を行わない。第１増幅回路１１、第２増幅回路１５、第３増幅回路１７、第１ＡＤ変換回路１２および第２ＡＤ変換回路１８のオートゼロ期間は、入力される信号をサンプル中の状態である。第１増幅回路１１および第１ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力される信号をサンプルする。第２増幅回路１５は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力される信号をサンプルする。第３増幅回路１７および第２ＡＤ変換回路１８は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力される信号をサンプルする。第３増幅回路１７は、１回おきにサンプルする。

図のように、第２ＡＤ変換回路１８がＤ２〜Ｄ０を変換処理する間、第１ＡＤ変換回路１２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

以上のように、本実施形態において、サイクリック型の第２ステージは、第１ステージの減算回路１４および第２増幅回路１５を利用してＡＤ変換処理を行うことにより、これらの要素を設ける必要がなくなり、回路の小面積化を実現することができる。また、第１ステージが第２増幅回路１５を利用する場合の増幅率と、第２ステージが第２増幅回路１５を利用する場合の増幅率とが異なる場合でも第２増幅回路を共用することができる。本実施形態においては、第１ステージが利用する場合の増幅率を小さくしたことにより、同一の増幅率の場合よりＡＤ変換器全体で高速化することができる。これは、第１増幅回路１１でも２倍に増幅していることにより、実現している。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

第１実施形態は、減算回路１４と第２増幅回路１５を共用する例を説明した。この点、第２増幅回路１５のみを共用する構成も可能である。図６は、このような第１変形例におけるＡＤ変換器の構成を示す。第３増幅回路１７の出力から第２ＤＡ変換回路１９の出力を減算する第２ステージ用の減算回路１４２を設ける。第１スイッチＳＷ１を第１ステージ用の減算回路１４と第２増幅回路１５との間に設け、第３スイッチＳＷ３を第２ステージ用の減算回路１４２と第２増幅回路１５との間に設ける。第２スイッチＳＷ２および第４スイッチＳＷ４は、必要ない。動作タイミングは、第１実施形態において説明したものと同様である。

また、第１ＤＡ変換回路１３および第２ＤＡ変換回路１９をさらに共有する構成も可能である。図７は、このような第２変形例におけるＡＤ変換器の構成を示す。図７において、第２ステージの第２ＤＡ変換回路１９は、除去されている。第２スイッチＳＷ２を第１ＡＤ変換回路１２と第１ＤＡ変換回路１３との間に設け、第４スイッチＳＷ４を第２ＡＤ変換回路１８と第１ＤＡ変換回路１３との間に設ける。図２および図５に示したタイムチャートの第１ＤＡ変換回路１３と第２ＤＡ変換回路１９は、一体化し、第２クロック信号ＣＬＫ２により制御される。これによれば、変換速度を保ちながら、さらなる回路面積の縮小を実現することができる。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、容量値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。

また、各実施形態に記載したＡＤ変換器の動作タイミングは、タイムチャートの例に限るものではなく、その各構成要素の動作が保証される限度において任意に設定してよい。

第１実施形態におけるサイクリック型のＡＤ変換部分を含むパイプライン型のＡＤ変換器の構成を示す図である。第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。第２実施形態におけるサイクリック型のＡＤ変換部分を含むパイプライン型のＡＤ変換器の構成を示す図である。増幅制御回路および第２増幅回路の詳細な構成を示す図である。第２実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。第１変形例におけるＡＤ変換器の構成を示す図である。第２変形例におけるＡＤ変換器の構成を示す図である。

符号の説明

１１第１増幅回路、１２第１ＡＤ変換回路、１３第１ＤＡ変換回路、１４減算回路、１５第２増幅回路、１６減算増幅回路、１７第３増幅回路、１８第２ＡＤ変換回路、１９第２ＤＡ変換回路、２０増幅制御回路、１４２第２ステージの減算回路、１５１オペアンプ１５２ａ，ｂ第１容量、１５３ａ，ｂ第２容量、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４スイッチ。

Claims

少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、
第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
前記第１ＡＤ変換回路の出力をアナログ信号に変換する第１ＤＡ変換回路と、
前記第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、
前記第２ＡＤ変換回路の出力をアナログ信号に変換する第２ＤＡ変換回路と、
前記第１ステージの入力アナログ信号から前記第１ＤＡ変換回路の出力信号の減算、または前記第２ステージの入力アナログ信号から前記第２ＤＡ変換回路の出力信号の減算を、選択的に行う共用減算回路と、
前記共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、
前記第１ステージの入力アナログ信号および前記第１ＤＡ変換回路の出力信号の前記共用減算回路への入力をオンオフする第１ステージ用スイッチと、
前記第２ステージの入力アナログ信号および前記第２ＤＡ変換回路の出力信号の前記共用減算回路への入力をオンオフする第２ステージ用スイッチと、
を有することを特徴とするアナログデジタル変換器。
少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、
第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
前記第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、
前記第１ＡＤ変換回路の出力または第２ＡＤ変換回路の出力を、選択的にアナログ信号に変換する共用ＤＡ変換回路と、
前記第１ステージの入力アナログ信号から前記第１ＡＤ変換回路の出力を変換した共用ＤＡ変換回路の出力信号の減算、または前記第２ステージの入力アナログ信号から前記第２ＡＤ変換回路の出力を変換した共用ＤＡ変換回路の出力信号の減算を、選択的に行う共用減算回路と、
前記共用減算回路の出力を所定の増幅率で増幅する共用増幅回路と、
前記第１ステージの入力アナログ信号の前記共用減算回路への入力、および前記第１ＡＤ変換回路の出力の前記共用ＤＡ変換回路への入力をオンオフする第１ステージ用スイッチと、
前記第２ステージの入力アナログ信号の前記共用減算回路への入力、および前記第２ＡＤ変換回路の出力の前記共用ＤＡ変換回路への入力をオンオフする第２ステージ用スイッチと、
を有することを特徴とするアナログデジタル変換器。
前記共用減算回路および前記第共用増幅回路は、
一体型の減算増幅回路であることを特徴とする請求項１または２に記載のアナログデジタル変換器。
少なくとも２ステージ以上のステージからなるアナログデジタル変換器であって、
第１ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第１ＡＤ変換回路と、
前記第１ＡＤ変換回路の出力をアナログ信号に変換する第１ＤＡ変換回路と、
前記第１ステージの入力アナログ信号から前記第１ＤＡ変換回路の出力信号を減算する第１減算回路と、
前記第１ステージより後段の第２ステージの入力アナログ信号を所定ビット数のデジタル値に変換する第２ＡＤ変換回路と、
前記第２ＡＤ変換回路の出力をアナログ信号に変換する第２ＤＡ変換回路と、
前記第２ステージの入力アナログ信号から前記第２ＤＡ変換回路の出力信号を減算する第２減算回路と、
前記第１減算回路の出力信号または第２減算回路の出力信号を選択的に所定の増幅率で増幅する共用増幅回路と、
前記第１減算回路の出力信号の前記共用増幅回路への入力をオンオフする第１ステージ用スイッチと、
前記第２減算回路の出力信号の前記共用増幅回路への入力をオンオフする第２ステージ用スイッチと、
を有することを特徴とするアナログデジタル変換器。
前記共用増幅回路の増幅率を可変制御する増幅制御回路、
をさらに有することを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
前記２以上のステージの内の任意のステージは、自己のステージの入力アナログ信号を所定の増幅率で増幅した信号と、該所定の増幅率と実質的に同一の増幅率で増幅された、前記自己のステージの変換デジタル値をアナログ値に変換した信号と、の減算を行うことを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。