JP4093976B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換器に関する。本発明は特に、パイプライン型およびサイクリック型のアナログデジタル変換器に関する。

近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるパイプライン型のＡＤ変換器が開示されている。
特開平４−２６２２９号公報

上記特許文献１の第１図に示されたＡＤ変換器の第１ステージには、並列型Ａ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１からなる系と並列にサンプルホールド回路Ｓ／Ｈ１が設けられている。この回路の入力アナログ信号は、このサンプルホールド回路Ｓ／Ｈ１で所定の期間保持される。

しかしながら、サンプルホールド回路の構成要素にオペアンプが含まれるため、低電圧時にはサンプルホールド回路の出力電圧範囲が狭まる。特に、回路構成上、精度的に最も重要視するべき第１ステージにおいて、低電圧時にサンプルホールド回路の出力電圧範囲が狭まることに起因する歪等の特性劣化が大きくなり、ＡＤ変換器全体の特性が悪化するという問題点がある。

本発明はこうした状況に鑑みなされたものであり、その目的は、アナログ信号を複数回に分けて、デジタル値に変換するＡＤ変換器において、低電圧時における特性を向上させる点にある。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、自己のステージの入力アナログ信号から、または自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、ＤＡ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、この基本ユニットを１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、本アナログデジタル変換器に含まれる１つ以上の増幅回路を１未満の増幅率に設定した。

本態様によれば、１未満の増幅率の増幅回路を設けたことにより、入力電圧範囲が拡大された増幅回路が含まれることになり、ＡＤ変換器全体の特性向上に資する。なお、「増幅回路」には、１倍の増幅率、即ちサンプルホールド回路を含む。

本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、自己のステージに入力されるアナログ信号を１未満の増幅率で増幅する増幅回路と、前記アナログ信号を並列に受けて、該アナログ信号の一部の成分を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、増幅回路の出力から、ＤＡ変換回路の出力を減算する減算回路と、を含むステージを有する。

本態様によれば、従来設けられていたサンプルホールド回路の代わりに、１未満の増幅率で増幅する増幅回路を設けたことにより、従来、低電圧時にサンプルホールド回路で発生していた特性劣化をなくし、ＡＤ変換器全体の特性を向上させることができる。当該増幅回路は、１未満の増幅率で増幅するため、入力電圧範囲を拡大することができる。

１未満の増幅率の増幅回路は、本アナログデジタル変換器の入力アナログ信号が最初に入力される増幅回路であるとよい。この増幅回路に入力される信号は、最も大きな信号であるため、そこで歪みが発生しやすい。そこで、当該増幅回路の増幅率を１未満にすることにより、特性が向上する。

上述した態様のアナログデジタル変換器は、自己のステージの出力アナログ信号が、自己のステージの入力にフィードバックするステージを含むとよい。これによれば、フィードバックするステージを含むＡＤ変換器の特性が向上する。

ＤＡ変換回路は、対応する増幅回路の増幅率と実質的に同一の増幅率で増幅してアナログ信号に変換するとよい。これによれば、上記増幅回路の増幅に対応して、ＡＤ変換回路の出力をＤＡ変換回路で増幅することができる。また、ＤＡ変換回路は、容量アレイ式であり、実現する増幅率に応じて容量の数を調整するとよい。容量の数を増やして１倍未満の増幅を実現すると、ＡＤ変換回路とＤＡ変換回路とに供給される基準電圧のレベルを変えずに、その増幅を行うことができる。よって、基準電圧のレベルが安定し、精度が高い増幅を実現することができる。

本発明のさらに別の態様も、アナログデジタル変換器である。このアナログデジタル変換器は、上述した態様に、自己のステージに入力されるアナログ信号を受ける増幅回路の増幅率および該ステージのＤＡ変換回路の増幅率を制御する増幅率制御回路、をさらに有し、増幅回路とＤＡ変換回路との差分信号が所定の増幅率で増幅されて、増幅回路およびＡＤ変換回路にフィードバックされると、増幅率制御回路は、増幅回路の増幅率およびＤＡ変換回路の増幅率を１以上にする。増幅回路にフィードバックしてくる信号は、差分信号であるため前回入力された信号より小さな信号となる。したがって、増幅回路で歪みが発生する可能性は低くなる。このように、増幅回路への最初に入力される信号は１未満の増幅率で増幅し、２回目以降に入力される信号は、１以上の増幅率で増幅することにより、ＡＤ変換器全体の特性向上と高速化の要求を両立することができる。

本発明のさらに別の態様も、アナログデジタル変換器である。このアナログデジタル変換器は、上述した態様に、自己のステージに入力されるアナログ信号を受ける増幅回路に入力されるアナログ信号のレベルを判定する信号レベル判定回路と、信号レベル判定回路の判定の結果、前記アナログ信号が所定のしきい値以内のとき、増幅回路と当該ステージのＤＡ変換回路の増幅率を１以上にする増幅率制御回路と、をさらに有する。これによれば、増幅回路で歪みが発生するレベルの信号の場合は、１未満の増幅率で増幅し、歪みが発生しないレベルの信号の場合は、１以上の増幅率で増幅することにより、アナログデジタル変換器全体の特性向上と高速化の要求を両立することができる。なお、「所定のしきい値」は、増幅回路の出力電圧範囲を基に決定される。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、アナログ信号を複数回に分けて、デジタル値に変換するＡＤ変換器において、低電圧時における特性を向上させる。

（第１実施形態）
本実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２〜４ステージのＡＤ変換回路で２ビットずつを変換する４ステージからなるパイプライン型のＡＤ変換器の例である。

図１は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１増幅回路１１および第１ＡＤ変換回路１２に入力される。第１増幅回路１１は、入力アナログ信号Ｖｉｎをサンプルし、０．８倍に増幅して第１減算回路１４に出力する。第１ＡＤ変換回路１２は、入力アナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１増幅回路１１と第１ＡＤ変換回路１２とは、同じタイミングで入力アナログ信号Ｖｉｎをサンプルする。第１ＤＡ変換回路１３は、第１ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。第１減算回路１４は、第１増幅回路１１の出力アナログ信号から、第１ＤＡ変換回路１３の出力アナログ信号を減算する。ここで、第１ＤＡ変換回路１３の出力アナログ信号は、０．８倍に増幅されている。この詳細な構成については、後述する。第２増幅回路１５は、第１減算回路１４の出力アナログ信号を２．５倍に増幅する。なお、第１減算回路１４および第２増幅回路１５の代わりに、一体型の第１減算増幅回路１６を用いてもよい。それによれば、回路面積を縮小することができる。

第２増幅回路１５の出力アナログ信号は、第３増幅回路１７および第２ＡＤ変換回路１８に入力される。第３増幅回路１７は、入力されるアナログ信号を２倍に増幅して、第２減算回路２０に出力する。第２ＡＤ変換回路１８は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出す。

第２ステージの変換ビット数は２ビットであるため、本来、第１ステージの出力が実質４（２の２乗）倍に増幅されていなければならない。第１ステージにおいては第１増幅回路１１の０．８倍、第２増幅回路１５の２．５倍により、合計２倍に増幅している。それに加えて、第２ＡＤ変換回路１８内の後述する電圧比較素子のリファレンス電圧を、第１ＡＤ変換回路１２の１／２に設定すれば、上記実質４倍を実現することができる。

第２ＤＡ変換回路１９は、第２ＡＤ変換回路１８により変換されたデジタル値をアナログ値に変換する。第２減算回路２０は、第３増幅回路１７の出力アナログ信号から第２ＤＡ変換回路１９の出力アナログ信号を減算する。ここで、第２ＤＡ変換回路１９の出力アナログ信号は、２倍に増幅されている。第４増幅回路２１は、第２減算回路２０の出力アナログ信号を２倍に増幅する。なお、第２減算回路２０および第４増幅回路２１の代わりに、一体型の第２減算増幅回路２２を用いてもよい。

第４増幅回路２１の出力アナログ信号は、第５増幅回路２３および第３ＡＤ変換回路２４に入力される。第５増幅回路２３は、入力されるアナログ信号を２倍に増幅して、第３減算回路２６に出力する。第３ＡＤ変換回路２４は、入力されるアナログ信号をデジタル値に変換し、上位から７，８ビット（Ｄ３〜Ｄ２）を取り出す。

第３ＤＡ変換回路２５は、第３ＡＤ変換回路２４により変換されたデジタル値をアナログ値に変換する。第３減算回路２６は、第５増幅回路２３の出力アナログ信号から第３ＤＡ変換回路２５の出力アナログ信号を減算する。ここで、第３ＤＡ変換回路２５の出力アナログ信号は、２倍に増幅されている。第６増幅回路２７は、第３減算回路２６の出力アナログ信号を２倍に増幅する。なお、第３減算回路２６および第６増幅回路２７の代わりに、一体型の第３減算増幅回路２８を用いてもよい。

第６増幅回路２７の出力アナログ信号は、第４ＡＤ変換回路２９に入力される。第４ＡＤ変換回路２９は、入力されるアナログ信号をデジタル値に変換し、上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このように、４つのステージで１０ビットのデジタル値を得ている。なお、第１ＡＤ変換回路１２内の後述する電圧比較素子のリファレンス電圧を、第２ＡＤ変換回路１８の２．５倍に設定すれば、第２増幅回路１５の増幅率を２倍に設定することができる。

図２は、オペアンプを用いた増幅回路の出力電圧範囲が十分でない場合の入力電圧に対する出力電圧の特性を示す図である。図２に示すように、オペアンプには出力電圧範囲があり、この出力電圧範囲が十分に確保されない場合、入力電圧に対する出力電圧の線形特性が確保できない領域が存在する。即ち、出力電圧の高い領域と低い領域は、歪んでしまう。これに対し、出力電圧の中央の領域は、歪まない。

図１に示したＡＤ変換器において、最も大きな信号が入力される増幅回路は、入力アナログ信号Ｖｉｎが入力される第１増幅回路１１である。その他の増幅回路１５，１７，２１，２３，２７は、１回以上の減算を行った後の信号が入力されるため、第１増幅回路１１より小さな信号が入力される。したがって、電源電圧の低電圧化による出力電圧範囲の狭小化の影響を最も受ける増幅回路は、第１増幅回路１１である。また、ＡＤ変換器において、最も精度が要求される増幅回路も、第１増幅回路１１である。そこで、第１増幅回路１１の出力アナログ信号に歪みが発生しないように、第１増幅回路１１の増幅率を１倍未満に設定する。

次に、第１ＡＤ変換回路１２の出力を第１ＤＡ変換回路１３で実質０．８倍にする手法について説明する。図３は、第１ＤＡ変換回路１３、第１減算回路１４、および第２増幅回路１５の具体的な回路構成を示す図である。前提として、第１ＤＡ変換回路１３の前段の第１ＡＤ変換回路１２は、全並列比較、即ちフラッシュ方式である。フラッシュ方式のＡＤ変換回路は、変換ビット数が４ビットの場合、１６個の電圧比較素子が必要である。

第１ＤＡ変換回路１３は、差動構成の容量アレイ式である。第１ＤＡ変換回路１３は、プラス側に１０個のコンデンサＣ０ａ〜Ｃ９ａ、およびマイナス側に１０個のコンデンサＣ０ｂ〜Ｃ９ｂを備える。これらのコンデンサＣ０ａ，ｂ〜Ｃ９ａ，ｂは、すべて同じ容量値ｃを有する。また、プラス側に、１０個のＶｉｎ用スイッチＳＷ０Ｖａ〜ＳＷ９Ｖａ、９個のＶＲＴ用スイッチＳＷ１Ｔａ〜ＳＷ９Ｔａ、および９個のＶＲＢ用スイッチＳＷ０Ｂａ〜ＳＷ８Ｂａを備える。プラス側の８個のコンデンサＣ１ａ〜Ｃ８ａには、上記３種類のスイッチが接続され、入力アナログ信号Ｖｉｎ（＋）、高電位側基準電圧ＶＲＴ、および低電位側基準電圧ＶＲＢが選択的に入力される。それ以外の１個のコンデンサＣ０ａには、Ｖｉｎ用スイッチＳＷ０Ｖａと、ＶＲＢ用スイッチＳＷ０Ｂａのみが接続され、入力アナログ信号Ｖｉｎ（＋）と低電位側基準電圧ＶＲＢとが選択的に入力される。それ以外のもう１個のコンデンサＣ９ａには、Ｖｉｎ用スイッチＳＷ０Ｖａと、ＶＲＴ用スイッチＳＷ９Ｔａのみが接続され、入力アナログ信号Ｖｉｎ（＋）と高電位側基準電圧ＶＲＴとが選択的に入力される。プラス側の１０個のコンデンサＣ０ａ〜Ｃ９ａの出力は、第２増幅回路１５の非反転出力端子に入力される。マイナス側も同様の構成であり、１０個のコンデンサＣ０ｂ〜Ｃ９ｂの出力は、第２増幅回路１５の反転出力端子に入力される。

図示しない第１ＡＤ変換回路１２の８個の電圧比較素子は、等間隔に設定されたリファレンス電位と、入力アナログ信号Ｖｉｎとを比較し、それぞれＨｉ／Ｌｏレベルの信号を出力する。この出力をバイナリコードに変換したデータが変換デジタル値になる。それと共に、当該出力は、８組のペアとっているプラス側のＶＲＴ用スイッチＳＷ１Ｔａ〜ＳＷ８ＴａおよびＶＲＢ用スイッチＳＷ１Ｂａ〜ＳＷ８Ｂａのオンオフ制御を行う。同様にマイナス側の８組のオンオフ制御も行う。具体的には、一番の下位の電圧比較素子の出力がＨｉレベルのとき、それに対応するプラス側のＶＲＴ用スイッチＳＷ１Ｔａがオン、ＶＲＢ用スイッチＳＷ１Ｂａがオフし、それに対応するマイナス側のＶＲＴ用スイッチＳＷ１Ｔｂがオフ、ＶＲＢ用スイッチＳＷ１Ｂｂがオンする。他の電圧比較素子の出力に対しても、対応するスイッチが同様にオンオフする。

次に、動作について説明する。本来は、プラス側およびマイナス側のすべてのＶｉｎ用スイッチＳＷ１Ｖａ〜ＳＷ８Ｖａが先にオンし、入力アナログ信号Ｖｉｎが各コンデンサＣ０〜Ｃ９に充電される。その後、ＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷ８ＴおよびＶＲＢ用スイッチＳＷ１Ｂ〜ＳＷ８Ｂが、各コンデンサＣ０〜Ｃ９ごとに選択的にオンオフして、第１ＡＤ変換回路１２の変換デジタル値が、各コンデンサＣ１〜Ｃ８に充電される。これにより、第１減算回路１４の機能を実現する。

以下、説明を簡略化するために、第１ＡＤ変換回路１２の出力を０．８倍にする部分の動作のみを説明する。まず、プラス側およびマイナス側のそれぞれ１０個のコンデンサＣ０〜Ｃ９の電荷が０であると仮定する。次に、上記８個の電圧比較素子のＨｉ／Ｌｏレベルの信号の組み合わせにより、これらのコンデンサＣ０〜Ｃ９へ入力される高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの組み合わせが決まる。

図４は、第１ＤＡ変換回路１３の容量アレイに入力される高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの組み合わせを示す図である。図４の左側半分は、８個の電圧比較素子に対して、プラス側およびマイナス側に８個のコンデンサＣ１〜Ｃ８を設けた場合の例であり、第１ＡＤ変換回路１２の出力を増幅しない一般的な例である。右半分は、図３の構成であり、８個の電圧比較素子に対して、プラス側およびマイナス側に１０個のコンデンサＣ０〜Ｃ９を設けた場合の例であり、第１ＡＤ変換回路１２の出力を０．８倍に増幅する例である。８個の電圧比較素子の出力の組み合わせは、左側半分に示すように、Ａ〜Ｉまで９通り考えられる。即ち、プラス側８：０、マイナス側０：８の組み合わせから、プラス側０：８、マイナス側８：０の組み合わせまでとなる。これに対して、図３の構成は、プラス側およびマイナス側双方に常時、高電位側基準電圧ＶＲＴが入力されるコンデンサＣ９と、常時、低電位側基準電圧ＶＲＢが入力されるコンデンサＣ０を設けている。これにより、８個の電圧比較素子の出力の組み合わせに対して、プラス側９：１、マイナス側１：９の組み合わせから、プラス側１：９、マイナス側９：１の組み合わせまでとなる。

左側半分に示した通常の１．０倍モードの場合、プラス側に８個のコンデンサＣ１ａ〜Ｃ８ａが設けられるため、それらコンデンサＣ１ａ〜Ｃ８ａに蓄えられる電荷Ｑ１は、下記式（Ａ１）となる。また、同様にマイナス側の８個のコンデンサＣ１ｂ〜Ｃ８ｂに蓄えられる電荷Ｑ２は、下記式（Ａ２）となる。
Ｑ１＝ｎ｛ＶＲＴ−ＶＤＡ（＋）｝ｃ＋（８−ｎ）｛ＶＲＢ−ＶＤＡ（＋）｝ｃ…（Ａ１）
Ｑ２＝（８−ｎ）｛ＶＲＴ−ＶＤＡ（−）｝ｃ＋ｎ｛ＶＲＢ−ＶＤＡ（−）｝ｃ…（Ａ２）
ｎはＶＲＴの数、（８−ｎ）はＶＲＢの数。

初期条件の電荷が０であることを前提としているので、電荷保存則によりアナログ信号ＶＤＡ（＋）は、下記式（Ａ３）となる。同様に、アナログ信号ＶＤＡ（−）は、下記式（Ａ４）となる。
ＶＤＡ（＋）＝ＶＲＢ＋ｎ（ＶＲＴ−ＶＲＢ）／８…（Ａ３）
ＶＤＡ（−）＝ＶＲＴ＋ｎ（ＶＲＴ−ＶＲＢ）／８…（Ａ４）

したがって、アナログ信号ＶＤＡは、下記式（Ａ５）となる。
ＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｎ（ＶＲＴ−ＶＲＢ）／８…（Ａ５）

これに対し、右半分に示した０．８倍モードの場合、プラス側に１０個のコンデンサＣ０ａ〜Ｃ９ａが設けられるため、それらコンデンサＣ０ａ〜Ｃ９ａに蓄えられる電荷Ｑ３は、下記式（Ａ６）となる。また、同様にマイナス側の１０個のコンデンサＣ０ｂ〜Ｃ９ｂに蓄えられる電荷Ｑ４は、下記式（Ａ７）となる。
Ｑ３＝（ｎ＋１）｛ＶＲＴ−ＶＤＡ（＋）｝ｃ＋（１０−ｎ）｛ＶＲＢ−ＶＤＡ（＋）｝ｃ…（Ａ６）
Ｑ４＝（１０−ｎ）｛ＶＲＴ−ＶＤＡ（−）｝ｃ＋（ｎ＋１）｛ＶＲＢ−ＶＤＡ（−）｝ｃ…（Ａ７）
（ｎ＋１）はＶＲＴの数、（１０−ｎ）はＶＲＢの数。

１．０倍の場合と同様の展開により、アナログ信号ＶＤＡは、下記式（Ａ８）となる。
ＶＤＡ＝ＶＲＢ−ＶＲＴ＋２（ｎ＋１）｛ＶＲＴ−ＶＲＢ｝／１０…（Ａ８）

上記式（Ａ５）と式（Ａ８）との間には、以下の関係が成り立つ。
［ＶＲＢ−ＶＲＴ＋２ｎ（ＶＲＴ−ＶＲＢ）／８］＊０．８＝ＶＲＢ−ＶＲＴ＋２（ｎ＋１）｛ＶＲＴ−ＶＲＢ｝／１０

このように、通常の１．０倍モードの回路構成に、＋側およびマイナス側双方に２つのコンデンサＣ０，Ｃ９を設け、一方に低電位側基準電圧ＶＲＢを入力し、他方に高電位側基準電圧ＶＲＴを入力することにより、第１ＡＤ変換回路１２の出力を０．８に増幅することができる。

なお、付け足すコンデンサの数や容量値は、これに限るものではなく、それらの値を操作することにより、種々の増幅率を実現することができる。その場合、プラス側とマイナス側に入力される電圧の合計値が同じになればよい。また、８個の電圧比較素子に限らず、他の個数の電圧比較素子に対しても適用可能である。即ち、４ビット型以外のＡＤ変換回路の出力にも適用可能である。

次に、第１ＡＤ変換回路１２の出力を第１ＤＡ変換回路１３で実質０．８倍にする他の手法について説明する。図５は、第１ＡＤ変換回路１２、第１ＤＡ変換回路１３、第１減算回路１４、および第２増幅回路１５の他の具体的な回路構成を示す図である。第１ＡＤ変換回路１２は、全並列比較、即ちフラッシュ方式である。フラッシュ方式のＡＤ変換回路は、変換ビット数が４ビットの場合、１６個の電圧比較素子が必要であるが、以下便宜上８個の例で説明する。第１ＡＤ変換回路１２は、８個の抵抗Ｒ１〜８、および８個の電圧比較素子ＣＭＰ１〜８を備える。電圧比較素子ＣＭＰ１〜８の出力は、第１ＤＡ変換回路１３および図示しないエンコーダに入力される。

抵抗Ｒ１〜８は、高電位側基準電圧ＶＲＴと、低電位側基準電圧ＶＲＢとの間に直列に接続されている。抵抗Ｒ１〜８は、同じ抵抗値を有し、等間隔のリファレンス電位を生成する。それらのリファレンス電位は、電圧比較素子ＣＭＰ１〜８の反転入力端子に入力される。電圧比較素子ＣＭＰ１〜８の非反転入力端子には、アナログ信号Ｖｉｎが入力される。電圧比較素子ＣＭＰ１〜８は、アナログ信号Ｖｉｎが上記リファレンス電位よりも高い場合にはＨｉレベルとなり、低い場合にはＬｏレベルとなる。

第１ＤＡ変換回路１３は、シングル構成の容量アレイ式である。第１ＤＡ変換回路１３は、アレイ状に接続された８個のＶｉｎ用スイッチＳＷ１Ｖ〜ＳＷ８Ｖ、８個のＶＲＴ用スイッチＳＷ１Ｔ〜ＳＷ８Ｔ、８個のＶＲＢ用スイッチＳＷ１Ｂ〜ＳＷ８Ｂ、および８個のコンデンサＣ１〜Ｃ８を備える。また、第１ＤＡ変換回路１３には、高電位側基準電圧ＶＲＴが抵抗Ｒ９により降圧されて供給される。第１ＤＡ変換回路１３の動作は、図３および図４による説明の１．０倍モードの動作と同様である。

第１ＤＡ変換回路１３に供給される基準電圧レンジ｛ＶＲＴ−（抵抗Ｒ９による電圧降下分）−ＶＲＢ｝は、第１ＡＤ変換回路１２に供給される基準電圧レンジ（ＶＲＴ−ＶＲＢ）の０．８倍に設定される。第１ＤＡ変換回路１３に供給される高電位側基準電圧ＶＲＴを降圧する抵抗Ｒ９の抵抗値は、上述の関係が満たされる値に設定される。また、この抵抗値を操作することにより、０．８以外の増幅率も実現することができる。なお、第１ＤＡ変換回路１３を差動構成にした場合、抵抗Ｒ９を接続しない状態で、第１ＤＡ変換回路１３に供給される基準電圧レンジは、第１ＡＤ変換回路１２に供給される基準電圧レンジの２倍となる。その場合、それを前提に抵抗Ｒ９の抵抗値を設定する。

（第２実施形態）
本実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２ステージのサイクリック型のＡＤ変換回路で３ビットずつ２回に分けて変換することにより合計１０ビットを出力するＡＤ変換器の例である。

図６は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路３１および第１ＡＤ変換回路３２に入力される。第１ＡＤ変換回路３２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路３２は、入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路３３に出力する。第１ＤＡ変換回路３３は、第１ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。第１増幅回路１１は、入力されたアナログ信号をサンプルし、０．８倍に増幅して第１減算回路３４に出力する。第１減算回路３４は、第１増幅回路３１の出力から、第１ＤＡ変換回路３３の出力を減算する。ここで、第１ＤＡ変換回路３３の出力は、０．８倍に増幅されている。第１ＡＤ変換回路３２および第１ＤＡ変換回路３３の系で、０．８倍に増幅する手法は、第１実施形態で説明した。第２増幅回路３５は、第１減算回路３４の出力を２．５倍に増幅する。なお、第１減算回路３４および第２増幅回路３５は、一体型の第１減算増幅回路３６であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージについて説明する。第１スイッチＳＷ３１および第２スイッチＳＷ３２は、交互にオンオフするスイッチである。第１スイッチＳＷ３１がオン、第２スイッチＳＷ３２がオフの状態において、前段ステージから第１スイッチＳＷ３１を介して入力されるアナログ信号は、第３増幅回路３７および第２ＡＤ変換回路３８に入力される。第２ＡＤ変換回路３８も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。第２ＡＤ変換回路３８は、入力されるアナログ信号をデジタル値に変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路３９に出力する。

第２ステージの変換ビット数は２ビットであるため、本来、第１ステージの出力が実質４（２の２乗）倍に増幅されていなければならない。第１ステージにおいては第１増幅回路３１の０．８倍、第２増幅回路３５の２．５倍により、合計２倍に増幅している。それに加えて、第２ＡＤ変換回路３８内の上述した電圧比較素子のリファレンス電圧を、第１ＡＤ変換回路３２の１／２に設定すれば、上記実質４倍を実現することができる。

第２ＤＡ変換回路３９は、第２ＡＤ変換回路３８により変換されたデジタル値をアナログ値に変換する。第３増幅回路３７は、入力されたアナログ信号をサンプルし、２倍に増幅して第２減算回路４０に出力する。第２減算回路４０は、第３増幅回路３７の出力から、第２ＤＡ変換回路３９の出力を減算して、第４増幅回路４１に出力する。ここで、第２ＤＡ変換回路３９の出力は、２倍に増幅されている。この２倍に増幅する手法は、上述した０．８倍に増幅する手法で操作したパラメータを、２．０倍になるように設定すればよい。なお、第２減算回路４０および第４増幅回路４１は、一体型の第２減算増幅回路４２であってもよい。

第４増幅回路４１は、第２減算回路４０の出力を２倍に増幅する。この段階において、第１スイッチＳＷ３１がオフ、第２スイッチＳＷ３２がオンの状態に遷移している。第４増幅回路４１において増幅されたアナログ信号は、第２スイッチＳＷ３２を介して第３増幅回路３７および第２ＡＤ変換回路３８へフィードバックされる。以下、上記の処理が繰り返され、第２ＡＤ変換回路３８は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。

図７は、第２実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１増幅回路３１、第２増幅回路３５、第１ＡＤ変換回路３２および第１ＤＡ変換回路３３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路３７、第４増幅回路４１、第２ＡＤ変換回路３８および第２ＤＡ変換回路３９の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ３１および第２スイッチＳＷ３２のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路３１および第１ＡＤ変換回路３２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路３１は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号を０．８倍に増幅し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路３５は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路３７および第２ＡＤ変換回路３８に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。また、第２増幅回路３５の代わりに第１減算増幅回路３６を用いた場合は、第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を減算増幅する。第１ＡＤ変換回路３２は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路３３は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。

第１スイッチＳＷ３１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ３２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。

第３増幅回路３７および第２ＡＤ変換回路３８は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路３７は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路３８が最下位ビットＤ１〜０を変換する期間は、増幅しない。第４増幅回路４１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第４増幅回路４１の代わりに第２減算増幅回路４２を用いた場合は、第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を減算増幅する。第２ＡＤ変換回路３８がＤ１〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。

第２ＡＤ変換回路３８は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を含んで３ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路３９は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路３８の出力がＤ１〜Ｄ０のときは変換動作を行わない。

第１増幅回路３１、第２増幅回路３５、第３増幅回路３７、第４増幅回路４１、第１ＡＤ変換回路３２および第２ＡＤ変換回路３８のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路３８がＤ５〜Ｄ４およびＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路３２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。なお、第１ＡＤ変換回路３２内の後述する電圧比較素子のリファレンス電圧を、第２ＡＤ変換回路３８の２．５倍に設定すれば、第２増幅回路３５の増幅率を２倍に設定することができる。

このように、最も精度が要求され第１増幅回路３１の増幅率を１倍未満に設定したことにより、第１増幅回路３１の出力アナログ信号に発生する歪みを除去し、ＡＤ変換器全体の特性を向上させることができる。

（第３実施形態）
第３実施形態は、サイクリック型のＡＤ変換器であり、最初に４ビットを変換し、それ以降３周回して２ビットずつ変換し、合計１０ビットを出力する例である。

図８は、第３実施形態におけるＡＤ変換器の構成を示す。第１スイッチＳＷ５１よび第２スイッチＳＷ５２は、交互にオンオフするスイッチである。初期状態において、第１スイッチＳＷ５１がオン、第２スイッチＳＷ５２がオフの状態である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ５１を介して、第１増幅回路５１およびＡＤ変換回路５２に入力される。第１増幅回路５１は、入力されたアナログ信号を０．８倍に増幅して、減算回路５４に出力する。ＡＤ変換回路５２は、フラッシュ型のものであり、その最大分解能、即ち変換ビット数は４ビットである。ＡＤ変換回路５２は、第１スイッチＳＷ５１を介して入力されるアナログ信号をデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよびＤＡ変換回路５３に出力する。ＤＡ変換回路５３は、ＡＤ変換回路５２により変換されたデジタル値をアナログ値に変換する。

減算回路５４は、第１増幅回路５１の出力から、ＤＡ変換回路５３の出力を減算する。ここで、ＤＡ変換回路５３の出力は、実質０．８倍に増幅されている。これは、第１実施形態において説明した手法を用いればよい。第２増幅回路５５は、減算回路５４の出力を５倍に増幅する。なお、減算回路５４および第２増幅回路５５は、一体型の減算増幅回路５６であってもよい。これによれば、回路を簡素化することができる。

この段階において、第１スイッチＳＷ５１がオフ、第２スイッチＳＷ５２がオンの状態に遷移している。それと共に、第１増幅率制御回路５７は、第１増幅回路５１の増幅率を０．８倍から２倍に切り替え、第２増幅回路５５の増幅率を５倍から２倍に切り替える。これらの切替は、例えば、第１増幅回路５１および第２増幅回路５５をスイッチトキャパシタ型で構成した場合、フィードバック系に接続されているコンデンサの容量値を切り替えることにより行うことができる。また、第２増幅率制御回路５８は、ＤＡ変換回路５３のＡＤ変換回路５２の出力に対する増幅率を０．８倍から２倍に切り替える。上述したように、ＤＡ変換回路５３を容量アレイ式で構成した場合、コンデンサの数やその容量値、または基準電圧レンジを調整することにより、ＡＤ変換回路５２の出力を０．８倍にする回路構成や２倍にする回路構成を構築することができる。よって、これらの回路構成をスイッチのオンオフにより切り替えられるようにしておけば、簡易に増幅率を切り替えることができる。

第２増幅回路５５の出力アナログ信号は、第２スイッチＳＷ５２を介して、第１増幅回路５１およびＡＤ変換回路５２にフィードバックされる。第１増幅回路５１は、入力されたアナログ信号を２倍に増幅して、減算回路５４に出力する。ＡＤ変換回路５２は、第２スイッチＳＷ５２を介して入力されるアナログ信号を、冗長１ビットを除いて２ビット変換し、上位から５，６ビット（Ｄ５〜Ｄ４）を取り出し、図示しないエンコーダおよびＤＡ変換回路５３に出力する。ＤＡ変換回路５３は、ＡＤ変換回路５２により変換されたデジタル値をアナログ値に変換する。減算回路５４は、第１増幅回路５１の出力から、ＤＡ変換回路５３の出力を減算する。ここで、ＤＡ変換回路５３の出力は、実質２倍に増幅されている。第２増幅回路５５は、減算回路５４の出力を２倍に増幅する。以下、２回目の変換処理と同様の処理が繰り返され、ＡＤ変換回路５２は、上位から７，８ビット（Ｄ３〜Ｄ２）および上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。

このように、最も大きな信号が入力され、最も精度が要求される１回目の第１増幅回路５１の増幅率を１倍未満に設定し、２回目以降の第１増幅回路５１の増幅率を、１倍を超える値に設定することにより、精度と速度の両立を図ることができる。即ち、２回目以降の第１増幅回路５１の増幅率を、１倍を超える値に設定することにより、第２増幅回路５５の増幅率を下げることができる。よって、第１増幅回路５１および第２増幅回路５５双方のセトリング時間が短縮し、２回目以降は高速化することができる。

（第４実施形態）
第４実施形態は、パイプライン型やサイクリック型のＡＤ変換器の入力アナログ信号Ｖｉｎの信号レベルを判定する回路を付加した例である。

図９は、第４の実施形態におけるＡＤ変換器の一部構成を示す。入力アナログ信号Ｖｉｎは、増幅回路６１およびＡＤ変換回路６２に入力される前に、信号レベル判定回路６７に入力される。信号レベル判定回路６７は、入力アナログ信号Ｖｉｎと所定のしきい値とを比較する。所定のしきい値は、入力アナログ信号Ｖｉｎが増幅回路６１に入力した際に、歪みが発生するレベルか否かを判定するためのものである。

信号レベル判定回路６７は、所定のしきい値を超えた場合、１倍未満のモードを選択するように、第１増幅率制御回路６５および第２増幅率制御回路６６に指示する。例えば、０．８倍モードである。また、信号レベル判定回路６７は、所定のしきい値を以下の場合、１倍以上モードを選択するように第１増幅率制御回路６５および第２増幅率制御回路６６に指示する。例えば、１倍モードや２倍モードである。第１増幅率制御回路６５は、信号レベル判定回路６７の指示により、増幅回路６１の増幅率を制御する。第２増幅率制御回路６６は、信号レベル判定回路６７の指示により、ＡＤ変換回路６２の出力に対するＤＡ変換回路６３の増幅率を制御する。この第４実施形態の回路構成は、上述した第１〜第３の実施形態と組み合わせて用いることができる。その場合、第１〜第３の実施形態の第１増幅回路１１，３１，５１の前段に信号レベル判定回路６７が接続される形態となる。

このように、入力アナログ信号Ｖｉｎの信号レベルにより、初段の増幅回路の増幅率を使い分けることにより、精度と速度を両立することができる。即ち、増幅回路の出力電圧範囲に収まるようなレベルの信号の場合、１倍未満に増幅する必要はないため、そのような場合には１倍未満に増幅しない。よって、その後段の増幅回路の増幅率を下げることができ、高速化する。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１実施形態において、第３増幅回路１７や第５増幅回路２３は除去されてもよい。第２減算増幅回路２２や第３減算増幅回路２８の入力アナログ信号のサンプルタイミングを調整するか、第２ＡＤ変換回路１８や第３ＡＤ変換回路２４を構成している電圧比較素子への入力アナログ信号Ｖｉｎとリファレンス電圧との入力タイミングを切り替えれば、第３増幅回路１７や第５増幅回路２３を除去してもＡＤ変換器全体の動作が保証される。その場合、第２減算増幅回路２２や第３減算増幅回路２８の増幅率を４倍にすればよい。これによれば、回路面積を縮小することができる。

各実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率、フラッシュ型のＡＤ変換回路の電圧比較素子の数、容量アレイ式のＤＡ変換回路のコンデンサの数、その容量値、高電位側基準電圧ＶＲＴを降圧するための抵抗の抵抗値等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、パイプライン型のＡＤ変換器のステージ数、その任意のステージをサイクリック型の構成にする等、任意に設定可能である。

第１実施形態におけるＡＤ変換器の構成を示す図である。 オペアンプを用いた増幅回路の出力電圧範囲が十分でない場合の入力電圧に対する出力電圧の特性を示す図である。 第１ＤＡ変換回路、第１減算回路、および第２増幅回路の具体的な回路構成を示す図である。 容量アレイに入力される高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの組み合わせを示す図である。 第１ＡＤ変換回路、第１ＤＡ変換回路、第１減算回路、および第２増幅回路の他の具体的な回路構成を示す図である。 第２実施形態におけるＡＤ変換器の構成を示す図である。 第２実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。 第３実施形態におけるＡＤ変換器の構成を示す図である。 第４実施形態におけるＡＤ変換器の一部構成を示す図である。

符号の説明

１１ 第１増幅回路、 １２ 第１ＡＤ変換回路、 １３ 第１ＤＡ変換回路、 １４ 第１減算回路、 １５ 第２増幅回路、 １６ 第１減算増幅回路、 １７ 第３増幅回路、 １８ 第２ＡＤ変換回路、 １９ 第２ＤＡ変換回路、 ２０ 第２減算回路、 ２１ 第４増幅回路、 ２２ 第２減算増幅回路、 ２３ 第５増幅回路、 ２４ 第３ＡＤ変換回路、 ２５ 第３ＤＡ変換回路、 ２６ 第３減算回路、 ２７ 第６増幅回路、 ２８ 第３減算増幅回路、 ２９ 第４ＡＤ変換回路、 ５７ 第１増幅率制御回路、 ５８ 第２増幅率制御回路、 ６７ 信号レベル判定回路、 Ｃ０〜Ｃ１０ コンデンサ、 ＣＯＭ１〜８ 電圧比較素子、 Ｒ１〜９ 抵抗、 ＳＷ０〜９ スイッチ。

Claims (6)

1. 入力アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
   自己のステージに入力されるアナログ信号を１未満の増幅率で増幅する増幅回路と、
   前記アナログ信号を並列に受けて、該アナログ信号の一部の成分を所定ビット数のデジタル値に変換するＡＤ変換回路と、
   前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
   前記増幅回路の出力から、前記ＤＡ変換回路の出力を減算する減算回路と、を含むステージを有するアナログデジタル変換器であって、
   前記１未満の増幅率の増幅回路は、本アナログデジタル変換器の入力アナログ信号が最初に入力される増幅回路であることを特徴とするアナログデジタル変換器。
2. 自己のステージの出力アナログ信号が、自己のステージの入力にフィードバックするステージを含むことを特徴とする請求項１に記載のアナログデジタル変換器。
3. 前記ＤＡ変換回路は、対応する増幅回路の増幅率と実質的に同一の増幅率で増幅してアナログ信号に変換することを特徴とする請求項１または２に記載のアナログデジタル変換器。
4. 前記ＤＡ変換回路は、容量アレイ式であり、実現する増幅率に応じて容量の数を調整したことを特徴とする請求項３に記載のアナログデジタル変換器。
5. 自己のステージに入力されるアナログ信号を受ける増幅回路の増幅率および該ステージのＤＡ変換回路の増幅率を制御する増幅率制御回路、をさらに有し、
   前記増幅回路と前記ＤＡ変換回路との差分信号が所定の増幅率で増幅されて、前記増幅回路および前記ＡＤ変換回路にフィードバックされると、前記増幅率制御回路は、前記増幅回路の増幅率および前記ＤＡ変換回路の増幅率を１以上にすることを特徴とする請求項３または４に記載のアナログデジタル変換器。
6. 自己のステージに入力されるアナログ信号を受ける増幅回路に入力されるアナログ信号のレベルを判定する信号レベル判定回路と、
   前記信号レベル判定回路の判定の結果、前記アナログ信号が所定のしきい値以内のとき、前記増幅回路と前記ステージのＤＡ変換回路の増幅率を１以上にする増幅率制御回路と、をさらに有することを特徴とする請求項３または４に記載のアナログデジタル変換器。

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