JPH1188172A - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
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- JPH1188172A JPH1188172A JP23981097A JP23981097A JPH1188172A JP H1188172 A JPH1188172 A JP H1188172A JP 23981097 A JP23981097 A JP 23981097A JP 23981097 A JP23981097 A JP 23981097A JP H1188172 A JPH1188172 A JP H1188172A
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Abstract
(57)【要約】
【課題】 高い変換精度を保ちつつ変換速度が高速化さ
れたアナログ−デジタル変換回路を提供することであ
る。 【解決手段】 多段パイプライン構成を有するアナログ
−デジタル変換回路１において、各段の回路３〜５に複
数段の演算増幅器１１ａ，１３または１１，１３が設け
られる。各段の回路３〜５において、前段の回路から出
力されるアナログ入力信号は、前段側の演算増幅器１１
ａ，１１に与えられるとともに、サブＡ／Ｄコンバータ
９に与えられる。サブＡ／Ｄコンバータ９のＡ／Ｄ変換
結果は、Ｄ／Ａコンバータ１０に与えられる。減算回路
１２は、前段側の演算増幅器１１ａ，１１の出力とＤ／
Ａコンバータ１０のＤ／Ａ変換結果とを減算する。後段
側の演算増幅器１３は、減算回路１２の出力を増幅し、
次段の回路に与える。
れたアナログ−デジタル変換回路を提供することであ
る。 【解決手段】 多段パイプライン構成を有するアナログ
−デジタル変換回路１において、各段の回路３〜５に複
数段の演算増幅器１１ａ，１３または１１，１３が設け
られる。各段の回路３〜５において、前段の回路から出
力されるアナログ入力信号は、前段側の演算増幅器１１
ａ，１１に与えられるとともに、サブＡ／Ｄコンバータ
９に与えられる。サブＡ／Ｄコンバータ９のＡ／Ｄ変換
結果は、Ｄ／Ａコンバータ１０に与えられる。減算回路
１２は、前段側の演算増幅器１１ａ，１１の出力とＤ／
Ａコンバータ１０のＤ／Ａ変換結果とを減算する。後段
側の演算増幅器１３は、減算回路１２の出力を増幅し、
次段の回路に与える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多段パイプライン
（ステップフラッシュ）構成を有するアナログ−デジタ
ル変換回路に関する。
（ステップフラッシュ）構成を有するアナログ−デジタ
ル変換回路に関する。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
進歩に伴い、ビデオ信号処理用のアナログ−デジタル変
換回路（Ａ／Ｄコンバータ）の需要が大きくなってい
る。ビデオ信号処理用のアナログ−デジタル変換回路に
は高速変換動作が要求されるため、従来、２ステップフ
ラッシュ（２ステップパラレル）方式が広く用いられて
いた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
テップフラッシュ方式では十分な変換精度が得られなく
なってきたため、多段パイプライン（ステップフラッシ
ュ）構成を有するアナログ−デジタル変換回路が開発さ
れた。
【０００４】図７は従来の多段パイプライン構成を有す
るアナログ−デジタル変換回路の構成を示すブロック図
である。図７のアナログ−デジタル変換回路は、１０ビ
ット４段パイプライン構成を有する。
るアナログ−デジタル変換回路の構成を示すブロック図
である。図７のアナログ−デジタル変換回路は、１０ビ
ット４段パイプライン構成を有する。
【０００５】図７において、アナログ−デジタル変換回
路１０１は、サンプルホールド回路１０２、１段目の回
路１０３、２段目の回路１０４、３段目の回路１０５、
４段目の回路１０６、複数のラッチ回路１０７および出
力回路１０８から構成されている。
路１０１は、サンプルホールド回路１０２、１段目の回
路１０３、２段目の回路１０４、３段目の回路１０５、
４段目の回路１０６、複数のラッチ回路１０７および出
力回路１０８から構成されている。
【０００６】１段目（初段）〜３段目の回路１０３〜１
０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバー
タ１１０、および差分増幅器１１１を備える。４段目
（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９
のみを備える。
０５は、サブＡ／Ｄコンバータ１０９、Ｄ／Ａコンバー
タ１１０、および差分増幅器１１１を備える。４段目
（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９
のみを備える。
【０００７】１段目の回路１０３は４ビット構成、２〜
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）は同じに設定されている。
４段目の回路１０４〜１０６はそれぞれ２ビット構成で
ある。１〜３段目の回路１０３〜１０５において、サブ
Ａ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０
のビット数（ビット構成）は同じに設定されている。
【０００８】次に、アナログ−デジタル変換回路１０１
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路１０３へ転送される。
の動作を説明する。サンプルホールド回路１０２は、ア
ナログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路１０２から出力されたアナロ
グ入力信号Ｖinは、１段目の回路１０３へ転送される。
【０００９】１段目の回路３において、サブＡ／Ｄコン
バータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変
換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結
果である上位４ビットのデジタル出力（２9 ，２8 ，２
7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されると
ともに、４つのラッチ回路１０７を介して出力回路１０
８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバー
タ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの
差分を増幅する。その差分増幅器１１１の出力は２段目
の回路１０４へ転送される。
バータ１０９はアナログ入力信号Ｖinに対してＡ／Ｄ変
換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結
果である上位４ビットのデジタル出力（２9 ，２8 ，２
7 ，２6 ）は、Ｄ／Ａコンバータ１１０へ転送されると
ともに、４つのラッチ回路１０７を介して出力回路１０
８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバー
タ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの
差分を増幅する。その差分増幅器１１１の出力は２段目
の回路１０４へ転送される。
【００１０】２段目の回路１０４においては、１段目の
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
回路１０３の差分増幅器１１１の出力に対して、１段目
の回路１０３と同様の動作が行われる。また、３段目の
回路１０５においては、２段目の回路１０４の差分増幅
器１１１の出力に対して、１段目の回路１０３と同様の
動作が行われる。そして、２段目の回路１０４から中上
位２ビットのデジタル出力（２5 ，２4 ）が得られ、３
段目の回路１０５から中下位２ビットのデジタル出力
（２3 ，２2 ）が得られる。
【００１１】４段目の回路１０６においては、３段目の
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
回路１０５の差分増幅器１１１の出力に対して、サブＡ
／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビッ
トのデジタル出力（２1 ，２0 ）が得られる。
【００１２】１〜４段目の回路１０３〜１０６のデジタ
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
ル出力は各ラッチ回路１０７を経て同時に出力回路１０
８に到達する。すなわち、各ラッチ回路１０７は各回路
１０３〜１０６のデジタル出力の同期をとるために設け
られている。
【００１３】出力回路１０８はアナログ入力信号Ｖinの
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
１０ビットのデジタル出力Ｄout を必要な場合はデジタ
ル補正処理後パラレル出力する。
【００１４】このように、アナログ−デジタル変換回路
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
１０１においては、各段の回路１０３〜１０５におい
て、アナログ入力信号Ｖinまたは前段の回路１０３，１
０４の差分増幅器１１１の出力と、その段の回路１０３
〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差
分増幅器１１１によって増幅される。
【００１５】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ１０９を構成
する各コンパレータの分解能を実質的に向上させること
が可能になり、十分な変換精度が得られる。
が小さくなっても、サブＡ／Ｄコンバータ１０９を構成
する各コンパレータの分解能を実質的に向上させること
が可能になり、十分な変換精度が得られる。
【００１６】
【発明が解決しようとする課題】近年、電子機器の高速
化に伴ってアナログ−デジタル変換器にも変換速度のさ
らなる高速化が要求されている。上記の従来のアナログ
−デジタル変換回路において、変換速度をさらに高速化
するためには、差分増幅器１１１を構成する演算増幅器
のＧＢ積（利得帯域幅積）を大きくする必要がある。し
かしながら、演算増幅器のＧＢ積の改良には限界があ
る。したがって、アナログ−デジタル変換回路の変換速
度をさらに高速化することは困難となる。
化に伴ってアナログ−デジタル変換器にも変換速度のさ
らなる高速化が要求されている。上記の従来のアナログ
−デジタル変換回路において、変換速度をさらに高速化
するためには、差分増幅器１１１を構成する演算増幅器
のＧＢ積（利得帯域幅積）を大きくする必要がある。し
かしながら、演算増幅器のＧＢ積の改良には限界があ
る。したがって、アナログ−デジタル変換回路の変換速
度をさらに高速化することは困難となる。
【００１７】本発明の目的は、高い変換精度を保ちつつ
変換速度が高速化されたアナログ−デジタル変換回路を
提供することである。
変換速度が高速化されたアナログ−デジタル変換回路を
提供することである。
【００１８】
（１）第１の発明 第１の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる構成を有し、各段の回路がアナログ−
デジタル変換器、デジタル−アナログ変換器、減算回路
および複数段に設けられた演算増幅器を含むものであ
る。
段の回路からなる構成を有し、各段の回路がアナログ−
デジタル変換器、デジタル−アナログ変換器、減算回路
および複数段に設けられた演算増幅器を含むものであ
る。
【００１９】本発明に係るアナログ−デジタル変換回路
においては、各段の回路の演算増幅器が複数段に設けら
れているので、１段当たりの演算増幅器のループ定数を
低減することができ、かつ１段当たりの演算増幅器の負
荷容量が低減する。それにより、各演算増幅器の限界動
作周波数が高くなる。その結果、各演算増幅器の性能を
向上させることなく、高い変換精度を保ちつつ、変換速
度を高速化することが可能となる。
においては、各段の回路の演算増幅器が複数段に設けら
れているので、１段当たりの演算増幅器のループ定数を
低減することができ、かつ１段当たりの演算増幅器の負
荷容量が低減する。それにより、各演算増幅器の限界動
作周波数が高くなる。その結果、各演算増幅器の性能を
向上させることなく、高い変換精度を保ちつつ、変換速
度を高速化することが可能となる。
【００２０】（２）第２の発明 第２の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる多段パイプライン構成を有し、各段の
回路がアナログ−デジタル変換器、デジタル−アナログ
変換器、減算回路および複数段に設けられた演算増幅器
を含むものである。
段の回路からなる多段パイプライン構成を有し、各段の
回路がアナログ−デジタル変換器、デジタル−アナログ
変換器、減算回路および複数段に設けられた演算増幅器
を含むものである。
【００２１】本発明に係るアナログ−デジタル変換回路
においては、各段の回路の演算増幅器が複数段に設けら
れているので、１段当たりの演算増幅器のループ定数を
低減することができ、かつ１段当たりの演算増幅器の負
荷容量が低減する。それにより、各演算増幅器の限界動
作周波数が高くなる。その結果、各演算増幅器の性能を
向上させることなく、高い変換精度を保ちつつ、変換速
度を高速化することが可能となる。
においては、各段の回路の演算増幅器が複数段に設けら
れているので、１段当たりの演算増幅器のループ定数を
低減することができ、かつ１段当たりの演算増幅器の負
荷容量が低減する。それにより、各演算増幅器の限界動
作周波数が高くなる。その結果、各演算増幅器の性能を
向上させることなく、高い変換精度を保ちつつ、変換速
度を高速化することが可能となる。
【００２２】（３）第３の発明 第３の発明に係るアナログ−デジタル変換回路は、第１
または第２の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも２段目以降の回路内の複数段
に設けられた演算増幅器の各段の利得がそれぞれ１を越
えるように設定されたものである。
または第２の発明に係るアナログ−デジタル変換回路の
構成において、少なくとも２段目以降の回路内の複数段
に設けられた演算増幅器の各段の利得がそれぞれ１を越
えるように設定されたものである。
【００２３】これにより、２段目以降の各段の回路の利
得を保ちつつ、１段当たりの演算増幅器の利得を小さく
することが可能となる。
得を保ちつつ、１段当たりの演算増幅器の利得を小さく
することが可能となる。
【００２４】（４）第４の発明 第４の発明に係るアナログ−デジタル変換回路は、第
１、第２または第３の発明に係るアナログ−デジタル変
換回路の構成において、各段の回路内の複数段の演算増
幅器のうち前段側の演算増幅器の出力が同じ段の回路内
の減算回路に与えられ、後段側の演算増幅器の出力が次
段の回路内のアナログ−デジタル変換器および演算増幅
器に与えられるものである。
１、第２または第３の発明に係るアナログ−デジタル変
換回路の構成において、各段の回路内の複数段の演算増
幅器のうち前段側の演算増幅器の出力が同じ段の回路内
の減算回路に与えられ、後段側の演算増幅器の出力が次
段の回路内のアナログ−デジタル変換器および演算増幅
器に与えられるものである。
【００２５】この場合、各段の回路において前段側の演
算増幅器による増幅動作およびアナログ−デジタル変換
器によるアナログ−デジタル変換動作とを並行して行う
ことが可能となる。それにより、各段の回路におけるア
ナログ−デジタル変換動作、デジタル−アナログ変換動
作および増幅動作を１クロック内で実現することが可能
となる。その結果、各段の回路内におけるアナログ−デ
ジタル変換器によるアナログ−デジタル変換動作および
デジタル−アナログ変換器によるデジタル−アナログ変
換動作のタイミングが緩和される。
算増幅器による増幅動作およびアナログ−デジタル変換
器によるアナログ−デジタル変換動作とを並行して行う
ことが可能となる。それにより、各段の回路におけるア
ナログ−デジタル変換動作、デジタル−アナログ変換動
作および増幅動作を１クロック内で実現することが可能
となる。その結果、各段の回路内におけるアナログ−デ
ジタル変換器によるアナログ−デジタル変換動作および
デジタル−アナログ変換器によるデジタル−アナログ変
換動作のタイミングが緩和される。
【００２６】（５）第５の発明 第５の発明に係るアナログ−デジタル変換回路は、複数
段の回路からなる多段パイプライン構成を有し、最終段
を除く各段の回路が、前段の回路から与えられるアナロ
グ信号をデジタル信号に変換するアナログ−デジタル変
換器と、前段の回路から与えられるアナログ信号を増幅
する少なくとも１つの第１の演算増幅器と、アナログ−
デジタル変換器から出力されるデジタル信号をアナログ
信号に変換するデジタル−アナログ変換器と、第１の演
算増幅器から出力されるアナログ信号とデジタル−アナ
ログ変換器から出力されるアナログ信号との減算を行う
減算回路と、減算回路から出力されるアナログ信号を増
幅する少なくとも１つの第２の演算増幅器とを含むもの
である。
段の回路からなる多段パイプライン構成を有し、最終段
を除く各段の回路が、前段の回路から与えられるアナロ
グ信号をデジタル信号に変換するアナログ−デジタル変
換器と、前段の回路から与えられるアナログ信号を増幅
する少なくとも１つの第１の演算増幅器と、アナログ−
デジタル変換器から出力されるデジタル信号をアナログ
信号に変換するデジタル−アナログ変換器と、第１の演
算増幅器から出力されるアナログ信号とデジタル−アナ
ログ変換器から出力されるアナログ信号との減算を行う
減算回路と、減算回路から出力されるアナログ信号を増
幅する少なくとも１つの第２の演算増幅器とを含むもの
である。
【００２７】本発明に係るアナログ−デジタル変換回路
においては、各段の回路が少なくとも１つの第１の演算
増幅器および少なくとも１つの第２の演算増幅器を含む
ので、１段当たりの演算増幅器のループ定数を低減する
ことができ、かつ１段当たりの演算増幅器の負荷容量が
低減する。それにより、各演算増幅器の限界動作周波数
が高くなる。その結果、各演算増幅器そのものの性能を
向上させることなく、高い変換精度を保ちつつ、変換動
作を高速化することが可能となる。
においては、各段の回路が少なくとも１つの第１の演算
増幅器および少なくとも１つの第２の演算増幅器を含む
ので、１段当たりの演算増幅器のループ定数を低減する
ことができ、かつ１段当たりの演算増幅器の負荷容量が
低減する。それにより、各演算増幅器の限界動作周波数
が高くなる。その結果、各演算増幅器そのものの性能を
向上させることなく、高い変換精度を保ちつつ、変換動
作を高速化することが可能となる。
【００２８】また、各段の回路において、第１の演算増
幅器による増幅動作とアナログ−デジタル変換器による
アナログ−デジタル変換動作とを並行して行うことが可
能となる。それにより、各段の回路におけるアナログ−
デジタル変換動作、デジタル−アナログ変換動作および
増幅動作を１クロック内で実現することが可能となる。
その結果、各段の回路内におけるアナログ−デジタル変
換器によるアナログ−デジタル変換動作およびデジタル
−アナログ変換器におけるデジタル−アナログ変換動作
のタイミングが緩和される。
幅器による増幅動作とアナログ−デジタル変換器による
アナログ−デジタル変換動作とを並行して行うことが可
能となる。それにより、各段の回路におけるアナログ−
デジタル変換動作、デジタル−アナログ変換動作および
増幅動作を１クロック内で実現することが可能となる。
その結果、各段の回路内におけるアナログ−デジタル変
換器によるアナログ−デジタル変換動作およびデジタル
−アナログ変換器におけるデジタル−アナログ変換動作
のタイミングが緩和される。
【００２９】（６）第６の発明 第６の発明に係るアナログ−デジタル変換器は、第５の
発明に係るアナログ−デジタル変換器の構成において、
初段の回路内の第１の演算増幅器の利得が１以上である
ことを特徴とする。
発明に係るアナログ−デジタル変換器の構成において、
初段の回路内の第１の演算増幅器の利得が１以上である
ことを特徴とする。
【００３０】初段の回路における第１の演算増幅器の利
得が１の場合には、第１の演算増幅器はサンプルホール
ド動作を行う。また、初段の回路における第１の演算増
幅器の利得が１よりも大きい場合には、第１の演算増幅
器は増幅動作を行う。
得が１の場合には、第１の演算増幅器はサンプルホール
ド動作を行う。また、初段の回路における第１の演算増
幅器の利得が１よりも大きい場合には、第１の演算増幅
器は増幅動作を行う。
【００３１】（７）第７の発明 第７の発明に係るアナログ−デジタル変換回路は、第５
または第６の発明に係るアナログ−デジタル変換回路の
構成において、最終段の回路が、前段の回路から与えら
れるアナログ信号をデジタル信号に変換するアナログ−
デジタル変換器を含むものである。
または第６の発明に係るアナログ−デジタル変換回路の
構成において、最終段の回路が、前段の回路から与えら
れるアナログ信号をデジタル信号に変換するアナログ−
デジタル変換器を含むものである。
【００３２】この場合、最終段の回路のアナログ−デジ
タル変換器によりデジタル出力の下位ビットが得られ
る。
タル変換器によりデジタル出力の下位ビットが得られ
る。
【００３３】（８）第８の発明 第８の発明に係るアナログ−デジタル変換回路は、第
５、第６または第７の発明に係るアナログ−デジタル変
換回路の構成において、初段の回路におけるビット構成
が２段以降の回路におけるビット構成よりも２ビット以
上大きく設定され、２段から最終段の回路におけるビッ
ト構成が均等分割されたものである。
５、第６または第７の発明に係るアナログ−デジタル変
換回路の構成において、初段の回路におけるビット構成
が２段以降の回路におけるビット構成よりも２ビット以
上大きく設定され、２段から最終段の回路におけるビッ
ト構成が均等分割されたものである。
【００３４】これにより、より高い変換精度を保ちつ
つ、変換動作を高速化することが可能となる。
つ、変換動作を高速化することが可能となる。
【００３５】
【発明の実施の形態】図１は本発明の一実施例における
アナログ−デジタル変換回路の構成を示すブロック図で
ある。図１のアナログ−デジタル変換回路１は、１０ビ
ット４段パイプライン構成を有する。
アナログ−デジタル変換回路の構成を示すブロック図で
ある。図１のアナログ−デジタル変換回路１は、１０ビ
ット４段パイプライン構成を有する。
【００３６】図１において、アナログ−デジタル変換回
路１は、サンプルホールド回路、１段目〜４段目の回路
３〜６、複数のラッチ回路７および出力回路８から構成
されている。
路１は、サンプルホールド回路、１段目〜４段目の回路
３〜６、複数のラッチ回路７および出力回路８から構成
されている。
【００３７】１段目（初段）の回路３は、サブＡ／Ｄコ
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅器１１
ａ、減算回路１２および演算増幅器１３を備える。２段
目および３段目の回路４，５は、サブＡ／Ｄコンバータ
９、Ｄ／Ａコンバータ１０、演算増幅器１１、減算回路
１２および演算増幅器１３を備える。
ンバータ９、Ｄ／Ａコンバータ１０、演算増幅器１１
ａ、減算回路１２および演算増幅器１３を備える。２段
目および３段目の回路４，５は、サブＡ／Ｄコンバータ
９、Ｄ／Ａコンバータ１０、演算増幅器１１、減算回路
１２および演算増幅器１３を備える。
【００３８】ただし、後述するように、１段目の回路３
内の演算増幅器１１ａは、利得１を有し、サンプルホー
ルド回路として働く。１段目の回路３内の演算増幅器１
３および２段目および３段目の回路４，５内の演算増幅
器１１，１３の利得は２である。４段目（最終段）の回
路６は、サブＡ／Ｄコンバータ９のみを備える。
内の演算増幅器１１ａは、利得１を有し、サンプルホー
ルド回路として働く。１段目の回路３内の演算増幅器１
３および２段目および３段目の回路４，５内の演算増幅
器１１，１３の利得は２である。４段目（最終段）の回
路６は、サブＡ／Ｄコンバータ９のみを備える。
【００３９】１段目の回路３は４ビット構成、２〜４段
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびＤ／Ａコンバータ１０のビット数（ビット構成）は
同じに設定されている。
目の回路４〜６はそれぞれ２ビット構成である。１〜３
段目の回路３〜５において、サブＡ／Ｄコンバータ９お
よびＤ／Ａコンバータ１０のビット数（ビット構成）は
同じに設定されている。
【００４０】次に、図１のアナログ−デジタル変換回路
１の動作を説明する。サンプルホールド回路２は、アナ
ログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路２から出力されたアナログ入
力信号Ｖinは、１段目の回路３へ転送される。
１の動作を説明する。サンプルホールド回路２は、アナ
ログ入力信号Ｖinをサンプリングして一定時間保持す
る。サンプルホールド回路２から出力されたアナログ入
力信号Ｖinは、１段目の回路３へ転送される。
【００４１】１段目の回路３において、サブＡ／Ｄコン
バータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換
を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果であ
る上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２
6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、
４つのラッチ回路７を介して出力回路８へ転送される。
Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果である上位４ビットのデジタル出力をアナ
ログ信号に変換する。
バータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換
を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果であ
る上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２
6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、
４つのラッチ回路７を介して出力回路８へ転送される。
Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果である上位４ビットのデジタル出力をアナ
ログ信号に変換する。
【００４２】一方、演算増幅器１１ａは、アナログ入力
信号Ｖinをサンプリングして一定時間保持する。減算回
路１２は、演算増幅器１１ａから出力されたアナログ入
力信号ＶinとＤ／Ａコンバータ１０のＤ／Ａ変換結果と
を減算する。演算増幅器１３は、減算回路１２の出力を
増幅する。演算増幅器１３の出力は、２段目の回路４へ
転送される。
信号Ｖinをサンプリングして一定時間保持する。減算回
路１２は、演算増幅器１１ａから出力されたアナログ入
力信号ＶinとＤ／Ａコンバータ１０のＤ／Ａ変換結果と
を減算する。演算増幅器１３は、減算回路１２の出力を
増幅する。演算増幅器１３の出力は、２段目の回路４へ
転送される。
【００４３】２段目の回路４においては、サブＡＤコン
バータ９が、１段目の回路３の演算増幅器１３の出力に
対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されると
ともに、３つのラッチ回路７を介して出力回路８へ転送
される。これにより、２段目の回路４から中上位２ビッ
トのデジタル出力（２5 ，２4 ）が得られる。
バータ９が、１段目の回路３の演算増幅器１３の出力に
対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ
／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されると
ともに、３つのラッチ回路７を介して出力回路８へ転送
される。これにより、２段目の回路４から中上位２ビッ
トのデジタル出力（２5 ，２4 ）が得られる。
【００４４】一方、演算増幅器１１は、１段目の回路３
の演算増幅器１３の出力を増幅する。減算回路１２は、
演算増幅器１１の出力とＤ／Ａコンバータ１０のＤ／Ａ
変換結果とを減算する。演算増幅器１３は、減算回路１
２の出力を増幅する。演算増幅器１３の出力は、３段目
の回路５へ転送される。
の演算増幅器１３の出力を増幅する。減算回路１２は、
演算増幅器１１の出力とＤ／Ａコンバータ１０のＤ／Ａ
変換結果とを減算する。演算増幅器１３は、減算回路１
２の出力を増幅する。演算増幅器１３の出力は、３段目
の回路５へ転送される。
【００４５】３段目の回路５においては、２段目の回路
３の演算増幅器１３の出力に対して２段目の回路４と同
様の動作が行われる。それにより、３段目の回路５から
中下位２ビットのデジタル出力（２3 ，２2 ）が得られ
る。
３の演算増幅器１３の出力に対して２段目の回路４と同
様の動作が行われる。それにより、３段目の回路５から
中下位２ビットのデジタル出力（２3 ，２2 ）が得られ
る。
【００４６】４段目の回路６においては、３段目の回路
５の演算増幅器１３の出力に対してサブＡ／Ｄコンバー
タ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力
（２ 1 ，２0 ）が得られる。
５の演算増幅器１３の出力に対してサブＡ／Ｄコンバー
タ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力
（２ 1 ，２0 ）が得られる。
【００４７】１段目〜４段目の回路３〜６のデジタル出
力は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
力は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。
【００４８】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout を必要な場合はデジタル
補正処理後パラレル出力する。
０ビットのデジタル出力Ｄout を必要な場合はデジタル
補正処理後パラレル出力する。
【００４９】次に、実施例のアナログ−デジタル変換回
路における変換速度を比較例のアナログ−デジタル変換
回路の変換速度と比較して説明する。実施例のアナログ
−デジタル変換回路は図１の構成を有し、比較例のアナ
ログ−デジタル変換回路は図７の構成を有する。
路における変換速度を比較例のアナログ−デジタル変換
回路の変換速度と比較して説明する。実施例のアナログ
−デジタル変換回路は図１の構成を有し、比較例のアナ
ログ−デジタル変換回路は図７の構成を有する。
【００５０】図２は実施例のアナログ−デジタル変換回
路の主要部の構成を示すブロック図、図３は図２のアナ
ログ−デジタル変換回路における動作タイミングを示す
波形図である。また、図４は比較例のアナログ−デジタ
ル変換回路の主要部の構成を示すブロック図、図５は図
４のアナログ−デジタル変換回路における動作タイミン
グを示す波形図である。
路の主要部の構成を示すブロック図、図３は図２のアナ
ログ−デジタル変換回路における動作タイミングを示す
波形図である。また、図４は比較例のアナログ−デジタ
ル変換回路の主要部の構成を示すブロック図、図５は図
４のアナログ−デジタル変換回路における動作タイミン
グを示す波形図である。
【００５１】図２に示す実施例のアナログ−デジタル変
換回路において、１段目の回路３内の演算増幅器１１ａ
ループ定数は１に設定され、演算増幅器１３のループ定
数は２に設定され、２段目および３段目の回路４，５内
の演算増幅器１１，１３のループ定数は２に設定されて
いる。
換回路において、１段目の回路３内の演算増幅器１１ａ
ループ定数は１に設定され、演算増幅器１３のループ定
数は２に設定され、２段目および３段目の回路４，５内
の演算増幅器１１，１３のループ定数は２に設定されて
いる。
【００５２】また、１段目の回路３内のサブＡ／Ｄコン
バータ９のビット数（ビット構成）は４ビットであり、
２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ
９のビット数（ビット構成）は２ビットである。
バータ９のビット数（ビット構成）は４ビットであり、
２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ
９のビット数（ビット構成）は２ビットである。
【００５３】図４に示す比較例のアナログ−デジタル変
換回路において、１段目〜３段目の回路１０３〜１０５
内の減算回路１１２および演算増幅器１１３が図７の差
分増幅器１１１を構成する。１段目〜３段目の回路１０
３〜１０５内の演算増幅器１１３のループ定数はそれぞ
れ４に設定されている。
換回路において、１段目〜３段目の回路１０３〜１０５
内の減算回路１１２および演算増幅器１１３が図７の差
分増幅器１１１を構成する。１段目〜３段目の回路１０
３〜１０５内の演算増幅器１１３のループ定数はそれぞ
れ４に設定されている。
【００５４】また、１段目の回路１０３内のサブＡ／Ｄ
コンバータ１０９のビット数（ビット構成）は４ビット
であり、２段目〜４段目の回路１０４〜１０６内のサブ
Ａ／Ｄコンバータ１０９のビット数（ビット構成）は２
ビットである。
コンバータ１０９のビット数（ビット構成）は４ビット
であり、２段目〜４段目の回路１０４〜１０６内のサブ
Ａ／Ｄコンバータ１０９のビット数（ビット構成）は２
ビットである。
【００５５】多段パイプライン構成のアナログ−デジタ
ル変換回路の限界動作周波数ｆSYSは各演算増幅器のル
ープ周波数ｆLOOPを用いて次式のように決定される。
ル変換回路の限界動作周波数ｆSYSは各演算増幅器のル
ープ周波数ｆLOOPを用いて次式のように決定される。
【００５６】 ｆSYS ≒１／２×ｆLOOP＝１／２×１／Ａｉ×ｆOP …（１） ここで、ｆOPは各演算増幅器のＧＢ積（利得帯域幅積）
周波数であり、Ａｉは各演算増幅器のループ定数であ
り、１／２は動作マージンである。
周波数であり、Ａｉは各演算増幅器のループ定数であ
り、１／２は動作マージンである。
【００５７】上式（１）から、アナログ−デジタル変換
回路の限界動作周波数ｆSYS を高くするためには、ルー
プ定数Ａｉを小さくする必要がある。
回路の限界動作周波数ｆSYS を高くするためには、ルー
プ定数Ａｉを小さくする必要がある。
【００５８】比較例のアナログ−デジタル変換回路にお
いては、ループ定数Ａｉ＝４としている。この場合、限
界動作周波数ｆSYS を２０ＭＨｚにするためには、演算
増幅器のＧＢ積周波数ｆOPが１６０ＭＨｚ以上必要とな
る。
いては、ループ定数Ａｉ＝４としている。この場合、限
界動作周波数ｆSYS を２０ＭＨｚにするためには、演算
増幅器のＧＢ積周波数ｆOPが１６０ＭＨｚ以上必要とな
る。
【００５９】実施例のアナログ−デジタル変換回路で
は、各段の回路３〜５に複数段の演算増幅器１１ａ，１
３または１１，１３が設けられているので、回路１段当
たりの利得を変えずに演算増幅器１１ａ，１１，１３の
ループ定数Ａｉを下げることができる。
は、各段の回路３〜５に複数段の演算増幅器１１ａ，１
３または１１，１３が設けられているので、回路１段当
たりの利得を変えずに演算増幅器１１ａ，１１，１３の
ループ定数Ａｉを下げることができる。
【００６０】ここでは、上記のように、１段目の回路３
内の演算増幅器１１ａのループ定数Ａｉを１とし、演算
増幅器１３のループ定数Ａｉを２とし、２段目および３
段目の回路４，５内の演算増幅器１１，１３のループ定
数Ａｉを２としている。
内の演算増幅器１１ａのループ定数Ａｉを１とし、演算
増幅器１３のループ定数Ａｉを２とし、２段目および３
段目の回路４，５内の演算増幅器１１，１３のループ定
数Ａｉを２としている。
【００６１】また、一般に、同じ直流利得を得るために
は、演算増幅器の限界速度（ＧＢ積）は、次式のように
なる。
は、演算増幅器の限界速度（ＧＢ積）は、次式のように
なる。
【００６２】ＧＢ積≒ｇｍ／ＣＬ ここで、ＣＬは負荷容量であり、ｇｍは相互コンダクタ
ンスである。上式から、相互コンダクタンスｇｍが一定
であるとすると、演算増幅器の限界速度（ＧＢ積）は負
荷容量ＣＬに依存する。
ンスである。上式から、相互コンダクタンスｇｍが一定
であるとすると、演算増幅器の限界速度（ＧＢ積）は負
荷容量ＣＬに依存する。
【００６３】図６に実施例および比較例のアナログ−デ
ジタル変換回路に用いられる演算増幅器の主要部の構成
を示す。図６に示すように、演算増幅器２００の反転入
力端子にコンデンサ２０１が接続され、かつ出力端子が
コンデンサ２０２を介して反転入力端子に接続されてい
る。
ジタル変換回路に用いられる演算増幅器の主要部の構成
を示す。図６に示すように、演算増幅器２００の反転入
力端子にコンデンサ２０１が接続され、かつ出力端子が
コンデンサ２０２を介して反転入力端子に接続されてい
る。
【００６４】コンデンサ２０１の容量値をＫＣとし、コ
ンデンサ２０２の容量値をＣとする。コンデンサ２０１
の入力端に入力電圧変化Ｖi が与えられた場合、出力電
圧変化ΔＶO は次式のようになる。
ンデンサ２０２の容量値をＣとする。コンデンサ２０１
の入力端に入力電圧変化Ｖi が与えられた場合、出力電
圧変化ΔＶO は次式のようになる。
【００６５】 ΔＶO ＝（ＫＣ／Ｃ）・ΔＶi ＝Ｋ・ΔＶi このように、演算増幅器の利得Ｋを大きくすると、入力
容量が大きくなる。すなわち、各段の演算増幅器の利得
Ｋを小さくすると、次段の演算増幅器の入力容量が小さ
くなり、各段の演算増幅器の負荷容量が低減される。
容量が大きくなる。すなわち、各段の演算増幅器の利得
Ｋを小さくすると、次段の演算増幅器の入力容量が小さ
くなり、各段の演算増幅器の負荷容量が低減される。
【００６６】実施例のアナログ−デジタル変換回路にお
いては、各演算増幅器１１，１３のループ定数Ａｉが比
較例のアナログ−デジタル変換回路における演算増幅器
１１３の半分となっているので、各演算増幅器１１ａ，
１１，１３の負荷容量は２分の１となる。
いては、各演算増幅器１１，１３のループ定数Ａｉが比
較例のアナログ−デジタル変換回路における演算増幅器
１１３の半分となっているので、各演算増幅器１１ａ，
１１，１３の負荷容量は２分の１となる。
【００６７】これにより、同一の性能を有する演算増幅
器を用いた場合、演算増幅器１１ａ，１１，１３の限界
ＧＢ積周波数ｆOPMAX は３２０ＭＨｚとなる。したがっ
て、ループ周波数ｆLOOPは１６０ＭＨｚとなり、限界動
作周波数ｆSYS は８０ＭＨｚとなる。
器を用いた場合、演算増幅器１１ａ，１１，１３の限界
ＧＢ積周波数ｆOPMAX は３２０ＭＨｚとなる。したがっ
て、ループ周波数ｆLOOPは１６０ＭＨｚとなり、限界動
作周波数ｆSYS は８０ＭＨｚとなる。
【００６８】表１に実施例および比較例のアナログ−デ
ジタル変換回路における速度性能を示す。
ジタル変換回路における速度性能を示す。
【００６９】
【表１】
【００７０】表１に示すように、実施例においては、限
界動作周波数ｆSYS が８０ＭＨｚとなり、比較例の２０
ＭＨｚの４倍となっている。したがって、実施例のアナ
ログ−デジタル変換回路では、比較例のアナログ−デジ
タル変換回路の４倍の変換速度が得られる。
界動作周波数ｆSYS が８０ＭＨｚとなり、比較例の２０
ＭＨｚの４倍となっている。したがって、実施例のアナ
ログ−デジタル変換回路では、比較例のアナログ−デジ
タル変換回路の４倍の変換速度が得られる。
【００７１】実施例のアナログ−デジタル変換回路で
は、図３に示すように、８０ＭＨｚのクロック信号ＣＬ
Ｋに同期して各動作が行われる。これに対して、比較例
のアナログ−デジタル変換回路では、図５に示すよう
に、２０ＭＨｚのクロック信号ＣＬＫに同期して各動作
が行われる。
は、図３に示すように、８０ＭＨｚのクロック信号ＣＬ
Ｋに同期して各動作が行われる。これに対して、比較例
のアナログ−デジタル変換回路では、図５に示すよう
に、２０ＭＨｚのクロック信号ＣＬＫに同期して各動作
が行われる。
【００７２】比較例のアナログ−デジタル変換回路で
は、図５に破線で示すように、例えば２段目の回路１０
４内において、サブＡ／Ｄコンバータ１０９によるＡ／
Ｄ変換動作、Ｄ／Ａコンバータ１１０によるＤ／Ａ変換
動作および演算増幅器１１３による増幅および保持動作
が１／２クロック内で実行される。
は、図５に破線で示すように、例えば２段目の回路１０
４内において、サブＡ／Ｄコンバータ１０９によるＡ／
Ｄ変換動作、Ｄ／Ａコンバータ１１０によるＤ／Ａ変換
動作および演算増幅器１１３による増幅および保持動作
が１／２クロック内で実行される。
【００７３】一方、実施例のアナログ−デジタル変換回
路においては、図３に破線で示すように、例えば２段目
の回路４内において、サブＡ／Ｄコンバータ９によるＡ
／Ｄ変換動作および演算増幅器１１による増幅および保
持動作が同じタイミングで行われ、Ｄ／Ａコンバータ１
０によるＤ／Ａ変換動作および演算増幅器１３による増
幅および保持動作が同じタイミングで行われる。
路においては、図３に破線で示すように、例えば２段目
の回路４内において、サブＡ／Ｄコンバータ９によるＡ
／Ｄ変換動作および演算増幅器１１による増幅および保
持動作が同じタイミングで行われ、Ｄ／Ａコンバータ１
０によるＤ／Ａ変換動作および演算増幅器１３による増
幅および保持動作が同じタイミングで行われる。
【００７４】この場合、Ａ／Ｄコンバータ９によるＡ／
Ｄ変換動作、Ｄ／Ａコンバータ１０によるＤ／Ａ変換動
作および演算増幅器１１，１３による増幅および保持動
作が１クロック内で実行される。したがって、サブＡ／
Ｄコンバータ９およびＤ／Ａコンバータ１０のタイミン
グが緩和される。
Ｄ変換動作、Ｄ／Ａコンバータ１０によるＤ／Ａ変換動
作および演算増幅器１１，１３による増幅および保持動
作が１クロック内で実行される。したがって、サブＡ／
Ｄコンバータ９およびＤ／Ａコンバータ１０のタイミン
グが緩和される。
【００７５】このように、本実施例のアナログ−デジタ
ル変換回路においては、各段の回路３〜５内に２段の演
算増幅器１１ａ，１３または１１，１３が設けられてい
るので、各演算増幅器１１ａ，１１，１３のループ定数
を低減することができ、かつ各演算増幅器１１ａ，１
１，１３の負荷容量が低減される。その結果、各演算増
幅器１１ａ，１１，１３の性能を向上させることなく、
変換速度を高速化することが可能となる。
ル変換回路においては、各段の回路３〜５内に２段の演
算増幅器１１ａ，１３または１１，１３が設けられてい
るので、各演算増幅器１１ａ，１１，１３のループ定数
を低減することができ、かつ各演算増幅器１１ａ，１
１，１３の負荷容量が低減される。その結果、各演算増
幅器１１ａ，１１，１３の性能を向上させることなく、
変換速度を高速化することが可能となる。
【００７６】また、初段の回路３におけるビット構成が
４ビットに構成され、２段から最終段の回路４〜６のビ
ット構成が２ビットずつに均等分割され、４−２−２−
２構成が採用されているので、高い変換精度が得られる
（例えば特開平９−６９７７６号公報参照）。
４ビットに構成され、２段から最終段の回路４〜６のビ
ット構成が２ビットずつに均等分割され、４−２−２−
２構成が採用されているので、高い変換精度が得られる
（例えば特開平９−６９７７６号公報参照）。
【００７７】なお、上記実施例では、初段の回路３の演
算増幅器１１ａの利得が１となっているが、演算増幅器
１１ａの利得を他の演算増幅器１１と同様に２としても
よい。
算増幅器１１ａの利得が１となっているが、演算増幅器
１１ａの利得を他の演算増幅器１１と同様に２としても
よい。
【００７８】また、上記実施例では、各段の回路３〜５
において、２段の演算増幅器１１ａ，１３または１１，
１３が設けられているが、各段の回路に３段以上の演算
増幅器を設けてもよい。
において、２段の演算増幅器１１ａ，１３または１１，
１３が設けられているが、各段の回路に３段以上の演算
増幅器を設けてもよい。
【図面の簡単な説明】
【図１】本発明の一実施例におけるアナログ−デジタル
変換回路の構成を示すブロック図である。
変換回路の構成を示すブロック図である。
【図２】実施例のアナログ−デジタル変換回路の主要部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】図２のアナログ−デジタル変換回路における動
作タイミングを示す波形図である。
作タイミングを示す波形図である。
【図４】比較例のアナログ−デジタル変換回路の主要部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】図４のアナログ−デジタル変換回路における動
作タイミングを示す波形図である。
作タイミングを示す波形図である。
【図６】実施例および比較例のアナログ−デジタル変換
回路における演算増幅器の主要部の構成を示す回路図で
ある。
回路における演算増幅器の主要部の構成を示す回路図で
ある。
【図７】従来のアナログ−デジタル変換回路の構成を示
すブロック図である。
すブロック図である。
１ アナログ−デジタル変換回路 ３〜６ １段目〜４段目の回路 ９ サブＡ／Ｄコンバータ １０ Ｄ／Ａコンバータ １１，１１ａ，１３ 演算増幅器 １２ 減算回路
Claims (8)
- 【請求項１】 複数段の回路からなる構成を有し、各段
の回路はアナログ−デジタル変換器、デジタル−アナロ
グ変換器、減算回路および複数段に設けられた演算増幅
器を含むことを特徴とするアナログ−デジタル変換回
路。 - 【請求項２】 複数段の回路からなる多段パイプライン
構成を有し、各段の回路はアナログ−デジタル変換器、
デジタル−アナログ変換器、減算回路および複数段に設
けられた演算増幅器を含むことを特徴とするアナログ−
デジタル変換回路。 - 【請求項３】 少なくとも２段目以降の回路内の前記複
数段に設けられた演算増幅器の各段の利得がそれぞれ１
を越えるように設定されたことを特徴とする請求項１ま
たは２記載のアナログ−デジタル変換回路。 - 【請求項４】 各段の回路内の複数段の演算増幅器のう
ち前段側の演算増幅器の出力が同じ段の回路内の減算回
路に与えられ、後段側の演算増幅器の出力が次段の回路
内のアナログ−デジタル変換器および演算増幅器に与え
られることを特徴とする請求項１、２または３記載のア
ナログ−デジタル変換器。 - 【請求項５】 複数段の回路からなる多段パイプライン
構成を有し、 最終段の回路を除く各段の回路は、 前段の回路から与えられるアナログ信号をデジタル信号
に変換するアナログ−デジタル変換器と、 前段の回路から与えられる前記アナログ信号を増幅する
少なくとも１段の第１の演算増幅器と、 前記アナログ−デジタル変換器から出力されるデジタル
信号をアナログ信号に変換するデジタル−アナログ変換
器と、 前記第１の演算増幅器から出力されるアナログ信号と前
記デジタル−アナログ変換器から出力されるアナログ信
号との減算を行う減算回路と、 前記減算回路から出力されるアナログ信号を増幅する少
なくとも１段の第２の演算増幅器とを含むことを特徴と
するアナログ−デジタル変換回路。 - 【請求項６】 初段の回路内の前記第１の演算増幅器の
利得は１以上であることを特徴とする請求項５記載のア
ナログ−デジタル変換回路。 - 【請求項７】 前記最終段の回路は、前段の回路から与
えられるアナログ信号をデジタル信号に変換するアナロ
グ−デジタル変換器を含むことを特徴とする請求項５ま
たは６記載のアナログ−デジタル変換回路。 - 【請求項８】 初段の回路におけるビット構成が２段以
降の回路におけるビット構成よりも２ビット以上大きく
設定され、２段の回路から最終段の回路までのビット構
成が均等分割されたことを特徴とする請求項３、４また
は５記載のアナログ−デジタル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23981097A JP3384717B2 (ja) | 1997-09-04 | 1997-09-04 | アナログ−デジタル変換回路 |
| US09/145,285 US6304206B1 (en) | 1997-09-04 | 1998-09-02 | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| EP98307056A EP0901232A3 (en) | 1997-09-04 | 1998-09-02 | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23981097A JP3384717B2 (ja) | 1997-09-04 | 1997-09-04 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1188172A true JPH1188172A (ja) | 1999-03-30 |
| JP3384717B2 JP3384717B2 (ja) | 2003-03-10 |
Family
ID=17050199
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23981097A Expired - Fee Related JP3384717B2 (ja) | 1997-09-04 | 1997-09-04 | アナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3384717B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6683554B2 (en) | 2001-06-18 | 2004-01-27 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
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1997
- 1997-09-04 JP JP23981097A patent/JP3384717B2/ja not_active Expired - Fee Related
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