JP2005109643A - A/d変換回路、制御装置および絶縁型a/d変換装置 - Google Patents
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Abstract
【解決手段】 アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路11と、第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε)を出力する量子化誤差出力回路12と、前記量子化誤差出力回路の出力信号を所定増幅率(A)で増幅して出力する増幅回路13と、増幅回路の出力信号(ε×A)をM2ビットでデジタル化して出力する第2デジタル化回路14と、第1デジタル化回路のデジタル出力値B1と、第2デジタル化回路のデジタル出力値B2とから、デジタル出力値B3を生成するデジタル信号出力回路15とを備えたことを特徴とする。
【選択図】 図1
Description
本発明の他の目的は、低解像度デジタル化回路を複数組み合せて高解像度のデジタル信号を生成し当該デジタル信号により制御対象を制御する制御装置を提供することにある。
本発明のさらに他の目的は、複数のアナログ信号を入力して相互干渉なく高精度のA/D変換を行なうことができる絶縁型A/D変換装置を提供することにある。
(x2/x1)×2M1、または(x2/x1)×(2M1−1)
であることを特徴とする(1)または(2)に記載のA/D変換回路」を要旨とする。
(x2/x1)×2M1、または(x2/x1)×(2M1−1)
であることを特徴とする(4)または(5)に記載のA/D変換回路」を要旨とする。
(A−2)前記第1増幅回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1増幅回路の前記出力信号のデジタル化における量子化誤差(ε2)を出力する第2量子化誤差出力回路と、前記第2量子化誤差出力回路の出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路と、
・・・
(A−n)前記第(n−1)増幅回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第(n−1)増幅回路の前記出力信号のデジタル化における量子化誤差(εn)を出力する第n量子化誤差出力回路と、前記第n量子化誤差出力回路の出力信号を所定増幅率(An)で増幅して出力する第n増幅回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn×An)をM(n+1)ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)前記第1,第2,・・・,第n,第n+1デジタル化回路のデジタル出力値B1,B2,・・・,Bnから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路と、
を備えたことを特徴とするA/D変換回路」を要旨とする。
前記アナログ入力信号(Sa)と、前記共用されるデジタル化回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とする(7)に記載のA/D変換回路」を要旨とする。
〔x(k+1)/xk〕×2Mk、または〔x(k+1)/xk〕×(2Mk−1)
であることを特徴とする(7)または(8)に記載のA/D変換回路」を要旨とする。
(A−2)第1量子化誤差増幅出力回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差(ε2)を所定増幅率(A2)で増幅して出力する第2量子化誤差増幅出力回路と、
・・・
(A−n)前記第(n−1)量子化誤差増幅出力回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第n量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差(εn)を所定増幅率(An)で増幅して出力する第n量子化誤差増幅出力回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn×An)をMn+1ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)前記第1,第2,・・・,第nデジタル化回路のデジタル出力値B1,B2,・・・,Bn,B(n+1)とから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路とを備えたことを特徴とするA/D変換回路」を要旨とする。
前記アナログ入力信号(Sa)と、前記共用されるデジタル化回路の後段の量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器を備えたことを特徴とする(10)に記載のA/D変換回路」を要旨とする。
〔x(k+1)/xk〕×2Mk、または〔x(k+1)/xk〕×(2Mk−1)
であることを特徴とする(10)または(11)に記載のA/D変換回路」を要旨とする。
前記D/A変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する差分出力回路、
前記差分出力回路の差分出力信号を所定増幅率(A)で増幅して出力する増幅回路、および、
前記増幅回路の出力信号を所定ビットでデジタル化してデジタル出力値を出力するD/A変換回路、
前記各D/A変換回路のデジタル出力値を入力して制御演算を行なう制御演算回路と、
前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路と、
を備えたことを特徴とする制御装置」を要旨とする。
前記第1D/A変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する第1差分出力回路、
前記第1差分出力回路の差分出力信号を所定増幅率(A1)で増幅して出力する第1増幅回路、および、
前記第1増幅回路の出力信号をM2ビットでデジタル化してデジタル出力値B2を出力する第1D/A変換回路、
(A−2)M2ビットのデジタル目標値B2をアナログ変換して出力する第2D/A変換回路、
前記第2D/A変換回路のアナログ出力信号と、前記第1増幅回路のアナログ出力信号との差分を出力する第2差分出力回路、
前記第2差分出力回路の差分出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路、および、
前記第2増幅回路の出力信号をM3ビットでデジタル化してデジタル出力値B3を出力する第2D/A変換回路、
・・・
(A−n)Mnビットのデジタル目標値Bnをアナログ変換して出力する第nD/A変換回路、
前記第nD/A変換回路のアナログ出力信号と、第(n−1)増幅回路のアナログ出力信号との差分を出力する第n差分出力回路、
前記第n差分出力回路の差分出力信号を所定増幅率(An)で増幅して出力する第n増幅回路、
前記第n増幅回路の出力信号をMn+1ビットでデジタル化してデジタル出力値Bn+1を出力する第nD/A変換回路、
(B)前記各D/A変換回路のデジタル出力値B1,B2,・・・,B3を入力して制御演算を行なう制御演算回路、および前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路、
を備えたことを特徴とする制御装置」を要旨とする。
さらに、複数のアナログ信号のA/D変換において相互干渉がない変換処理を行なうことができる絶縁型A/D変換装置を提供できる。本発明のA/D変換回路は、低コストで製造できるので、図3に示したような、絶縁回路の後段に1つのA/D変換回路を配置する構成を採用せずに、各入力にそれぞれA/D変換回路を設け、この後段に絶縁回路を配置する構成を採用した絶縁型A/D変換装置が実現できる。
A=(x2/x1)×2M1とすることができる。
たとえば、アナログ入力電圧Saが6.9〔V〕の場合、第1デジタル化回路11は、6〔V〕に相当する3ビット換算の値「B1:110」を出力する。また、増幅回路13には、入力電圧Sa(=6.9〔V〕)と、E2(=6.0〔V〕)との差分値ε(=0.9〔V〕)とが入力され、増幅回路13は第2デジタル化回路14に増幅した信号を出力する。
A=(x2/x1)×2M1=8
とすることができ、その出力値ε×Aは7.2〔V〕である。したがって、第2デジタル化回路14は、7.2〔V〕に相当する3ビット換算の値「B2:111」を出力する。
デジタル信号出力回路15は、「B1:110」,「B2:111」とから「B3:110111」を生成して出力する。なお、「B3:110111」は、8〔V〕をフルレンジとするとした場合には、7.0〔V〕に相当する。
図8のA/D変換回路1では、第1デジタル化回路11の符号化回路111を除く部分と、量子化誤差出力回路12とを単一チップとして構成することができる。
以下、動作レンジを0〜8〔V〕(すなわち、x1=8〔V〕)、m=8として図8のA/D変換回路1の動作を説明する。ここでは、E1=8〔V〕,E2=7〔V〕,・・・,E8=1〔V〕とする。
したがって、符号化回路111は、Hレベルの信号を差分出力回路DIF2のみから入力し(差分出力回路DIF1,DIF3,・・・,DIFmはLレベル)、6〔V〕に相当する3ビット換算の値「B1:110」を出力する。
また、増幅回路13には、入力電圧Sa(=6.9〔V〕)と、E3(=6.0〔V〕)との差分値ε(=0.9〔V〕)とが入力され、増幅回路13は第2デジタル化回路14に増幅した信号を出力する。
A=(x2/x1)×2M1=8
となり、その出力値ε×Aは7.2〔V〕である。したがって、第2デジタル化回路14は、7.2〔V〕に相当する3ビット換算の値「B2:111」を出力する。
デジタル信号出力回路15は、「B1:110」,「B2:111」とから「B3:110111」を生成して出力する。なお、「B3:110111」は、8〔V〕をフルレンジとするとした場合には、7.0〔V〕に相当する。
図9では、増幅回路13には、差分出力回路DIFkの出力端子が抵抗rbkを介して接続されている。図9のA/D変換回路1では、第1デジタル化回路11の符号化回路111を除く部分と、量子化誤差出力回路12とを単一チップとして構成することができる。
たとえば、アナログ入力電圧Saが6.9〔V〕の場合、コンパレータCMP21,CMP22は何れも負出力となり、Tr2がオフとなる。一方、コンパレータCMP11は負出力であるがCMP12が正出力であるのでTr1はオンとなる。また、コンパレータCMP32,CMP42,・・・,CMP82は負出力であるがCMP31,CMP41,・・・,CMP81が正出力であるのでTr3,Tr4,・・・,Tr8は全てオンとなる。
したがって、符号化回路111は、Lレベルの信号を差分出力回路DIF2のみから入力し(差分出力回路DIF1,DIF3,・・・,DIFmはHレベル)、6〔V〕に相当する3ビット換算の値「B1:110」を出力する。
また、増幅回路13には、入力電圧Sa(=6.9〔V〕)と、E3(=6.0〔V〕)との差分値ε(=0.9〔V〕)が、抵抗rb2を介して入力される。他の抵抗rb1,rb3,・・・,rbmを介して入力される値は、トランジスタスイッチTr1,Tr2,・・・,Trmがオンなので、全て0〔V〕となる。
増幅回路13は第2デジタル化回路14に、抵抗rb2を介して入力されたデータのみを増幅した信号を出力する。
A=(x2/x1)×2M1=8
となり、その出力値ε×Aは7.2〔V〕である。したがって、第2デジタル化回路14は、7.2〔V〕に相当する3ビット換算の値「B2:111」を出力する。
デジタル信号出力回路15は、「B1:110」,「B2:111」とから「B3:110111」を生成して出力する。なお、「B3:110111」は、8〔V〕をフルレンジとするとした場合には、7.0〔V〕に相当する。
図10のA/D変換回路1では、第1デジタル化回路11の符号化回路111を除く部分と、量子化誤差出力回路12とを単一チップとして構成することができる。
以下、動作レンジを0〜8〔V〕(すなわち、x1=8〔V〕)、m=8として図10のA/D変換回路1の動作を説明する。ここでは、E1=8〔V〕,E2=7〔V〕,・・・,E8=1〔V〕とする。
したがって、符号化回路111は、Hレベルの信号を差分出力回路DIF1,DIF2から入力する(差分出力回路DIF1,DIF3,・・・,DIFmはLレベル)。符号化回路111は、DIF1,DIF2がHレベルであることから、アナログ入力電圧Saは6〔V〕以上、7〔V〕未満であることがわかるので、6〔V〕に相当する3ビット換算の値「B1:110」を出力する。
また、増幅回路13には、抵抗rb2を介して入力電圧Sa(=6.9〔V〕)と、E3(=6.0〔V〕)との差分値ε(=0.9〔V〕)とが入力され、他の入力信号は電気的に絶縁してされているので、増幅回路13は第2デジタル化回路14に増幅した信号を出力する。
A=(x2/x1)×2M1=8
となり、その出力値ε×Aは7.2〔V〕である。したがって、第2デジタル化回路14は、7.2〔V〕に相当する3ビット換算の値「B2:111」を出力する。
デジタル信号出力回路15は、「B1:110」,「B2:111」とから「B3:110111」を生成して出力する。なお、「B3:110111」は、8〔V〕をフルレンジとするとした場合には、7.0〔V〕に相当する。
また、量子化誤差出力回路12は、アナログ入力信号Saと基準電圧E2,・・・,Em,Em+1との差を出力するm個の差分出力回路DIF1,DIF2,・・・,DIFmと、差分出力回路DIF1,DIF2,・・・,DIFmの出力端子とグランド(ゼロ電位)との間に接続されたツェナーダイオードZD1,ZD2,・・・,ZDmと、差分出力回路DIF1,DIF2,・・・,DIFmの出力端子とグランド(ゼロ電位)との間に接続されたトランジスタスイッチTr1,Tr2,・・・,Trmと、符号化回路111とから構成される。Em+1はEmよりも小さい値に設定する。Em+1=0〔V〕(グランド電位)とする場合には、図13(B)に示すように差分出力回路DIFmを省略することができる。
図11では、増幅回路13には、差分出力回路DIFkの出力端子が出力端子は抵抗rbkを介して接続されている。
図11のA/D変換回路1では、第1デジタル化回路11の符号化回路111を除く部分と、量子化誤差出力回路12とを単一チップとして構成することができる。
以下、動作レンジを0〜8〔V〕(すなわち、x1=8〔V〕)、m=8として図11のA/D変換回路1の動作を説明する。ここでは、E1=8〔V〕,E2=7〔V〕,・・・,E8=1〔V〕とする。
また、コンパレータCMP3,CMP4,・・・,CMP82は負出力であるのでTr3,Tr4,・・・,Tr8は全てオンとなる。このとき、増幅回路13へは0〔V〕がそれぞれ入力される。つまり、図11のA/D変換回路1では、実質上、差分出力回路DIF2の結果のみが増幅器13に入力される。
したがって、符号化回路111は、Hレベルの信号を差分出力回路DIF1,DIF2から入力する(差分出力回路DIF1,DIF3,・・・,DIFmはLレベル)。符号化回路111は、DIF1,DIF2がHレベルであることから、アナログ入力電圧Saは6〔V〕以上、7〔V〕未満であることがわかるので、6〔V〕に相当する3ビット換算の値「B1:110」を出力する。
一方、第2デジタル化回路14の動作レンジが0〜8〔V〕(すなわち、x2=8〔V〕)、3ビット出力であるとすると、増幅回路13の増幅率Aは、
A=(x2/x1)×2M1=8
となり、その出力値ε×Aは7.2〔V〕である。したがって、第2デジタル化回路14は、7.2〔V〕に相当する3ビット換算の値「B2:111」を出力する。
上記した実施形態では、基本となる第1デジタル信号から、より解像度が高い第2デジタル信号を生成し、第2デジタル信号から更に解像度が高い第3デジタル信号を生成する。このようにして、順次解像度が高い第nデジタル信号を生成し、これらデジタル信号を合成(結合)してビット数が多いデジタル信号を生成することができる。
第2デジタル化回路212は、第1増幅回路231の出力信号をM2ビットでデジタル化して出力する。第2量子化誤差出力回路222は、第2デジタル化回路212による第1増幅回路の前記出力信号のデジタル化における量子化誤差ε2を出力する。第2増幅回路232は、第2量子化誤差出力回路222の出力信号を増幅率A2で増幅して出力する。
第4デジタル化回路214は、第3増幅回路233の出力信号ε3×A3をM4ビットでデジタル化して出力する。
デジタル信号出力回路24は、第1,第2,第3,第4デジタル化回路211,212,213,214のデジタル出力値B1,B2,B3,B4から、デジタル出力値Bqを出力する。
図14では、第1,第2,第3,第4デジタル化回路211,212,213,214、第1,第2,第3量子化誤差出力回路221,222,223、第1,第2,第3増幅回路231,232,233を用いてデジタル信号Bqを生成したが、本実施形態では、第1〜第m+1(mは4以上の整数)のデジタル化回路と、第1〜第mの量子化誤差出力回路および増幅回路によりデジタル信号Bqを生成することができることは言うまでもない。
図15において、A/D変換回路2は、デジタル化共用回路21と、第1,第2,第3量子化誤差出力回路221,222,223と、増幅回路231,232,233と、デジタル信号出力回路24と、アナログ信号切替え器25と、サンプルホールド回路260,261,262,263と、デジタル信号切替え器27とからなる。
デジタル化共用回路21は、アナログ入力信号SaからM1ビットのデジタル信号B1を生成し、これをデジタル信号切替え器27に出力する。デジタル信号切替え器27は、デジタル信号B1をデジタル信号出力回路24に出力するとともに、第1量子化誤差出力回路221に出力する。デジタル信号出力回路24は、デジタル信号B1を所定レジスタに一時保存する。一方、第1量子化誤差出力回路221は、アナログ入力信号Saとデジタル信号出力回路24からのデジタル信号B1とを入力し、デジタル信号B1の生成における量子化誤差ε1を検出する。増幅回路231は、量子化誤差ε1を増幅率A1で増幅し、ε1×A1としてサンプルホールド回路261に出力する。
そして、デジタル化共用回路21は、M4ビットのデジタル信号B4を生成し、デジタル信号出力回路24は、デジタル信号B4を所定レジスタに保存する。
デジタル信号出力回路24は、デジタル信号B1,B2,B3,B4から、デジタル出力信号Bqを生成して出力する。
図15では、第1,第2,第3量子化誤差出力回路221,222,223、第1,第2,第3増幅回路231,232,233を用いてデジタル信号Bqを生成したが、本実施形態では、第1〜第m(mは4以上の整数)の量子化誤差出力回路および増幅回路によりデジタル信号Bqを生成することができることは言うまでもない。
すなわち、図16において、A/D変換回路2は、デジタル化共用回路21と、量子化誤差出力回路22と、増幅回路23と、デジタル信号出力回路24と、アナログ信号切替え器25と、サンプルホールド回路260,261とからなる。
量子化誤差出力回路22は、アナログ入力信号Saと量子化誤差出力回路22のデジタル信号B1とを入力し、デジタル信号B1の生成における量子化誤差ε1を検出する。増幅回路23は量子化誤差ε1を増幅率Aで増幅し、ε1×Aとしてサンプルホールド回路261に出力する。
デジタル信号出力回路24は、デジタル信号B1,B2,B3,B4から、デジタル出力信号Bqを生成して出力する。
もちろん、本実施形態では、デジタル信号を4つ以上(すなわち、B1,B2,B3,B4,・・・,Bm)用いてデジタル出力信号Bqを生成することもできることは言うまでもない。
初期状態では、制御演算回路37は、目標値信号として、精度が低いデジタル目標値Stgt1を出力しており、差分出力回路33は、デジタル目標値Stgt1に対応するアナログ信号と制御対象39からのアナログ信号Saとの差分を出力する。たとえば、デジタル目標値が、「011010110」である場合には、Stgt1は、「011000000」である。
アナログマルチプレクサ35は増幅器が接続されない端子から差分値を出力し、A/D変換器36はこの差分値をNビットのデジタル信号に変換して、制御演算回路37に出力する。制御演算回路37は当該差分値がゼロとなるようなデジタル値を制御信号生成回路38に出力し、御信号生成回路38は所定の操作信号Scを制御対象39に出力する。
ユニットDDC1,DDC2,・・・,DDCnは、D/A変換器31と、サンプルホールド回路32と、差分出力回路33と、増幅回路34(増幅率A1,A2,・・・,An)と、A/D変換器36とからなる。また、制御演算回路37は、目標値制御回路371と、主制御回路372と、デジタル目標信号出力回路P0,P2,・・・,Pn−1とから構成されている。
たとえば、n=3である場合(すなわち、DC/DC信号変換ユニットがDDC1,DDC2,・・・,DDC3の3つからなる場合)において、T1=010,T2=110,T3=001であるとする。制御対象39からのアナログ信号SaとT1=010に相当するアナログ値(DDC1のD/A変換器31の出力)との差分値が、図19(a)の所定範囲(F1で示す範囲)に入ったときには、主制御回路372は当該差分値が、T2=110に近づくように制御対象39を制御する。
この制御の結果、DDC1の増幅器34からのアナログ値とT2=110に相当するアナログ値(DDC2のD/A変換器31の出力)との差分値が図19(b)所定範囲(F2で示す範囲)に入ったときには、主制御回路372は当該差分値が、T3=001に近づくように制御対象39を制御する(図19(c)参照)。
また、上位3ビットはT3が「010yyyxxx」である場合に、「yyy」の値に応じて決定される。「yyy」がたとえば「001」であるときには、T2は「010」とされるが、ここでは「yyy」は「110」であるので、T1は「011」である(図20(A)(d)参照)。
この後、実際値が、T3により制御可能な範囲内となると「010110001」に近づくような制御がなされる(図20(B)(d)参照)。
DC/DC信号変換装置DDCは、D/A変換器31と、サンプルホールド回路321,322と、差分出力回路33と、増幅回路34と、アナログマルチプレクサ35と、A/D変換器36とからなる。また、制御演算回路37は、目標値制御回路371と、差分値発生回路372と、制御データ生成回路373と、デジタル目標信号出力回路Pとから構成されている。
差分データ生成ユニットDGU1,DGU2,・・・,DGUrは、相互に独立しており、制御対象39からSas1,Sas2,・・・,Sasrを入力するとともに、目標値Sdt1,Sdt2,・・・,Sdtrを入力して、第1,第2,第3実施形態で説明した制御を行なうことができる。
たとえば、差分データ生成ユニットDGU1,DGU2,・・・,DGUrは、それぞれ、図17の制御装置3の複数のDC/DC信号変換ユニット(DDC1,DDC2,・・・,DDCn)、あるいは図21のDC/DC信号変換装置DDCにより構成することができる。
A/D変換回路511,512,513,514として、第1〜第10実施形態のA/D変換回路を用いることで、従来の絶縁型A/D変換装置と比べて十分に低コストの絶縁型A/D変換装置の実現が可能となる。なお、図24では、A/D変換回路を4段にして構成したが5段以上にして構成することができることは言うまでもない。
3 制御装置
5 絶縁型A/D変換装置
11 第1デジタル化回路
12 量子化誤差出力回路
13,341,342 増幅回路
14 第2デジタル化回路
15 デジタル信号出力回路
21 デジタル化共用回路
22 量子化誤差出力回路
24 デジタル信号出力回路
25 アナログ信号切替え器
27 デジタル信号切替え器
31 D/A変換器
33,122,DIFk 差分出力回路
35 アナログマルチプレクサ
36 A/D変換器
37 制御演算回路
38 制御信号生成回路
39 制御対象
52 デジタル信号マルチプレクサ
111 符号化回路
121 D/A変換器
122 差分出力回路
211 第1デジタル化回路
212 第2デジタル化回路
213 第3デジタル化回路
214 第4デジタル化回路
221 第1量子化誤差出力回路
222 第2量子化誤差出力回路
223 第3量子化誤差出力回路
231 第1増幅回路
232 第2増幅回路
233 第3増幅回路
260,261,321 サンプルホールド回路
371 目標値制御回路
372 主制御回路
511,512,513,514 A/D変換回路
I1,I2,I3,I4 アイソレータ
Claims (20)
- アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、
前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε)を出力する量子化誤差出力回路と、
前記量子化誤差出力回路の出力信号を所定増幅率(A)で増幅して出力する増幅回路と、
前記増幅回路の出力信号(ε×A)をM2ビットでデジタル化して出力する第2デジタル化回路と、爬虫類
前記第1デジタル化回路のデジタル出力値B1と、前記第2デジタル化回路のデジタル出力値B2とから、デジタル出力値B3を生成するデジタル信号出力回路と、
を備えたことを特徴とするA/D変換回路。 - 前記第1デジタル化回路と、前記第2デジタル化回路とがデジタル化共用回路により共用されてなる請求項1に記載のA/D変換回路であって、
前記アナログ入力信号(Sa)と、前記増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第1デジタル化回路として機能するときと前記第2デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器、を備えたことを特徴とする請求項1に記載のA/D変換回路。 - 前記増幅回路の増幅率が、第1デジタル化回路の動作レンジをx1〔V〕、第2デジタル化回路の動作レンジをx2〔V〕として、
(x2/x1)×2M1、または(x2/x1)×(2M1−1)
であることを特徴とする請求項1または2に記載のA/D変換回路。 - アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、
前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε)を所定増幅率で増幅して出力する量子化誤差増幅出力回路と、
前記量子化誤差増幅出力回路の出力信号(ε×A)をM2ビットでデジタル化して出力する第2デジタル化回路と、
前記第1デジタル化回路のデジタル出力値B1と、前記第2デジタル化回路のデジタル出力値B2とから、デジタル出力値B3を出力するデジタル信号出力回路と、
を備えたことを特徴とするA/D変換回路。 - 前記第1デジタル化回路と、前記第2デジタル化回路とがデジタル化共用回路により共用されてなる請求項4に記載のA/D変換回路であって、
前記アナログ入力信号(Sa)と、前記量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記第1デジタル化回路として機能するときと前記第2デジタル化回路として動作するときの出力信号を切り換えるデジタル切替え器、を備えたことを特徴とするA/D変換回路。 - 前記量子化誤差増幅出力回路の増幅率が、第1デジタル化回路の動作レンジをx1〔V〕、第2デジタル化回路の動作レンジをx2〔V〕として、
(x2/x1)×2M1、または(x2/x1)×(2M1−1)
であることを特徴とする請求項4または5に記載のA/D変換回路。 - (A−1)アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε1)を出力する第1量子化誤差出力回路と、前記第1量子化誤差出力回路の出力信号を所定増幅率(A1)で増幅して出力する第1増幅回路と、
(A−2)前記第1増幅回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1増幅回路の前記出力信号のデジタル化における量子化誤差(ε2)を出力する第2量子化誤差出力回路と、前記第2量子化誤差出力回路の出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路と、
・・・
(A−n)前記第(n−1)増幅回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第(n−1)増幅回路の前記出力信号のデジタル化における量子化誤差(εn)を出力する第n量子化誤差出力回路と、前記第n量子化誤差出力回路の出力信号を所定増幅率(An)で増幅して出力する第n増幅回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn×An)をM(n+1)ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)
前記第1,第2,・・・,第n,第n+1デジタル化回路のデジタル出力値B1,B2,・・・,Bnから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路と、
を備えたことを特徴とするA/D変換回路。 - 前記第1から第nデジタル化回路の少なくとも2つが、デジタル化共用回路により共用されてなる請求項7に記載のA/D変換回路であって、
前記アナログ入力信号(Sa)と、前記共用されるデジタル化回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器、またはさらに、前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器とを備えたことを特徴とする請求項7に記載のA/D変換回路。 - 前記第(k+1)増幅回路(k:1,2,・・・,n−1)の増幅率が、第kデジタル化回路の動作レンジをxk〔V〕、第(k+1)デジタル化回路の動作レンジをx(k+1)〔V〕として、
〔x(k+1)/xk〕×2Mk、または〔x(k+1)/xk〕×(2Mk−1)
であることを特徴とする請求項7または8に記載のA/D変換回路。 - (A−1)アナログ入力信号(Sa)をM1ビットでデジタル化して出力する第1デジタル化回路と、前記第1デジタル化回路による前記アナログ入力信号(Sa)のデジタル化における量子化誤差(ε1)を増幅して出力する第1量子化誤差増幅出力回路と、
(A−2)第1量子化誤差増幅出力回路の出力信号をM2ビットでデジタル化して出力する第2デジタル化回路と、前記第2デジタル化回路による前記第1量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差(ε2)を所定増幅率(A2)で増幅して出力する第2量子化誤差増幅出力回路と、
・・・
(A−n)前記第(n−1)量子化誤差増幅出力回路の出力信号をMnビットでデジタル化して出力する第nデジタル化回路と、前記第nデジタル化回路による前記第n量子化誤差増幅出力回路の前記出力信号のデジタル化における量子化誤差(εn)を所定増幅率(An)で増幅して出力する第n量子化誤差増幅出力回路と、
(B)前記第n量子化誤差増幅出力回路の出力信号(εn×An)をMn+1ビットでデジタル化して出力する第(n+1)デジタル化回路と、
(C)前記第1,第2,・・・,第nデジタル化回路のデジタル出力値B1,B2,・・・,Bn,B(n+1)とから、所定ビットのデジタル信号Bqを出力するデジタル信号出力回路と、
を備えたことを特徴とするA/D変換回路。 - 前記第1から第nデジタル化回路の少なくとも2つが、デジタル化共用回路により共用されてなる請求項10に記載のA/D変換回路であって、
前記アナログ入力信号(Sa)と、前記共用されるデジタル化回路の後段の量子化誤差増幅出力回路の出力信号とを切り換えるアナログ切替え器、またはさらに前記デジタル化共用回路が前記共用されるデジタル化回路の何れかの回路として機能するときの出力信号を切り換えるデジタル切替え器を備えたことを特徴とする請求項10に記載のA/D変換回路。 - 前記第k量子化誤差増幅出力回路の増幅率が、第kデジタル化回路の動作レンジをxk〔V〕、第(k+1)デジタル化回路の動作レンジをx(k+1)〔V〕として、
〔x(k+1)/xk〕×2Mk、または〔x(k+1)/xk〕×(2Mk−1)
であることを特徴とする請求項10または11に記載のA/D変換回路。 - 前記デジタル信号出力回路の後段にデジタル絶縁回路が設けられていることを特徴とする請求項1から12の何れかに記載のA/D変換回路。
- デジタル目標値を所定精度のデジタル信号として入力し、当該デジタル信号をアナログ信号に変換して出力するD/A変換回路、
前記D/A変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する差分出力回路、
前記差分出力回路の差分出力信号を所定増幅率(A)で増幅して出力する増幅回路、および、
前記増幅回路の出力信号を所定ビットでデジタル化してデジタル出力値を出力するD/A変換回路、
前記各D/A変換回路のデジタル出力値を入力して制御演算を行なう制御演算回路と、
前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路と、
を備えたことを特徴とする制御装置。 - 前記制御演算回路は、ある精度のデジタル目標値による制御により、前記制御対象のアナログ出力信号が所定の範囲内となったときは、より高い精度のデジタル目標値による制御に切り替えることを特徴とする請求項14に記載の制御装置。
- (A−1)M1ビットのデジタル目標値B1をアナログ変換して出力する第1D/A変換回路、
前記第1D/A変換回路のアナログ出力信号と、制御対象のアナログ出力信号との差分を出力する第1差分出力回路、
前記第1差分出力回路の差分出力信号を所定増幅率(A1)で増幅して出力する第1増幅回路、および、
前記第1増幅回路の出力信号をM2ビットでデジタル化してデジタル出力値B2を出力する第1D/A変換回路、
(A−2)M2ビットのデジタル目標値B2をアナログ変換して出力する第2D/A変換回路、
前記第2D/A変換回路のアナログ出力信号と、前記第1増幅回路のアナログ出力信号との差分を出力する第2差分出力回路、
前記第2差分出力回路の差分出力信号を所定増幅率(A2)で増幅して出力する第2増幅回路、および、
前記第2増幅回路の出力信号をM3ビットでデジタル化してデジタル出力値B3を出力する第2D/A変換回路、
・・・
(A−n)Mnビットのデジタル目標値Bnをアナログ変換して出力する第nD/A変換回路、
前記第nD/A変換回路のアナログ出力信号と、第(n−1)増幅回路のアナログ出力信号との差分を出力する第n差分出力回路、
前記第n差分出力回路の差分出力信号を所定増幅率(An)で増幅して出力する第n増幅回路、
前記第n増幅回路の出力信号をMn+1ビットでデジタル化してデジタル出力値Bn+1を出力する第nD/A変換回路、
(B)
前記各D/A変換回路のデジタル出力値B1,B2,・・・,B3を入力して制御演算を行なう制御演算回路、および前記制御演算回路のデジタル信号出力値に基づき制御信号を生成してこれを前記制御対象に出力する制御信号生成回路、
を備えたことを特徴とする制御装置。 - 前記第kデジタル化回路、第k差分出力回路、第k増幅回路、および第kD/A変換回路からなる各ユニット(k:1,2,・・・,n)が、一つの、デジタル化回路、差分出力回路、増幅回路、D/A変換回路からなる共用回路により共用されている請求項16に記載のA/D変換回路であって、前記アナログ入力信号(Sa)と、前記共用される回路の後段の増幅回路の出力信号とを切り換えるアナログ切替え器を備えたことを特徴とする請求項16に記載のA/D変換回路。
- 前記デジタル化回路のデータ出力経路にデジタル絶縁回路が設けられていることを特徴とする請求項14から17に記載の制御装置。
- A/D変換回路と、前記A/D変換回路のデータ出力経路に設けたデジタル絶縁回路とからなる複数の回路セット、および、前記各回路セットからデータ出力信号を入力し、何れかの出力信号を選択出力する選択回路を備えたことを特徴とする絶縁型A/D変換装置。
- 前記各A/D変換装置は、絶縁型変圧器から動作電力の供給を受けることを特徴とする請求項19に記載の絶縁型A/D変換装置。
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