KR20000044683A - 연속적 접근 방식 아날로그-디지털 변환기 - Google Patents

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Abstract

본 발명은 클록 피드쓰루에 의한 영향과 오프셋을 감소시킬 수 있는 아날로그-디지털 변환기를 제공하기 위하여, 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환기에 있어서, 외부로부터의 아날로그 입력 신호를 수신하여 샘플링하고 유지하기 위한 입력단; 연속적 접근 레지스터로부터의 디지털 코드값에 대응하는 아날로그 비교 신호를 생성하는 디지털-아날로그 변환기; 상기 디지털-아날로그 변환기에 사용되는 기준 전압의 1/2에 해당하는 전위를 샘플링하고 유지하여 기준 전압의 1/2에 해당하는 전위를 갖는 참조 전압으로 출력하기 위한 참조 전압 생성기; 상기 입력단으로부터 샘플링된 입력 신호 및 상기 참조 전압 생성기로부터의 참조 전압과 상기 디지털-아날로그 변환기로부터의 아날로그 비교 신호를 수신하여 상기 샘플링된 입력 신호와 상기 아날로그 비교 신호를 비교하는 비교기; 상기 비교기로부터의 정 및 부 출력을 일시적으로 저장하기 위한 래치; 상기 래치로부터의 출력에 응답하여 상기 입력된 아날로그 신호의 디지털 코드값을 생성하는 SAR 로직을 포함하는 아날로그-디지털 변환기를 제공한다.

Description

연속적 접근 방식 아날로그-디지털 변환기
본 발명은 아날로그-디지털 변환기에 관한 것이며, 특히 연속적 접근 방식(successive approximation type)의 아날로그-디지털 변환기에 관한 것이다.
일반적으로 아날로그-디지털 변환기(Analog-to-Digital Converter ; 이하, "ADC"라 함)는 최근의 오디오 또는 비디오 기기와 같은 아날로그 신호와 디지털 신호의 인터페이스가 요구되는 장치에 사용된다. 상기와 같은 ADC에는 여러 가지 타입의 것이 존재하지만, 일반적으로 사용되는 연속 근사 레지스터(successive approximation register ; 이하, "SAR"이라 함) 로직을 포함하는 SAR 타입의 ADC에 관하여 설명하기로 한다.
도 1을 참조하면, 도 1은 종래의 SAR 타입의 ADC의 개념적 블록도이다. 도시된 바와 같이, 상기 종래의 ADC(100)는, 디지털-아날로그 변환기(Digital To Analog Converter ; 이하, "DAC")(102)와, 입력되는 두 신호의 크기를 비교하여 둘 중의 어느 하나가 크면 하이를 출력하고 작으면 로우를 출력하는 비교기(Comparator)(104)와, 상기 SAR을 포함하여 입력된 신호의 디지털 코드를 생성하는 SAR 로직(106)과, 외부로부터의 아날로그 신호를 샘플링하고 유지하는 입력단(108)을 포함한다.
상기 종래의 SAR 타입 ADC의 동작을 살펴보면, 먼저 아날로그 입력 신호를 상기 입력단(108)에서 샘플링(sampling)하여 이 샘플링된 값을 유지(hold)하면서 변환 동작이 개시된다. 샘플링된 값은 상기 비교기(104)의 일측 입력단으로 입력된다. 상기 비교기(104)의 타측 입력은 상기 DAC(102)의 출력에 접속된다. 상기 DAC(102)의 초기값은 상기 SAR 로직(106)에 의하여 상기 DAC에 공급되는 기준 전압(Vref)의 1/2(Vref/2)가 된다. 예를 들어, 해상도가 8 비트인 ADC의 경우에는, 상기 SAR 로직(106)의 초기값은 1000 0000으로 설정되고, 이 초기값은 상기 DAC(102)를 거쳐 상기 기준 전압의 1/2의 전위(Vref/2)가 상기 비교기(104)의 타측 입력에 인가된다.
상기 비교기(104)는, 상기 입력단(108)에서 샘플링된 입력 값과 상기 DAC(102)로부터의 값을 비교하여 상기 SAR 로직(106)의 최상위 비트를 결정한다. 예를 들여, 기준 전위(Vref)가 5V이고 샘플링된 입력값이 3V라고 가정하면, 상기 샘플링된 입력값이 상기 DAC(102)로부터 공급되는 값인 기준 전위의 1/2(Vref/2)인 2.5V보다 크므로, 상기 비교기(104)의 출력은 로직 "1"이 되고, 이 값은 상기 SAR 로직(106)으로 입력되어 상기 SAR의 최상위 비트의 값을 1로 유지하며, 그 다음 순위의 비트를 로직 "1"로 하여, 전체 SAR 비트는 1100 0000이 된다.
상기 SAR의 현재 값인 1100 0000은 다시 상기 DAC(102)에 의하여 아날로그 전위 값으로 변환되며, 그 값은 약 3.65V가 된다. 이 값은 다시 상기 비교기(104)로 입력되어 상기 샘플링된 입력 값과 비교되는데, 상기 DAC(102)로부터의 값이 샘플링된 입력값보다 크므로, 상기 비교기(104)의 출력은 로직 "0"이 되어, 상기 SAR 로직(106)은 상기 SAR의 현재 순위의 비트를 로직 "0"로 변경시킨다(즉, 1000 0000). 다음으로, 그 다음 하위 비트를 로직 "1"로 하여(즉, 1010 0000) 상기 DAC(102)에 인가하고 비교하는 상기 과정을 최하위 비트까지 반복하면 상기 샘플링된 아날로그 입력 값에 대한 디지털 코드가 결정된다.
그러나, 상기한 바와 같은 SAR 방식 ADC의 경우에는, n 비트의 해상도를 갖기 위하여 n번의 근사 접근(approximation)이 필요하게 되어 수십 Khz 내지 수백 Khz 범위의 변환 속도를 갖는다. 또한, 연속적인 입력 신호를 변환할 수 없으므로, 샘플링 및 유지 회로(이하, "S/H 회로"라 함)가 반드시 필요하게 되는데, 이러한 S/H회로에서는 제어 게이트(Control Gate)에 의한 클록의 피드쓰루(Clock Feedthrough)에 의하여 실제의 입력값과 다른 오프셋(Offset)이 존재하게 된다. 이러한 실제와는 다른 오프셋은 아날로그-디지털 변환의 정확도에 나쁜 영향을 미치게 된다. 종래에 상기의 클록 피드쓰루를 감소시키기 위하여 상기 제어 게이트와 역상으로 더미 스위치(Dummy Switch)를 인가하는 방법이 제안되었데, 이 방법에 의하면 제조 공정상의 편차 및 기타 요인으로 인해 오히려 클록 피드쓰루의 영향을 더욱 심화할 수 있다는 것이 알려져 있다.
나아가, 상기 ADC의 구성 요소인 비교기(104)도 또한 자체의 오프셋을 갖고 있으므로, 이러한 오프셋을 감소시켜야 하는 문제가 있다.
따라서, 본 발명의 목적은 클록 피드쓰루에 의한 영향과 오프셋을 감소시킬 수 있는 아날로그-디지털 변환기를 제공하는 것이다.
도 1은 종래의 타입의 아날로그-디지털 변환기의 개념적 블록도.
도 2는 본 발명에 의한 아날로그-디지털 변환기의 한 실시예의 구체 회로도.
도 3은 도 2의 아날로그-디지털 변환기에 사용되는 입력단의 한 실시예의 구체 회로도.
도 4는 도 2의 아날로그-디지털 변환기에 사용되는 참조 전압생성기의 한 실시예의 구체 회로도.
도 5는 도 2의 아날로그-디지털 변환기에 사용되는 비교기의 한 실시예의 구체 회로도.
도 6는 도 2의 아날로그-디지털 변환기의 동작 파형도.
* 도면의 주요 부분의 부호의 설명
202 : 디지털-아날로그 변환기 204 : 비교기
206 : SAR 로직 208 : 입력단
210 : 래치 212 : 참조 전압 생성기
214 : 전달 스위치
상기의 목적을 달성하기 위하여, 본 발명은, 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환기에 있어서, 외부로부터의 아날로그 입력 신호를 수신하여 샘플링하고 유지하기 위한 입력단; 연속적 접근 레지스터로부터의 디지털 코드값에 대응하는 아날로그 비교 신호를 생성하는 디지털-아날로그 변환기; 상기 디지털-아날로그 변환기에 사용되는 기준 전압의 1/2에 해당하는 전위를 샘플링하고 유지하여 기준 전압의 1/2에 해당하는 전위를 갖는 참조 전압으로 출력하기 위한 참조 전압 생성기; 상기 입력단으로부터 샘플링된 입력 신호 및 상기 참조 전압 생성기로부터의 참조 전압과 상기 디지털-아날로그 변환기로부터의 아날로그 비교 신호를 수신하여 상기 샘플링된 입력 신호와 상기 아날로그 비교 신호를 비교하는 비교기; 상기 비교기로부터의 정 및 부 출력을 일시적으로 저장하기 위한 래치; 상기 래치로부터의 출력에 응답하여 상기 입력된 아날로그 신호의 디지털 코드값을 생성하는 SAR 로직을 포함하는 아날로그-디지털 변환기를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다.
먼저 도 2를 참조하면, 도 2는 본 발명에 의한 아날로그-디지털 변환기(ADC)의 한 실시예의 구체 회로도이다. 도시된 바와 같이, 본 발명에 의한 ADC(200)는, 외부로부터의 아날로그 입력 신호를 수신하여 샘플링(sampling)하고 유지(hold)하기 위한 입력단(208)과, 연속적 접근 레지스터(SAR)로부터의 디지털 코드값에 대응하는 아날로그 비교 신호(VDAC)를 생성하는 디지털-아날로그 변환기(DAC)(202)와, 상기 DAC(202)에 사용되는 기준 전압(Vref)의 1/2에 해당하는 전위(Vref/2)를 샘플링하고 유지하기 위한 참조 전압 생성기(212)와, 상기 입력단으로부터 샘플링된 입력 신호(Vin) 및 상기 참조 전압 생성기(212)로부터의 참조 전압(Vref/2)과 상기 DAC(202)로부터의 아날로그 비교 신호(VDAC)를 수신하여 상기 샘플링된 입력 신호(Vin)와 상기 아날로그 비교 신호(VDAC)를 비교하여 둘 중의 어느 하나가 크면 하이를 정출력으로 출력하고 작으면 로우를 정출력으로 출력하는 비교기(204)와, 상기 비교기(204)로부터의 정 및 부 출력을 일시적으로 저장하기 위한 래치(210)와, 상기 래치(210)로부터의 출력에 응답하여 상기 입력된 아날로그 신호의 디지털 코드값을 생성하는 SAR 로직(206)을 포함한다. 나아가, 상기 본 발명의 ADC(200)는, 상기 DAC(202)의 출력단과 상기 비교기(204)의 입력단 사이에 접속되며 상기 SAR 로직(206)으로부터의 유지 신호(hold)에 의하여 제어되어, 상기 DAC(202)로부터의 아날로그 비교 신호(VDAC)를 상기 비교기(204)에 전달하기 위한 전달 스위치(SW6)(214)에 의하여 전달된다.
먼저, 도 3을 참조하여 외부의 입력 신호를 샘플링하여 유지하는 상기 입력단(208)에 관하여 설명한다. 도 3은 도 2의 아날로그-디지털 변환기에 사용되는 입력단(208)의 한 실시예의 구체 회로도이다. 도시된 바와 같이, 상기 입력단(208)은, 상기 SAR 로직(206)으로부터 생성된 제어 신호인 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)에 의하여 각각 제어되는 제 1 및 제 2 스위치(SW1a 및 SW1b)(302a 및 302b)와, 역시 상기 SAR 로직(206)으로부터 생성되는 제어 신호인 유지 신호(hold)에 의하여 제어되는 제 3 스위치(SW2)(304)와, 상기 제 1 스위치(SW1a)에 일측이 접속된 입력 캐패시터(C1)(308) 및 상기 입력 캐패시터(C1)(308)의 타측에 일측 입력이 입력되고 타측 입력은 접지에 접속된 제 1 동작 증폭기(A1)(300)를 포함한다.
상기 입력단(208)은, 상기 제 2 샘플링 제어 신호(samplep)에 의하여 제 2 스위치(SW1b)(302b)가 온 상태가 되고, 잠시후에 상기 제 1 샘플링 제어 신호(sample)에 의하여 제 1 스위치(SW1a)가 온 상태가 되면, 그 시점에서의 외부의 입력 신호값(Vin)을 샘플링하여 상기 입력 캐패시터(C1)(308)에 전달시킨다. 이때, 상기 제 1 동작 증폭기(A1)(300)의 오프셋 전위가 Voffset이라면, 상기 제 1 동작 증폭기(A1)(300)의 출력단에는 Vin - Voffset의 전위값이 전달된다. 이후에 상기 유지 신호(hold)에 의하여 상기 제 3 스위치(SW2)(304)가 온 상태가 되면 상기 제 1 동작 증폭기(A1)(300)의 출력단에는 Voffset + Vin - Voffset = Vin의 전위가 전달되어 이 값이 유지된다.
다음으로, 도 4를 참조하면, 도 4는 상기 참조 전압 생성기(212)의 한 실시예의 구체 회로도이다. 도시된 바와 같이, 상기 참조 전압 생성기(212)는, 상기 DAC(202)에 사용되는 기준 전압(Vref)의 1/2에 해당하는 전위(Vref/2)를 샘플링하고 유지하기 위한 것으로서, 상기 입력단(208)과 그 구성이 유사하다. 즉, 상기 참조 전압 생성기(212)는, 상기 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)에 의하여 각각 제어되는 제 4 및 제 5 스위치(SW11a 및 SW11b)(402a 및 402b)와, 상기 유지 신호(hold)에 의하여 제어되는 제 6 스위치(SW12)(404)와, 상기 제 4 스위치(SW11a)에 일측이 접속된 캐패시터(C2)(408) 및 상기 입력 캐패시터(C2)(408)의 타측에 일측 입력이 입력되고 타측 입력은 접지에 접속된 제 2 동작 증폭기(A2)(400)를 포함한다. 나아가, 상기 참조 전압 생성기(212)는 상기 유지 신호(hold)에 의하여 제어되며 상기 기준 전압의 1/2에 해당하는 전위(Vref/2)를 상기 제 2 동작 증폭기(400)의 출력단에 직접 연결시키는 제 7 스위치(SW7)를 더 포함한다.
상기 참조 전압 생성기(212)는, 상기 입력단(208)과 유사한 동작에 의하여 상기 기준 전압의 1/2에 해당하는 전위(Vref/2)를 샘플링하여 상기 제 2 동작 증폭기(A2)(400)의 출력단에 Vref/2 - Voffset의 크기를 갖는 전위를 전달시키고, 이후에 상기 유지 신호(hold)에 의하여 상기 제 6 및 제 7 스위치(SW12 및 SW7)(404 및 406)가 온 상태가 되면 상기 Vref/2의 값을 유지하는 기능을 수행한다.
다음으로, 본 발명의 바람직한 실시예에 의한 상기 비교기(204)에 관하여 설명한다. 도 5를 참조하면, 도 5는 상기 본 발명의 아날로그-디지털 변환기(ADC)(200)에 사용되는 비교기(204)의 한 실시예의 구체 회로도이다. 도시된 바와 같이, 상기 비교기(204)는, 상기 입력단(208)으로부터의 샘플링된 입력 신호의 크기(Vin)를 상기 DAC(202)로부터의 아날로그 비교 전위(VDAC)와 비교하기 위한 3단 증폭기(502)와, 상기 3단 증폭기(502)의 동작점(operating point)을 안정화하기 위한 안정화기(504a 및 504b)를 포함한다.
상기 비교기(204)의 3단 증폭기(502)는 제 3 내지 제 5 동작 증폭기(A3 내지 A5)를 포함하는데, 상기 제 3 증폭기(A3)의 부입력(-) 및 정입력(+)에는 각각 상기한 바와 같이 제 1 및 제 2 동작 증폭기(A1 및 A2)를 각각 포함하는 입력단(208)과 참조 전압 생성기(212)가 접속된다. 이렇게 대칭된 동작 증폭기의 출력을 입력으로 수신함으로써, 상기 3단 증폭기(502)의 첫 단(A3)의 오프셋을 효율적으로 제거할 수 있게 되며, 입력 신호(Vin)의 스위칭에 의한 종래의 클록 피드쓰루는 상기 참조 전압 생성기(212)로부터 Vref/2가 스위칭되어 입력됨으로써 효율적으로 제거된다.
나아가, 상기 본 발명의 비교기(204)에서는, 각 증폭단의 자동 제로 주기(auto-zero cycle)를 실행함으로써, 전체적인 오프셋의 제거와 효율적인 증폭 동작을 수행하기 위한 안정적인 동작점을 구현한다. 즉, 상기 안정화기(504a 및 504b)는 상기 SAR 로직(206)으로부터 생성되는 제 1 내지 제 3 리셋 신호(reset1 내지 reset3)를 수신하여 상기 제 3 내지 제 5 증폭기(A3 내지 A5)의 각 입출력의 전위를 균등화한다. 본 발명의 바람직한 실시예에 의하면, 제조 공정 및 온도 변화의 영향을 고려하여 상기 균등화된 입출력 전위는 공급 전원의 1/2에 해당하는 것이 좋다.
그리하여, 도시된 바와 같이, 상기 안정화기(540a 및 504b)는 공급 전원(Vdd)의 1/2에 해당하는 전위를 상기 제 3 내지 제 5 증폭기(A3 내지 A5)의 각 입출력에 공급하기 위하여 제 1 내지 제 3 리셋 신호(reset1 내지 reset3)에 의하여 제어되는 제 1 내지 제 3 스위치 그룹을 포함한다. 상기 제 1 스위치 그룹은 상기 제 1 리셋 신호(reset1)에 의하여 제어되는 네 개의 스위치(SW3)로 구성되며, 상기 제 2 스위치 그룹은 상기 제 2 리셋 신호(reset2)에 의하여 제어되는 네 개의 스위치(SW4)로 구성되며, 상기 제 3 스위치 그룹은 상기 제 3 리셋 신호(reset3)에 의하여 제어되는 네 개의 스위치(SW5)로 구성된다.
이하에서, 도 6을 참조하여 상기 본 발명의 ADC(200)의 동작과 특성을 설명한다. 도 6은 본 발명의 아날로그-디지털 변환기의 동작 파형도이다. 먼저, 외부로부터 아날로그-디지털 변환의 개시를 요구하는 시작 신호(start)가 상기 SAR 로직(206)에 입력되면, 상기 SAR 로직(206)은 상기 입력단(208)과 참조 전압 생성기(212)에 상기 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)를 전송한다. 상기 입력단(208)과 상기 참조 전압 생성기(212)는 각각 이에 응답하여 외부의 아날로그 입력 신호와 기준 전압의 1/2에 해당하는 전위를 샘플링한다. 본 발명의 바람직한 실시예에 의하면, 도 6에 도시된 바와 같이, 상기 제 2 샘플링 제어 신호(samplep)는 상기 제 1 샘플링 제어 신호(sample)보다 먼저 비활성화되는데, 이는 상기 캐패시터(C1 또는 C2)의 동작 증폭기(A1 또는 A2)에 접속된 일측을 타측보다 먼저 플로팅(floating) 상태가 되게 함으로써 스위치의 개폐 동작에 의한 피드쓰루가 내부로 입력되지 않도록 하기 위한 것이다.
상기 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)가 활성화됨에 따라 상기 입력단(208) 및 상기 참조 전압 생성기(212)의 출력을 수신한 상기 비교기(204)에 포함된 3단 증폭기(502)의 제 3 동작 증폭기(A3)의 부입력(V-)과 정입력(V+)은 다음과 같다. 즉,
다음으로, 상기 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)가 활성화중인 동안, 상기 SAR 로직(206)은 상기 제 1 내지 제 3 리셋 신호(reset1 내지 reset3)를 상기 비교기(204)로 전송하여 상기 비교기(204)내의 각 동작 증폭기(A3 내지 A5)의 자동 제로 주기를 수행하도록 한다. 상기한 바와 같이, 상기 비교기(204)의 각 동작 증폭기(A3 내지 A5)를 공급 전원 전위(Vdd)의 1/2에 해당하는 전위(Vdd/2)에서 동작하도록 함으로써, 상기 각 동작 증폭기(A3 내지 A5)는 포화 영역으로 진입하게 되고, 정·부입력의 차이(Vi= V-- V+)를 증폭할 수 있게 된다.
이어서, 상기 제 1 및 제 2 샘플링 제어 신호(sample 및 samplep)가 비활성화되고, 상기 SAR 로직(206)이 상기 유지 신호(hold)를 출력하면, 상기한 바와 같이 상기 입력단(208)과 상기 참조 전압 생성기(212)는 각각 출력은 Vin 및 Vref/2가 된다. 한편, 상기 DAC(202)로부터의 출력 전압(VDAC)도 상기 전달 스위치(SW6)를 통하여 상기 입력단(208)의 출력(Vin)에 중첩되므로, 상기 비교기(204)에 포함된 3단 증폭기(502)의 제 3 동작 증폭기(A3)의 부입력(V-)과 정입력(V+)은 다음과 같이 변화한다. 즉,
그러므로, 상기 제 3 동작 증폭기(A3)가 증폭하는 증폭기 입력값(Vi)은 결국 다음과 같다. 즉,
Vi=VDAC-Vｉｎ
이 증폭기 입력값은 그 값이 양인가 또는 음인가에 따라 3단의 증폭 과정을 거쳐 상기 래치(210)에 입력되고, 상기 래치(210)는 이 값을 로직 하이(또는 "1") 또는 로직 로우(또는 "0")로 출력하여 상기 SAR 로직(206)에 피드백한다. 상기 SAR 로직(206)은 이 값을 이용하여 다시 상기 아날로그 입력(Vin)에 대응하는 디지털 코드를 생성하고, 이 디지털 코드는 다시 상기 DAC(202)에 전달되며, 이는 다시 상기 비교기(204)로 전달된다.
이러한 과정은 상기 디지털 코드의 최하위 비트까지 반복되어, 상기 아날로그 입력값(Vin)에 대응하는 디지털 코드를 최종적으로 구할 수 있게 된다.
본 발명에 의하면, 클록의 피드쓰루와 오프셋에 의한 영향을 감소시킨 정밀한 아날로그-디지털 변환을 수행할 수 있다.
본 발명의 바람직한 실시예에 관하여 기술하였으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 그 변형과 수정이 가능할 것이다. 따라서, 이하의 특허청구범위는 상기의 바람직한 실시예와 본 발명의 기술 사상의 범위에 속하는 모든 변형과 수정을 포함하는 것으로 해석되어야 한다.

Claims (7)

  1. 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환기에 있어서,
    외부로부터의 아날로그 입력 신호를 수신하여 샘플링하고 유지하기 위한 입력단;
    연속적 접근 레지스터로부터의 디지털 코드값에 대응하는 아날로그 비교 신호를 생성하는 디지털-아날로그 변환기;
    상기 디지털-아날로그 변환기에 사용되는 기준 전압의 1/2에 해당하는 전위를 샘플링하고 유지하여 기준 전압의 1/2에 해당하는 전위를 갖는 참조 전압으로 출력하기 위한 참조 전압 생성기;
    상기 입력단으로부터 샘플링된 입력 신호 및 상기 참조 전압 생성기로부터의 참조 전압과 상기 디지털-아날로그 변환기로부터의 아날로그 비교 신호를 수신하여 상기 샘플링된 입력 신호와 상기 아날로그 비교 신호를 비교하는 비교기;
    상기 비교기로부터의 정 및 부 출력을 일시적으로 저장하기 위한 래치; 및
    상기 래치로부터의 출력에 응답하여 상기 입력된 아날로그 신호의 디지털 코드값을 생성하는 SAR 로직
    을 포함하는 아날로그-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기의 출력단과 상기 비교기의 입력단 사이에 접속되며 상기 SAR 로직으로부터의 유지 신호에 의하여 제어되어, 상기 디지털-아날로그 변환기로부터의 아날로그 비교 신호를 상기 비교기에 전달하기 위한 전달 스위치
    를 더 포함하는 아날로그-디지털 변환기.
  3. 제 1 항에 있어서,
    상기 입력단은,
    상기 SAR 로직으로부터 생성된 제어 신호인 제 1 및 제 2 샘플링 제어 신호에 의하여 각각 제어되는 제 1 및 제 2 스위치;
    상기 SAR 로직으로부터 생성되는 제어 신호인 유지 신호에 의하여 제어되는 제 3 스위치;
    상기 제 1 스위치에 일측이 접속된 입력 캐패시터; 및
    상기 입력 캐패시터의 타측에 일측 입력이 입력되고 타측 입력은 접지에 접속된 제 1 동작 증폭기
    를 포함하는 아날로그-디지털 변환기.
  4. 제 3 항에 있어서,
    상기 참조 전압 생성기는,
    상기 제 1 및 제 2 샘플링 제어 신호에 의하여 각각 제어되는 제 4 및 제 5 스위치;
    상기 유지 신호에 의하여 제어되는 제 6 스위치;
    상기 제 4 스위치에 일측이 접속된 캐패시터;
    상기 입력 캐패시터의 타측에 일측 입력이 입력되고 타측 입력은 접지에 접속된 제 2 동작 증폭기; 및
    상기 유지 신호에 의하여 제어되며 상기 기준 전압의 1/2에 해당하는 전위를 상기 제 2 동작 증폭기의 출력단에 직접 연결시키는 제 7 스위치
    를 포함하는 아날로그-디지털 변환기.
  5. 제 4 항에 있어서,
    상기 비교기는,
    상기 입력단으로부터의 샘플링된 입력 신호의 크기를 상기 디지털-아날로그 변환기로부터의 아날로그 비교 전위와 비교하기 위한 3단 증폭기; 및
    상기 3단 증폭기의 동작점을 안정화하기 위한 안정화기
    를 포함하는 아날로그-디지털 변환기.
  6. 제 5 항에 있어서,
    상기 3단 증폭기는 적어도,
    상기 입력단과 상기 참조 전압 생성기로부터의 출력을 각각 그 부입력 및 정입력으로 수신하는 제 3 동작 증폭기; 및
    상기 제 3 동작 증폭기로부터의 출력을 다시 증폭하는 제 4 동작 증폭기; 및
    상기 제 4 동작 증폭기로부터의 출력을 다시 증폭하는 제 5 동작 증폭기
    를 더 포함하는 아날로그-디지털 변환기
  7. 제 6 항에 있어서,
    상기 안정화기는,
    공급 전원의 1/2에 해당하는 전위를 상기 3단 증폭기에 포함된 각 동작 증폭기의 입출력에 공급하기 위하여, 상기 SAR 로직으로부터 생성된 제 1 내지 제 3 리셋 신호에 의하여 제어되는 제 1 내지 제 3 스위치 그룹을 포함하되,
    상기 제 1 스위치 그룹은 상기 제 1 리셋 신호에 의하여 제어되는 네 개의 스위치로 구성되며,
    상기 제 2 스위치 그룹은 상기 제 2 리셋 신호에 의하여 제어되는 네 개의 스위치로 구성되며,
    상기 제 3 스위치 그룹은 상기 제 3 리셋 신호에 의하여 제어되는 네 개의 스위치로 구성되는 아날로그-디지털 변환기.
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