KR101116355B1 - 축차 근사형 레지스터 회로 및 이를 포함하는 축차 근사형 아날로그 디지털 변환기 - Google Patents

축차 근사형 레지스터 회로 및 이를 포함하는 축차 근사형 아날로그 디지털 변환기 Download PDF

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김경환
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한양대학교 산학협력단
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Abstract

본 발명에 따른 축차 근사형 레지스터 회로는, 여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값을 선택하는 선택부; 다수의 레지스터를 포함하는 레지스터부; 및 스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부를 포함하고, 상기 다수의 레지스터 중 활성화된 레지스터는 상기 선택부의 출력값을 저장한다.

Description

축차 근사형 레지스터 회로 및 이를 포함하는 축차 근사형 아날로그 디지털 변환기{SUCCESSIVE APPROXIMATION REGSISTER CIRCUIT AND SUCCESSIVE APPROXIMATION ANALOG DIGITAL CONVERTOR INCLUDING THE SAME}
본 발명은 축차 근사형 레지스터에 회로에 관한 것이다.
축차 근사형 레지스터(Successive Approximation Register; SAR)란 최상위 비트로 부터 이진탐색과 같은 방식으로 디지털 코드를 결정하는 방법을 이용하는 회로에 사용되는 레지스터를 말한다. 일반적으로 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(Analog to Digital Converter; ADC)에 널리 쓰이고 있으며 최근에는 디지털 방식의 지연 고정 루프(Delay Lock Loop; DLL) 등에도 사용되고 있다.
축차 근사형 레지스터를 이용한 아날로그 디지털 변환기의 경우 다른 아날로그 디지털 변환기에 비해서 회로가 복잡하지만, 변환시간이 적게 들고 입력신호에 가장 가까운 디지털 신호를 생성할 수 있다는 장점을 가지고 있다.
이하 축차 근사형 레지스터가 사용된 아날로그 디지털 변환기의 예를 들어 축차 근사형 레지스터의 동작 방식에 대해 설명한다.
도 1은 축차 근사형 레지스터가 사용된 아날로그 디지털 변환기의 구성도이다.
도 1은 축차 근사형 레지스터가 사용된 아날로그 디지털 변환기는 입력전압(VIN)과 피드백 전압(VPD)을 비교하는 비교기(110), 비교기의 결과에 응답하여 최상위 비트(MSB)부터 최하위 비트(LSB)의 순서로 디지털 코드(DOUT)의 각 비트의 코드값을 결정하는 축차 근사형 레지스터(120), 및 축차 근사형 레지스터(120)가 출력한 디지털 코드(DOUT)를 이에 대응되는 아날로그 전압인 피드백 전압(VPD)으로 바꾸는 디지털 아날로그 변환기(Digital to Analog Converter; DAC)(130)를 포함한다. 이하 자세한 동작은 도 2의 설명에서 후술한다.
도 2는 축차 근사형 아날로그 디지털 변환기의 동작을 설명하기 위한 도면이다. 이하 축차 근사형 레지스터가 사용된 아날로그 디지털 변환기를 축차 근사형 아날로그 디지털 변환기라 한다.
축차 근사형 아날로그 디지털 변환기는 먼저 최상위 비트의 코드값을 1로, 하위 비트의 코드값을 모두 0으로 초기화하고 이러한 디지털 코드(DOUT)에 대응되는 피드백 전압(VPD)과 입력전압(VIN)을 비교하여 최상위 비트의 코드값을 결정한다. 다음으로 두 번째 비트의 코드값을 1로, 그보다 하위 비트의 코드값을 모두 0으로 하고 이러한 디지털 코드(DOUT)에 대응되는 피드백 전압(VPD)과 입력전압(VIN)을 비교하여 두 번째 비트의 코드값을 결정한다.
즉 결정하고자 하는 비트의 코드값을 1로 초기화하고 이보다 하위 비트의 코드값은 모두 0이되고, 이러한 디지털 코드(DOUT)에 대응되는 피드백 전압(VPD)과 입력전압(VIN)을 비교하여 당해 비트의 코드값을 결정한다. 이를 통해 최상위 비트에서부터 순서대로 최하위 비트까지 코드값을 결정하여 디지털 코드(DOUT)를 출력하는 방식을 사용한다.
이하 도 2에 도시된 바와 같이 입력전압에 대응되는 3비트의 디지털 코드가 출력되는 예를 설명한다.
먼저 디지털 코드(DOUT)의 코드 값이 100으로 초기화된다. 다음으로 디지털 아날로그 변환기(130)에 의해 디지털 코드(DOUT) 대응되는 아날로그 전압인 피드백 전압(VPD)가 생성된다. 비교기(110)는 피드백 전압(VPD)과 입력전압(VIN)을 비교한다. 비교결과에 응답하여 최상위 비트가 결정되는데 피드백 전압(VPD)가 큰 경우 '0'으로, 입력전압(VIN)이 큰 경우 '1'로 결정된다.
다음으로 두번째 비트가 1로 초기화된다. 따라서 디지털 코드(DOUT)는 피드백 전압(VPD)이 큰 경우 010으로 입력전압(VIN)이 큰 경우 110으로 결정된다. 다음으로 위와 마찬가지로 디지털 코드(DOUT)의 변환과정과 비교기(110)의 비교과정을 거쳐 두번째 비트가 0 또는 1로 결정된다. 다음으로 세번째 비트가 1로 초기화 된다. 위와 동일한 변환 및 비교과정을 통해 디지털 코드(DOUT)는 000 내지 111 중 입력전압(VIN)에 대응되는 코드값을 가지게 된다.
도 3은 6비트의 축차 근사형 레지스터(120)의 구성도이다.
도 3에 도시된 바와 같이 6비트의 축차 근사형 레지스터(120)는 6개의 캐스캐이드로 연결된 쉬프트 레지스터(310, 320, 330, 340, 350, 360)와 하나의 디플립플롭(370)으로 구성된다.
입력클럭(ckl)은 회로가 동기되어 동작하는 클럭신호(CLOCK SIGNAL)이다.
시작신호(Start)는 축차 근사형 레지스터(120)를 초기화시키는 신호를 나타낸다. 시작신호(Start)가 활성화되면 쉬프트 레지스터의 출력(b5, b4, b3,b2, b1, b0)는 100000으로 초기화된다. 쉬프트 레지스터의 출력(b5, b4, b3,b2, b1, b0)은 6비트 디지털 코드(DOUT)의 코드값을 나타낸다.
비교신호(Comp)는 입력전압(VIN)과 피드백 전압(VPD)를 비교한 결과에 해당한다. 도 3에서 입력전압(VIN)이 피드백 전압(VPD)보다 큰 경우 비교신호(Comp)는 '1'이고, 입력전압(VIN)이 피드백 전압(VPD)보다 작은 경우 비교신호(Comp)는 '0'이다. 비교신호(Comp)는 각 클럭마다 활성화되어 있는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)에 저장된 데이터를 비교신호(Comp)의 값으로 갱신시킨다.
정지신호(Stop)는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)에 저장된 데이터를 갱신하는 동작이 종료되는 경우 활성화되는 신호이다. 갱신 동작이 종료되는 때는 두 가지 경우가 있는데 비교신호(Comp)에 의한 저장 데이터의 갱신동작이 모두 이루어진 경우이다. 즉 디지털 코드(DOUT)를 6번 갱신한 경우이다. 또한 입력전압(VIN)과 피드백 전압(VPD)이 같아져서 더이상 디지털 코드(DOUT)를 갱신할 필요가 없어지는 경우이다. 이 경우 정지신호(Stop)가 활성화되고 쉬프트 레지스터(310, 320, 330, 340, 350, 360)는 모두 정지신호(Stop)가 활성화되었을 때 저장된 데이터를 유지하고 출력한다.
완료신호(LD)는 입력전압(VIN)과 피드백 전압(VPD)이 같아져서 더이상 디지털 코드(DOUT)를 갱신할 필요가 없는 경우 활성화되는 신호이다. 완료신호(LD)가 활성화되면 디지털 코드(DOUT)의 갱신동작이 종료되고 축차 근사형 레지스터는 완료신호(LD)가 활성화되었을 때의 디지털 코드(DOUT)를 시작신호(Start)가 활성화될 때까지 유지한다.
디플립플롭(370)은 제6쉬프트레지스터(310)부터 제1쉬프트레지스터(360)까지 비교신호(Comp)에 의한 저장 데이터의 갱신동작이 모두 이루어져서 디지털 코드(DOUT)의 갱신동작이 완료되면 이때의 디지털 코드(DOUT)를 다시 시작신호(Start)가 활성화될 때까지 유지하도록 축차 근사형 레지스터를 제어한다.
각각의 쉬프트 레지스터(310, 320, 330, 340, 350, 360)에 표시된 입력단의 역할은 다음과 같다. 쉬프트신호(Shift)는 이전 쉬프트 레지스터의 출력을 입력받는 입력단을 나타낸다. 쉬프트신호(Shift)를 통해 초기화되었을 때 제6레지스터(310)에 저장되었던 '1'이 순서대로 제1레지스터(360)까지 전달된다. 비트(bit)는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 출력을 나타내며 이것을 모두 합치면 디지털 코드(DOUT)가 된다. 활성화신호(enabl)는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 동작 모드를 결정하는 신호의 하나이다.
도 4는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 구성도이다.
도 4에 도시된 바와 같이 각각의 쉬프트 레지스터(310, 320, 330, 340, 350, 360)는 3 to 1 멀티플랙서(410), 3 to 1 멀티플랙서(410)의 출력을 제어하는 2 to 3 디코더(420) 및 디플립플롭(430)을 포함한다. 논리표(440)은 디코더의 제1입력(A)와 제2입력(B)에 따라 쉬프트 레지스터(310, 320, 330, 340, 350, 360)가 어떤 동작 모드에 있는지 나타낸다. 활성화신호(Enable)는 도 3의 활성화신호(enabl)와 동일하고 제K비트(bit K)는 도 3의 비트(bit)와 동일하다. K는 K번째 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 출력이라는 것을 나타낸다. 이하 시작신호(Start), 비교신호(Comp), 쉬프트신호(Shift)의 설명은 도 3과 동일하다.
저장동작(441)은 현재의 출력값을 계속 유지하는 것을 의미한다. 데이터 로드 동작(442)은 비교신호(Comp)로 입력되는 값으로 디플립플롭(430)에 저장된 데이터를 갱신하고, 비교신호(Comp) 입력되는 값을 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 출력으로 하는 동작을 의미한다. 쉬프트 라이트 동작(443)은 이전 단의 쉬프트 레지스터의 출력을 입력받아 현재단의 쉬프트 레지스터의 출력으로 하는 것을 의미한다.
이하 도 3과 도 4에 개시된 회로의 동작은 논문, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO. 8, AUGUST 2000(pp1132~1133)에 자세하게 게재되어 있으므로 생략한다.
도 3의 축차 근사형 레지스터에서 1클럭 마다 디지털 코드(DOUT)의 갱신이 이루어진다고 하면 디지털 코드(DOUT)의 갱신이 완료되는데 까지 걸리는 시간은 최대 6클럭이다. 따라서 아날로그 디지털 변환기의 해상도가 M비트인 경우 입력전압(VIN)을 디지털 코드(DOUT)로 변환하는데 걸리는 시간은 최대 M클럭이 된다.
이러한 기존의 축차 근사형 레지스터는 하나의 쉬프트 레지스터(310, 320, 330, 340, 350, 360)마다 3 to 1 멀티플랙서(410), 3 to 1 멀티플랙서(410)의 출력을 제어하는 2 to 3 디코더(420) 및 디플립플롭(430)을 모두 포함하므로 하드웨어 복잡도(HARDWARE COMPLEXITY)가 매우 커진다는 문제점이 있다.
도 5는 다수의 디지털 코드(1_DOUT, 2_DOUT, 3_DOUT, 4_DOUT)를 생성하는 다수의 축차 근사형 레지스터(501, 502, 503, 504)를 나타내는 블록도이다. 이하 N개의 비교신호(1_Comp, 2_Comp, 3_Comp, 4_Comp)로 N개의 M비트의 디지털 코드(1_DOUT, 2_DOUT, 3_DOUT, 4_DOUT)를 갱신한다고 가정하고 설명한다.
도 5와 같이 다수의 축차 근사형 레지스터(501, 502, 503, 504)를 다수의 입력전압을 이에 대응되는 다수의 디지털 코드(1_DOUT, 2_DOUT, 3_DOUT, 4_DOUT)로 변환하는 경우 사용할 수 있다. 다수의 축차 근사형 레지스터(501, 502, 503, 504)는 다수의 입력전압이 입력되는 각각의 경로에 배치되어 있다. 즉 다수의 입력전압을 병렬로 입력받아 각각 동시에 다수의 디지털 코드(1_DOUT, 2_DOUT, 3_DOUT, 4_DOUT)로 변환하는 것이다. 다만 도 3의 축차 근사형 레지스터가 N개 필요하므로 하드웨어 복잡도가 많이 증가한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하드웨어 복잡도를 감소시킨 축차 근사형 레지스터 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 축차 근사형 레지스터 회로는, 여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값을 선택하는 선택부; 다수의 레지스터를 포함하는 레지스터부; 및 스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부를 포함할 수 있고, 상기 다수의 레지스터 중 활성화된 레지스터는 상기 선택부의 출력값을 저장할 수 있다.
또한 상기한 목적을 달성하기 위한 본 발명에 따른 축차 근사형 아날로그 디지털 변환기는, 여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값을 선택하는 선택부; 다수의 레지스터를 포함하고 상기 레지스터에 저장된 각각의 값은 멀티비트 디지털 코드의 각각의 비트에 대응되는 레지스터부; 및 스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부를 포함하고, 상기 다수의 레지스터 중 활성화된 레지스터는 상기 선택부의 출력값을 저장하는 축차 근사형 레지스터 회로; 매 스캔주기의 처음 반주기에 상기 멀티비트 디지털 코드를 아날로그 변환한 피드백 전압을 생성하는 디지털 아날로그 변환부; 및 매 스캔주기의 나중 반주기에 목표전압과 상기 피드백 전압을 비교하여 상기 비교값을 생성하는 비교부를 포함할 수 있다.
또한 상기한 목적을 달성하기 위한 본 발명에 따른 축차 근사형 레지스터 회로는, 여러 번의 스캔주기의 처음 반주기에 제1셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제1비교값을 선택하는 제1선택부; 상기 여러 번의 스캔주기의 처음 반주기에 제2셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제2비교값을 선택하는 제2선택부; 다수의 제1레지스터와 다수의 제2레지스터를 포함하는 레지스터부; 및 스캔주기마다 상기 다수의 제1레지스터 중 하나의 제1레지스터와 상기 다수의 제2레지스터 중 하나의 제2레지스터를 순차적으로 활성화하는 제어부를 포함할 수 있고, 상기 다수의 제1레지스터 중 활성화된 제1레지스터는 상기 다수의 상기 제1선택부의 출력값을 저장하고, 상기 다수의 제2레지스터 중 활성화된 제2레지스터는 상기 다수의 제2선택부의 출력값을 저장할 수 있다.
본 발명에 따르면 축차 근사형 레지스터 회로의 하드웨어 복잡도를 줄이면서 아날로그 신호를 디지털 코드로 변환하는데 걸리는 시간은 감소시킬 수 있다. 따라서 적은 면적을 차지하면서 성능은 향상된 아날로그 디지털 변환기를 만들 수 있다.
도 1은 축차 근사형 레지스터가 사용된 아날로그 디지털 변환기의 구성도,
도 2는 축차 근사형 아날로그 디지털 변환기의 동작을 설명하기 위한 도면,
도 3은 6비트의 축차 근사형 레지스터(120)의 구성도,
도 4는 쉬프트 레지스터(310, 320, 330, 340, 350, 360)의 구성도,
도 5는 다수의 디지털 코드(1_DOUT, 2_DOUT, 3_DOUT, 4_DOUT)를 생성하는 다수의 축차 근사형 레지스터(501, 502, 503, 504)를 나타내는 블록도,
도 6는 본 발명의 일실시예에 따른 축차 근사형 레지스터 회로의 구성도,
도 7은 본 발명에 따른 축차 근사형 레지스터 회로의 동작을 설명하기 위한 도면,
도 8은 본 발명에 따른 축차 근사형 아날로그 디지털 변환기의 구성도,
도 9는 본 발명의 일실시예에 따른 다중 입력의 축차 근사형 레지스터 회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6는 본 발명의 일실시예에 따른 축차 근사형 레지스터 회로의 구성도이다.
도 6에 도시된 바와 같이, 본 발명에 따른 축차 근사형 레지스터 회로는, 여러 번의 스캔주기의 처음 반주기에 셋팅값(ISV)을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값(COM)을 선택하는 선택부(610), 다수의 레지스터를 포함하는 레지스터부(620) 및 스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부(630)를 포함하고, 다수의 레지스터(621, 622, 626) 중 활성화된 레지스터는 선택부(610)의 출력값을 저장한다.
도 6을 참조하여 축차 근사형 레지스터 회로의 동작을 설명한다. 이하에서 스캔클럭(SCAN_CLK)은 스캔주기를 1클럭으로 하는 클럭신호이다.
먼저 시작신호(START)가 활성화되면 스캔 동작이 개시에 앞서 상기 다수의 레지스터(621, 622, 626)에 저장된 값이 모두 '0'으로 초기화된다. 첫번째 스캔주기에 선택부(610)는 스캔주기의 처음 반주기에 셋팅값(ISV)을 선택한다. 셋팅값(ISV)는 '1'이다. 제1레지스터(621)는 선택부(610)가 선택한 셋팅값(ISV) '1'을 저장한다. 레지스터(621, 622, 626)에 저장된 각각의 값은 멀티비트 디지털 코드(DOUT)의 각각의 비트에 대응된다. 따라서 첫번째 스캔주기의 처음 반주기에 디지털 코드(DOUT)는 '100000'이 된다.
축차 근사형 레지스터 회로가 아날로그 디지털 변환기의 일부일 때 비교값(COM)은 해당 스캔주기의 처음 반주기의 멀티비트 디지털 코드(DOUT)를 아날로그 변환한 신호와 목표값을 비교한 결과에 해당한다. 따라서 '100000'을 아날로그로 변환한 신호(이하 '피드백 신호')와 목표값을 비교하여 '피드백 신호'가 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 비교값(COM)은 '0'이 되고, 목표값이 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 비교값(COM)은 '1'이 된다.
위와 같은 동작이 반복되어 여섯번째 스캔주기의 나중 반주기에 제6레지스터(626)에 비교값(COM)이 저장되고 나면 목표값에 대응되는 디지털 코드(DOUT)가 생성된다. 여섯번째 스캔주기가 끝나면 축차 근사형 레지스터 회로의 동작이 완료되므로 완료신호(COMPLETE)가 활성화된다. 완료신호(COMPLETE)가 활성화되면 제어부(630)는 제1 내지 제6레지스터(621, 622, 626)를 비활성화하고 디지털 코드(DOUT)는 여섯번째 스캔주기에 저장된 값을 유지한다.
다수의 레지스터(621, 622, 626)의 갯수는 축차 근사형 아날로그 디지털 변환기의 해상도에 따라 달라질 수 있으며 해상도 1비트당 하나의 레지스터를 필요로한다. 각각의 레지스터는 디플립플롭으로 구성될 수 있다.
도 7은 본 발명에 따른 축차 근사형 레지스터 회로의 동작을 설명하기 위한 도면이다.
첫번째 스캔주기(701)에 제1레지스터(621)가 활성화되고, 두번째 스캔주기(702)에 제2레지스터(622)가 활성화되고 이러한 순서대로 레지스터가 활성화되어 6번째 스캔주기에서 6번째 스캔주기(706)에서 제6레지스터(626)가 활성화된다.
스캔클럭(SCAN_CLK)은 스캔주기를 1클럭으로 하는 클럭이다. 스캔주기(701)의 처음 반주기(704)에 셋팅값(ISV)이 활성화된 레지스터에 저장된다. 그리고 스캔주기의 나중 반주기(705)에 비교값(COM)이 활성화된 레지스터에 저장된다. 스캔주기의 처음 반주기(704)에는 셋팅값(ISV)를 활성화된 레지스터에 저장하고 '피드백 신호'를 생성하여 아날로그 신호인 목표값과 비교하여 비교값(COM)을 생성하는 동작을 수행해야 한다. 반면에 스캔주기의 나중 반주기(705)에는 비교값(COM)을 활성화된 레지스터에 저장하는 동작만 수행하면 된다. 따라서 처음 반주기(704)를 나중 반주기(705)보다 길게 설정하면 전체 스캔주기를 짧게 설정하는 것이 가능하다.
도 8은 본 발명에 따른 축차 근사형 아날로그 디지털 변환기의 구성도이다.
여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값(COM)을 선택하는 선택부(610), 다수의 레지스터(621, 622, 626)를 포함하고 레지스터(621, 622, 626)에 저장된 각각의 값은 멀티비트 디지털 코드(DOUT)의 각각의 비트에 대응되는 레지스터부(620), 및 스캔주기마다 레지스터부의 레지스터(621, 622, 626)를 순차적으로 활성화하는 제어부(630)를 포함하고, 다수의 레지스터 중 활성화된 레지스터는 선택부(610)의 출력값을 저장하는 축차 근사형 레지스터 회로(820), 매 스캔주기의 처음 반주기에 멀티비트 디지털 코드(DOUT)를 아날로그 변환한 피드백 전압(VPD)을 생성하는 디지털 아날로그 변환부(830), 및 매 스캔주기의 나중 반주기에 목표전압(VIN)과 피드백 전압(VPD)을 비교하여 비교값(COM)을 생성하는 비교부(810)를 포함한다.
도 8을 참조하여 축차 근사형 아날로그 디지털 변환기의 동작을 설명한다.
축차 근사형 레지스터 회로(820)는 도 6에서 상술한 바와 동일하게 동작한다. 시작신호(START)와 완료신호(COMPLETE)는 축사 근사형 레지스터 회로(820)의 내부신호이므로 생략하였다. 비교부(810)와 디지털 아날로그 변환부(830)도 스캔클럭(SCAN_CLK)에 동기되어 동작한다.
첫번째 스캔주기의 처음 반주기(704)에 '100000'인 디지털 코드(DOUT)가 생성되고, 디지털 아날로그 변환부(830)에서 '100000'에 대응되는 아날로그 전압인 '피드백 전압'(VPD) 생성한다. 비교부(810)는 '피드백 전압'(VPD)과 목표전압(VIN)을 비교하여 비교값(COM)을 생성한다. 비교값(COM)이 생성되면 첫번째 스캔주기의 나중 반주기(705)에 비교값(COM)이 축차 근사형 레지스터 회로(820)으로 입력되고 디지털 코드(DOUT)가 비교값(COM)에 따라 바뀐다.
두번째 스캔주기에서 여섯번째 스캔주기까지 동작도 첫번째 주기와 동일하다. 아날로그 디지털 변환기의 변환동작이 완료되면 목표전압(VIN)에 대응되는 6비트의 디지털 코드(DOUT)가 생성된다. 도 8의 축차 근사형 아날로그 디지털 변환기는 6비트의 해상도를 가지지만 레지스터부(620)에 포함된 다수의 레지스터(621, 622, 626)의 개수에 따라 다른 해상도를 가질 수 있다.
도 7의 설명에서 상술한 바와 같이 스캔주기의 처음 반주기(704)와 나중 반주기(705)의 비율을 조절하여 전체 스캔주기의 길이를 줄일 수 있다.
도 9는 본 발명의 일실시예에 따른 다중 입력의 축차 근사형 레지스터 회로의 구성도이다.
도 9에 도시된 바와 같이, 본 발명에 따른 축차 근사형 레지스터 회로는 여러 번의 스캔주기의 처음 반주기에 제1셋팅값(ISV1)을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제1비교값(COM1)을 선택하는 제1선택부(910), 여러 번의 스캔주기의 처음 반주기에 제2셋팅값(ISV2)을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제2비교값(COM2)을 선택하는 제2선택부(920), 다수의 제1레지스터(931, 932, 933)와 다수의 제2레지스터(934, 935, 936)를 포함하는 레지스터부(930), 및 스캔주기마다 다수의 제1레지스터(931, 932, 933) 중 하나의 제1레지스터와 다수의 제2레지스터(934, 935, 936) 중 하나의 제2레지스터를 순차적으로 활성화하는 제어부(940)를 포함하고, 다수의 제1레지스터(931, 932, 933) 중 활성화된 제1레지스터는 다수의 상기 제1선택부(910)의 출력값을 저장하고, 다수의 제2레지스터(934, 935, 936) 중 활성화된 제2레지스터는 다수의 제2선택부(920)의 출력값을 저장한다.
도 9를 참조하여 축차 근사형 레지스터 회로의 동작을 설명한다.
먼저 시작신호(START)가 활성화되면 다수의 제1레지스터(931, 932, 933)와 다수의 제2레지스터(934, 935, 936)는 스캔 동작의 개시 전에 저장된 값이 모두 '0'으로 초기화된다. 첫번째 스캔주기가 제1선택부(910)는 스캔주기의 처음 반주기에 제1셋팅값(ISV1)을 선택하고, 제2선택부(920)는 스캔주기의 처음 반주기에 제2셋팅값(ISV2)을 선택한다. 제1셋팅값(ISV1)과 제2셋팅값(ISV2)은 '1'이다.
제1-1레지스터(931)는 제1선택부(910)가 선택한 제1셋팅값(ISV1) '1'을 저장하고, 제2-1레지스터(934)는 제2선택부(920)가 선택한 제2셋팅값(ISV2) '1'을 저장한다. 제1레지스터(931, 932, 933)에 저장된 각각의 값은 멀티비트의 제1디지털 코드(DOUT1)의 각각의 비트에 대응되고, 제2레지스터(934, 935, 936)에 저장된 각각의 값은 멀티비트의 제2디지털 코드(DOUT2)의 각각의 비트에 대응된다. 따라서 첫번째 스캔주기의 처음 반주기에 제1디지털 코드(DOUT1)는 제2디지털 코드(DOUT2)는'100000'이 된다.
축차 근사형 레지스터 회로가 아날로그 디지털 변환기의 일부일 때 제1비교값(COM1)은 해당 스캔주기의 처음 반주기의 멀티비트 제1디지털 코드(DOUT1)를 아날로그 변환한 신호와 제1목표값을 비교한 결과에 해당한다. 또한 제2비교값(COM2)은 해당 스캔주기의 처음 반주기의 멀티비트 제2디지털 코드(DOUT2)를 아날로그 변환한 신호와 제2목표값을 비교한 결과에 해당한다.
따라서 '100000'을 아날로그로 변환한 신호(이하 '제1피드백 신호')와 제1목표값을 비교하여 '제1피드백 신호'가 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 제1비교값(COM1)은 '0'이 되고, 제1목표값이 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 제1비교값(COM1)은 '1'이 된다. 마찬가지로 '100000'을 아날로그로 변환한 신호(이하 '제2피드백 신호')와 제2목표값을 비교하여 '제2피드백 신호'가 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 제2비교값(COM2)은 '0'이 되고, 제2목표값이 큰 경우 당해 스캔주기의 나중 반주기에 입력되는 제2비교값(COM2)은 '1'이 된다.
위와 같은 동작이 반복되어 여섯번째 스캔주기의 나중 반주기에 제1-6레지스터(933)에 제1비교값(COM1)이 저장되고 나면 제1목표값에 대응되는 제1디지털 코드(DOUT1)가 생성된다. 또한 제2-6레지스터(936)에 제2비교값(COM2)이 저장되고 나면 제2목펴값에 대응되는 제2디지털 코드(DOUT2)가 생성된다. 여섯번째 스캔주기가 끝나면 축차 근사형 레지스터 회로의 동작이 완료되므로 완료신호(COMPLETE)가 활성화된다. 완료신호(COMPLETE)가 활성화되면 제어부(940)는 다수의 제1레지스터(931, 932, 933)와 다수의 제2레지스터(934, 935, 936)를 비활성화하고 제1디지털 코드(DOUT1)와 제2디지털 코드(DOUT2)는 여섯번째 스캔주기에 저장된 값을 유지한다.
다수의 제1레지스터(931, 932, 933)와 다수의 제2레지스터(934, 935, 936)의 갯수는 축차 근사형 아날로그 디지털 변환기의 해상도에 따라 달라질 수 있으며 해상도 1비트당 하나의 레지스터를 필요로 한다. 본 발명에 따른 축차 근사형 레지스터 회로는 제1디지털 코드(DOUT1)와 제2디지털 코드(DOUT2)를 동시에 갱신하여 다수의 목표값에 대해 아날로그 디지털 변환동작을 수행하는 경우 변환속도가 크게 향상된다는 장점이 있다. 디지털 코드의 갯수가 늘어나는 경우 선택부 및 레지스터부에 포함된 레지스터의 갯수를 늘리고 제어부(940)에서 위와 동일하게 제어하여 변환시간은 늘어나지 않으면서 변환하는 신호의 개수만 증가시킬 수 있다.
또한 쉬프트 레지스터 마다 3 to 1 멀티플랙서, 2 to 3 디코더를 포함하고 있던 종래 기술과는 달리 레지스터부는 다수의 디플립플롭만을 포함하고 선택부, 제어부를 통해 다수의 디플립플롭에 저장된 값을 바꾸므로 종래에 비해 하드웨어의 복잡도가 크게 감소한다는 장점을 가지고 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (14)

  1. 여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값을 선택하는 선택부;
    다수의 레지스터를 포함하는 레지스터부; 및
    스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부를 포함하고,
    상기 다수의 레지스터 중 활성화된 레지스터는 상기 선택부의 출력값을 저장하는 축차 근사형 레지스터 회로.
  2. 제 1항에 있어서,
    상기 셋팅값은 '1'인 축차 근사형 레지스터 회로.
  3. 제 2항에 있어서,
    상기 다수의 레지스터는 스캔 동작의 개시 전에 저장된 값이 모두 '0'으로 초기화되는 축차 근사형 레지스터 회로.

  4. 제 1항에 있어서,
    상기 레지스터에 저장된 각각의 값은 멀티비트 디지털 코드의 각각의 비트에 대응되는 축차 근사형 레지스터 회로.
  5. 제 4항에 있어서,
    상기 비교값은 해당 스캔주기의 처음 반주기의 상기 멀티비트 디지털 코드를 아날로그 변환한 신호와 목표값을 비교한 결과인 축차 근사형 레지스터 회로.
  6. 제 1항에 있어서,
    상기 다수의 레지스터는 디플립플롭인 축차 근사형 레지스터 회로.
  7. 여러 번의 스캔주기의 처음 반주기에 셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 비교값을 선택하는 선택부; 다수의 레지스터를 포함하고 상기 레지스터에 저장된 각각의 값은 멀티비트 디지털 코드의 각각의 비트에 대응되는 레지스터부; 및 스캔주기마다 상기 레지스터부의 레지스터를 순차적으로 활성화하는 제어부를 포함하고, 상기 다수의 레지스터 중 활성화된 레지스터는 상기 선택부의 출력값을 저장하는 축차 근사형 레지스터 회로;
    매 스캔주기의 처음 반주기에 상기 멀티비트 디지털 코드를 아날로그 변환한 피드백 전압을 생성하는 디지털 아날로그 변환부; 및
    매 스캔주기의 나중 반주기에 목표전압과 상기 피드백 전압을 비교하여 상기 비교값을 생성하는 비교부
    를 포함하는 축차 근사형 아날로그 디지털 변환기.
  8. 제 7항에 있어서,
    상기 셋팅값은 '1'인 축차 근사형 아날로그 디지털 변환기.
  9. 제 7항에 있어서,
    상기 다수의 레지스터는 스캔 동작의 개시 전에 저장된 값이 모두 '0'으로 초기화되는 축차 근사형 아날로그 디지털 변환기.
  10. 여러 번의 스캔주기의 처음 반주기에 제1셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제1비교값을 선택하는 제1선택부;
    상기 여러 번의 스캔주기의 처음 반주기에 제2셋팅값을 선택하고, 나중 반주기에 스캔주기마다 하나씩 입력되는 제2비교값을 선택하는 제2선택부;
    다수의 제1레지스터와 다수의 제2레지스터를 포함하는 레지스터부; 및
    스캔주기마다 상기 다수의 제1레지스터 중 하나의 제1레지스터와 상기 다수의 제2레지스터 중 하나의 제2레지스터를 순차적으로 활성화하는 제어부를 포함하고,
    상기 다수의 제1레지스터 중 활성화된 제1레지스터는 상기 다수의 상기 제1선택부의 출력값을 저장하고, 상기 다수의 제2레지스터 중 활성화된 제2레지스터는 상기 다수의 제2선택부의 출력값을 저장하는 축차 근사형 레지스터 회로.
  11. 제 10항에 있어서,
    상기 제1셋팅값과 제2셋팅값은 '1'인 축차 근사형 레지스터 회로.
  12. 제 11항에 있어서,
    상기 다수의 제1레지스터와 상기 다수의 제2레지스터는 스캔 동작의 개시 전에 저장된 값이 모두 '0'으로 초기화되는 축차 근사형 레지스터 회로.
  13. 제 12항에 있어서,
    상기 제1레지스터에 저장된 각각의 값은 멀티비트의 제1디지털 코드의 각각의 비트에 대응되고, 상기 제2레지스터에 저장된 각각의 값은 멀티비트의 제2디지털 코드의 각각의 비트에 대응되는 축차 근사형 레지스터 회로.
  14. 제 13항에 있어서,
    상기 제1비교값은 해당 스캔주기의 처음 반주기의 상기 제1디지털 코드를 아날로그 변환한 신호와 제1목표값을 비교한 결과이고, 상기 제2비교값은 해당 스캔주기의 처음 반주기의 상기 제2디지털 코드를 아날로그 변환한 신호와 제2목표값을 비교한 결과인 축차 근사형 레지스터 회로.
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