JPH08321779A - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 本発明は従来通りのアナログ回路で速度が
改良されたＡＤ変換器の提供を目的とする。 【解決手段】 ＡＤ変換器は連続変換サイクルのため繰
返し動作できる。比較器はアナログ入力信号をＤＡ変換
器からのアナログ比較信号と比較する。連続的近似レジ
スタは、１サイクルに２回比較を行なうためアナログ比
較信号値の制御に使用するディジタル仮値を保持し、入
力信号が当該サイクル用の仮信号値よりも所定量大きい
第１の比較値を超える場合に第１の値、入力信号が仮信
号値よりも同所定量小さい第２の比較値に満たない場合
に第２の値、それ以外の全ての場合に第３の値を有する
ディジタルデータを生成し、仮信号値を入力信号値に近
づけるようディジタルデータに依存して仮信号値を調整
する。
改良されたＡＤ変換器の提供を目的とする。 【解決手段】 ＡＤ変換器は連続変換サイクルのため繰
返し動作できる。比較器はアナログ入力信号をＤＡ変換
器からのアナログ比較信号と比較する。連続的近似レジ
スタは、１サイクルに２回比較を行なうためアナログ比
較信号値の制御に使用するディジタル仮値を保持し、入
力信号が当該サイクル用の仮信号値よりも所定量大きい
第１の比較値を超える場合に第１の値、入力信号が仮信
号値よりも同所定量小さい第２の比較値に満たない場合
に第２の値、それ以外の全ての場合に第３の値を有する
ディジタルデータを生成し、仮信号値を入力信号値に近
づけるようディジタルデータに依存して仮信号値を調整
する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログディジタ
ル変換器に係り、特に、連続的な近似法を採用するアナ
ログディジタル変換器に関する。
ル変換器に係り、特に、連続的な近似法を採用するアナ
ログディジタル変換器に関する。
【０００２】
【従来の技術】添付図面の図１には、従来の連続的近似
アナログディジタル変換器（ＡＤＣ）の概略的なブロッ
ク図が示されている。このようなアナログディジタル変
換器は、例えば、ホロウィッツとヒルの“電子技術”、
第２版、１９８９年、ケンブリッジ大学プレス( “The
Art of Electronics", second edition 1989, P. Horow
itz and W. Hill, Cambridge University Press)に記載
されている。
アナログディジタル変換器（ＡＤＣ）の概略的なブロッ
ク図が示されている。このようなアナログディジタル変
換器は、例えば、ホロウィッツとヒルの“電子技術”、
第２版、１９８９年、ケンブリッジ大学プレス( “The
Art of Electronics", second edition 1989, P. Horow
itz and W. Hill, Cambridge University Press)に記載
されている。
【０００３】図１のアナログディジタル変換器１は、デ
ィジタル記憶レジスタ（連続的近似レジスタ又はＳＡＲ
と呼ばれることがある）３と、ディジタルアナログ変換
器（ＤＡＣ）５と、関連基準電圧発生回路７と、比較器
９と、制御回路１１と、関連クロック発生回路１３と、
ディジタル出力回路１５とからなる。図１のアナログデ
ィジタル変換器を使用する場合、対応するディジタル出
力語に変換されるべきアナログ入力電圧ＶINは比較器９
の一方の入力に供給される。“変換開始”信号は制御回
路１１の一方の入力に供給される。上記パルスに応答し
て、制御回路１１は、最上位ビットは１であり、残りの
ビットは０である第１のディジタル“仮”値を連続的記
憶レジスタ１３に記憶する。次いで、連続的記憶レジス
タ１３内の上記仮値は、比較器９のもう一方の入力に供
給される対応するアナログ仮電圧ＶTRIAL を生成するデ
ィジタルアナログ変換器５にロードされる。第１の仮語
の値は、仮電圧ＶTRIAL が最初にディジタルアナログ変
換器５のフルスケールの出力の半分にセットされるよう
選択される。
ィジタル記憶レジスタ（連続的近似レジスタ又はＳＡＲ
と呼ばれることがある）３と、ディジタルアナログ変換
器（ＤＡＣ）５と、関連基準電圧発生回路７と、比較器
９と、制御回路１１と、関連クロック発生回路１３と、
ディジタル出力回路１５とからなる。図１のアナログデ
ィジタル変換器を使用する場合、対応するディジタル出
力語に変換されるべきアナログ入力電圧ＶINは比較器９
の一方の入力に供給される。“変換開始”信号は制御回
路１１の一方の入力に供給される。上記パルスに応答し
て、制御回路１１は、最上位ビットは１であり、残りの
ビットは０である第１のディジタル“仮”値を連続的記
憶レジスタ１３に記憶する。次いで、連続的記憶レジス
タ１３内の上記仮値は、比較器９のもう一方の入力に供
給される対応するアナログ仮電圧ＶTRIAL を生成するデ
ィジタルアナログ変換器５にロードされる。第１の仮語
の値は、仮電圧ＶTRIAL が最初にディジタルアナログ変
換器５のフルスケールの出力の半分にセットされるよう
選択される。
【０００４】ＶINとＶTRIAL の間の比較の結果ＣＯＭＰ
が「ＶINはＶTRIAL よりも大きい」であるならば、連続
的近似レジスタ３の最上位ビットは１のままにされる。
それ以外の場合、最上位ビットは０にリセットされる。
次いで、アナログディジタル変換器１の次の変換サイク
ル中に、連続的近似レジスタ３の上位２番目のビットは
１にセットされ、それ以外のビットは変更されない。得
られる新しいディジタル仮値は別のＶTRIAL を発生する
ディジタルアナログ変換器５に供給される。新しいＶ
TRIAL とＶINの間で比較器９によって行われた比較の結
果に基づいて、連続的近似レジスタ３の上位２番目のビ
ットのレベルは、第１の変換サイクルと同様の方法で定
められる。
が「ＶINはＶTRIAL よりも大きい」であるならば、連続
的近似レジスタ３の最上位ビットは１のままにされる。
それ以外の場合、最上位ビットは０にリセットされる。
次いで、アナログディジタル変換器１の次の変換サイク
ル中に、連続的近似レジスタ３の上位２番目のビットは
１にセットされ、それ以外のビットは変更されない。得
られる新しいディジタル仮値は別のＶTRIAL を発生する
ディジタルアナログ変換器５に供給される。新しいＶ
TRIAL とＶINの間で比較器９によって行われた比較の結
果に基づいて、連続的近似レジスタ３の上位２番目のビ
ットのレベルは、第１の変換サイクルと同様の方法で定
められる。
【０００５】アナログディジタル変換器１の動作は、連
続的近似レジスタ３の最下位ビットのレベルが定められ
るまで連続的なサイクルに亘り同様の方法で続けられ
る。この点で、制御回路１１は“変換終了”信号を出力
し、連続的近似レジスタ３の内容がディジタル出力語Ｄ
として出力されるよう出力回路１５をイネーブル状態に
する。
続的近似レジスタ３の最下位ビットのレベルが定められ
るまで連続的なサイクルに亘り同様の方法で続けられ
る。この点で、制御回路１１は“変換終了”信号を出力
し、連続的近似レジスタ３の内容がディジタル出力語Ｄ
として出力されるよう出力回路１５をイネーブル状態に
する。
【０００６】図１に示したような連続的近似アナログデ
ィジタル変換器は、かなり正確かつ高速であり、ｎビッ
トの精度に対しｎの修正時間しか必要としない。典型的
な変換時間は１乃至５０μｓの範囲内にあり、８と１２
ビットの間の精度が通常得られる。
ィジタル変換器は、かなり正確かつ高速であり、ｎビッ
トの精度に対しｎの修正時間しか必要としない。典型的
な変換時間は１乃至５０μｓの範囲内にあり、８と１２
ビットの間の精度が通常得られる。
【０００７】
【発明が解決しようとする課題】しかし、図１のアナロ
グディジタル変換器の変換速度は、連続的近似レジスタ
３の各ビットのレベルに関する判定を最下位ビット（Ｌ
ＳＢ）の１よりも良い精度に訂正する必要があるという
要求条件によって制限されている。このことは、特に、
高速又は高分解能が要求される連続的近似アナログディ
ジタル変換器の場合、各ビットの有効な判定が行われる
前に、アナログ回路を正確に修正し、かつ、比較器は大
きいオーバードライブの後の小さい信号を分解する必要
があるので、問題である。
グディジタル変換器の変換速度は、連続的近似レジスタ
３の各ビットのレベルに関する判定を最下位ビット（Ｌ
ＳＢ）の１よりも良い精度に訂正する必要があるという
要求条件によって制限されている。このことは、特に、
高速又は高分解能が要求される連続的近似アナログディ
ジタル変換器の場合、各ビットの有効な判定が行われる
前に、アナログ回路を正確に修正し、かつ、比較器は大
きいオーバードライブの後の小さい信号を分解する必要
があるので、問題である。
【０００８】本発明は、比較手段（アナログ回路）の性
能レベル（修正時間及び比較精度）の向上を必要とする
ことなく従来の連続的近似アナログディジタル変換器に
対し速度が改良されたアナログディジタル変換器の提供
を目的とする。
能レベル（修正時間及び比較精度）の向上を必要とする
ことなく従来の連続的近似アナログディジタル変換器に
対し速度が改良されたアナログディジタル変換器の提供
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の面によれば、連続の変換サイクルを
行うため繰り返し的に動作可能なアナログディジタル変
換器であって：アナログ入力信号を受けるため接続さ
れ、上記入力信号の方が当該サイクル中に使用する上記
変換器によって定められた仮信号値よりも大きく第１の
所定の量上記仮信号値と差がある第１の比較値よりも大
きい場合に第１の値を有し、上記入力信号の方が上記仮
信号値よりも小さく第２の所定の量上記仮信号値と差が
ある第２の比較値よりも小さい場合に第２の値を有し、
それ以外の全ての場合に第３の値を有するディジタルデ
ータを生成するため各変換サイクルで動作可能である比
較手段と；上記仮信号値を上記入力信号値により近い対
応にさせる傾向があるように上記当該サイクル中に生成
された上記ディジタルデータに依存して上記仮信号値を
調整するため各変換サイクル中に動作可能な連続的近似
手段とからなるアナログディジタル変換器が提供され
る。
め、本発明の第１の面によれば、連続の変換サイクルを
行うため繰り返し的に動作可能なアナログディジタル変
換器であって：アナログ入力信号を受けるため接続さ
れ、上記入力信号の方が当該サイクル中に使用する上記
変換器によって定められた仮信号値よりも大きく第１の
所定の量上記仮信号値と差がある第１の比較値よりも大
きい場合に第１の値を有し、上記入力信号の方が上記仮
信号値よりも小さく第２の所定の量上記仮信号値と差が
ある第２の比較値よりも小さい場合に第２の値を有し、
それ以外の全ての場合に第３の値を有するディジタルデ
ータを生成するため各変換サイクルで動作可能である比
較手段と；上記仮信号値を上記入力信号値により近い対
応にさせる傾向があるように上記当該サイクル中に生成
された上記ディジタルデータに依存して上記仮信号値を
調整するため各変換サイクル中に動作可能な連続的近似
手段とからなるアナログディジタル変換器が提供され
る。
【００１０】仮信号値の判定は合理的な制限の範囲内で
自己訂正性があるので、比較の不完全な修正及び／又は
不正確さに起因して一つの変換サイクル中に生成された
ディジタルデータ内の誤差は、後のサイクルで自動的に
訂正される。これにより、比較手段を従来の連続的近似
アナログディジタル変換器よりも高速に動作させること
が可能になる。
自己訂正性があるので、比較の不完全な修正及び／又は
不正確さに起因して一つの変換サイクル中に生成された
ディジタルデータ内の誤差は、後のサイクルで自動的に
訂正される。これにより、比較手段を従来の連続的近似
アナログディジタル変換器よりも高速に動作させること
が可能になる。
【００１１】各変換サイクル中、上記連続的近似手段
は、好ましくは、当該変換サイクル中に生成された上記
ディジタルデータが上記第１の値を有する場合に上記仮
信号値を所定の上方調整量増加させ、上記ディジタルデ
ータが上記第２の値を有する場合に上記仮信号値を所定
の下方調整量減少させ、上記ディジタルデータが上記第
３の値を有する場合に上記仮信号値を変化のないままに
しておく。上記所定の上方調整量は各変換サイクルで上
記所定の下方調整量に一致させてもよい。
は、好ましくは、当該変換サイクル中に生成された上記
ディジタルデータが上記第１の値を有する場合に上記仮
信号値を所定の上方調整量増加させ、上記ディジタルデ
ータが上記第２の値を有する場合に上記仮信号値を所定
の下方調整量減少させ、上記ディジタルデータが上記第
３の値を有する場合に上記仮信号値を変化のないままに
しておく。上記所定の上方調整量は各変換サイクルで上
記所定の下方調整量に一致させてもよい。
【００１２】好ましくは、少なくとも一対の連続的な変
換に対し、上記対の後半のサイクル中の上記第１の所定
の量は、上記対の前半のサイクル中の上記第１の所定の
量よりも減少し、及び／又は、上記対の後半のサイクル
中の上記第２の所定の量は、上記対の前半のサイクル中
の上記第２の所定の量よりも減少させられる。例えば、
上記対の後半のサイクル中の上記第１の所定の量は、上
記対の前半のサイクル中の上記第１の所定の量の実質的
に半分でもよく、上記対の後半のサイクル中の上記第２
の所定の量は、上記対の前半のサイクル中の上記第２の
所定の量の実質的に半分でもよい。上記の二分化はディ
ジタル回路によって容易かつ適宜に実現することができ
る。
換に対し、上記対の後半のサイクル中の上記第１の所定
の量は、上記対の前半のサイクル中の上記第１の所定の
量よりも減少し、及び／又は、上記対の後半のサイクル
中の上記第２の所定の量は、上記対の前半のサイクル中
の上記第２の所定の量よりも減少させられる。例えば、
上記対の後半のサイクル中の上記第１の所定の量は、上
記対の前半のサイクル中の上記第１の所定の量の実質的
に半分でもよく、上記対の後半のサイクル中の上記第２
の所定の量は、上記対の前半のサイクル中の上記第２の
所定の量の実質的に半分でもよい。上記の二分化はディ
ジタル回路によって容易かつ適宜に実現することができ
る。
【００１３】各変換サイクル中、上記第１の所定の量は
上記第２の所定の量に等しくてもよい。上記仮信号値
は、好ましくは、最初に上記変換器のフルスケールの入
力信号値の実質的に半分である。上記ディジタルデータ
の上記第１、第２及び第３の値は、例えば、夫々、＋
１、−１及び０である。上記値はディジタル回路で扱う
のに都合がよい。
上記第２の所定の量に等しくてもよい。上記仮信号値
は、好ましくは、最初に上記変換器のフルスケールの入
力信号値の実質的に半分である。上記ディジタルデータ
の上記第１、第２及び第３の値は、例えば、夫々、＋
１、−１及び０である。上記値はディジタル回路で扱う
のに都合がよい。
【００１４】二つの比較値を発生し、その二つの比較値
を同時に入力信号と比較するため別個の回路（例えば、
二つのディジタルアナログ変換器と二つの比較器）を用
いることにより第１及び第２の比較値との夫々の比較を
同時に行うことが可能である。このような並行した比較
は各変換サイクルに必要とされる時間を短縮する傾向が
あるが、上記二つの別個の回路は適切に整合させる必要
があり、これにより、実際的に比較の有効な結果が得ら
れる前に必要とされる修正時間を増加させる影響が生じ
る。
を同時に入力信号と比較するため別個の回路（例えば、
二つのディジタルアナログ変換器と二つの比較器）を用
いることにより第１及び第２の比較値との夫々の比較を
同時に行うことが可能である。このような並行した比較
は各変換サイクルに必要とされる時間を短縮する傾向が
あるが、上記二つの別個の回路は適切に整合させる必要
があり、これにより、実際的に比較の有効な結果が得ら
れる前に必要とされる修正時間を増加させる影響が生じ
る。
【００１５】従って、好ましくは、上記比較手段は、上
記入力信号値が上記第１及び第２の比較値の中の一方と
比較される第１の比較を実行し、次いで、上記入力信号
値が上記二つの比較値の中の他方と比較される第２の比
較と実行するため各変換サイクルで選択的に動作可能で
ある。これにより同一のアナログ回路（ディジタルアナ
ログ変換器と比較器）に両方の比較値を生成させること
ができるので、従来の連続的近似アナログディジタル変
換器において必要とされたアナログ回路の他にアナログ
回路は必要ではない。分離した回路の整合性は必要では
ないので、各比較の有効な結果を望み通り即座に得るこ
とができる。
記入力信号値が上記第１及び第２の比較値の中の一方と
比較される第１の比較を実行し、次いで、上記入力信号
値が上記二つの比較値の中の他方と比較される第２の比
較と実行するため各変換サイクルで選択的に動作可能で
ある。これにより同一のアナログ回路（ディジタルアナ
ログ変換器と比較器）に両方の比較値を生成させること
ができるので、従来の連続的近似アナログディジタル変
換器において必要とされたアナログ回路の他にアナログ
回路は必要ではない。分離した回路の整合性は必要では
ないので、各比較の有効な結果を望み通り即座に得るこ
とができる。
【００１６】この例の場合、各変換サイクル中、上記所
定の上方調整量は、好ましくは上記第１の所定の量の実
質的に２倍であり、上記所定の下方調整量は、好ましく
は上記第２の所定の量の実質的に２倍であり、上記第１
及び第２の所定の量は、好ましくは、初期に上記変換器
の上記フルスケールの入力信号値（フルスケール走査）
の８分の１に実質的に等しい。
定の上方調整量は、好ましくは上記第１の所定の量の実
質的に２倍であり、上記所定の下方調整量は、好ましく
は上記第２の所定の量の実質的に２倍であり、上記第１
及び第２の所定の量は、好ましくは、初期に上記変換器
の上記フルスケールの入力信号値（フルスケール走査）
の８分の１に実質的に等しい。
【００１７】好ましくは、上記比較手段は、上記第１の
比較の結果が上記第２の比較を不要にさせる場合に、上
記第２の比較を行わない。例えば、第１の比較中に入力
信号値は第１の比較値よりも大きいことが分かった場
合、第１の比較値は第２の比較値よりも大きいので、入
力信号値は第２の値よりも小さくなり得ないことにな
る。第２の比較を省くことにより、次の変換サイクルの
開始前に比較手段の修正により多くの時間が残される。
或いは、例えば、総変換時間を短縮するため、又は、後
のより重大な変換サイクル中に使用するための“余分
の”比較フェーズを残すため次のサイクルを直ぐに開始
してもよい。
比較の結果が上記第２の比較を不要にさせる場合に、上
記第２の比較を行わない。例えば、第１の比較中に入力
信号値は第１の比較値よりも大きいことが分かった場
合、第１の比較値は第２の比較値よりも大きいので、入
力信号値は第２の値よりも小さくなり得ないことにな
る。第２の比較を省くことにより、次の変換サイクルの
開始前に比較手段の修正により多くの時間が残される。
或いは、例えば、総変換時間を短縮するため、又は、後
のより重大な変換サイクル中に使用するための“余分
の”比較フェーズを残すため次のサイクルを直ぐに開始
してもよい。
【００１８】好ましい一実施例において、上記比較手段
は、各変換サイクルの上記第１の比較中に使用するた
め、前の変換サイクルの最後の比較中に使用された上記
比較値と最も差のある上記第１及び第２の比較値の中の
一方を選択する。上記比較手段によって採用された連続
的な比較値の最も大きい可能性のある変化を生じさせる
ことにより、仮信号値は変換の進行中により頻繁に入力
信号値を横切る可能性が高くなるので、正確なディジタ
ルデータが各サイクルに生成される可能性が高くなる。
従って、比較手段の要求される修正時間をより一層短縮
することが可能になる。
は、各変換サイクルの上記第１の比較中に使用するた
め、前の変換サイクルの最後の比較中に使用された上記
比較値と最も差のある上記第１及び第２の比較値の中の
一方を選択する。上記比較手段によって採用された連続
的な比較値の最も大きい可能性のある変化を生じさせる
ことにより、仮信号値は変換の進行中により頻繁に入力
信号値を横切る可能性が高くなるので、正確なディジタ
ルデータが各サイクルに生成される可能性が高くなる。
従って、比較手段の要求される修正時間をより一層短縮
することが可能になる。
【００１９】上記比較手段は、上記最初の変換サイクル
の上記第１の比較中に、上記入力信号値から最も差のあ
る上記第１及び第２の比較値の中の一方を採用する点に
利点がある。このことは、上記第１の比較中に入力電圧
と比較電圧との差は最大であり、上記結果が得られたと
きたとえ比較手段は完全に修正されていなくても正確な
比較結果が得られる機会を増加させることを意味する。
比較値の選択は、第１の比較サイクルの開始前に初期比
較を行うことによりなされ、第１の比較サイクル中にア
ナログ入力電圧は変換器のフルスケールのアナログ入力
電圧の半分と比較される。入力電圧がフルスケールの入
力電圧の半分を超えた場合、第２の（低い方の）比較電
圧をサイクル１の第１の比較における使用のため選択す
る必要があり、それ以外の場合、第１の（高い方の）比
較電圧を選択する必要がある。
の上記第１の比較中に、上記入力信号値から最も差のあ
る上記第１及び第２の比較値の中の一方を採用する点に
利点がある。このことは、上記第１の比較中に入力電圧
と比較電圧との差は最大であり、上記結果が得られたと
きたとえ比較手段は完全に修正されていなくても正確な
比較結果が得られる機会を増加させることを意味する。
比較値の選択は、第１の比較サイクルの開始前に初期比
較を行うことによりなされ、第１の比較サイクル中にア
ナログ入力電圧は変換器のフルスケールのアナログ入力
電圧の半分と比較される。入力電圧がフルスケールの入
力電圧の半分を超えた場合、第２の（低い方の）比較電
圧をサイクル１の第１の比較における使用のため選択す
る必要があり、それ以外の場合、第１の（高い方の）比
較電圧を選択する必要がある。
【００２０】他の好ましい実施例において、上記比較手
段は、各変換サイクル中に、上記第１の入力信号値が上
記仮信号値と比較される第１の比較を実行し、次いで、
上記入力信号値は、上記第１の比較の結果として上記入
力信号値が上記仮信号値よりも大きい場合に上記第１の
比較値と比較され、上記第１の比較の結果として上記入
力信号値が上記仮信号値よりも小さい場合に上記第２の
比較値と比較される第２の比較を実行するため動作可能
である。この例の場合、好ましくは、各変換サイクル
中、上記所定の上方調整量は上記第１の所定の量に実質
的に等しく、上記所定の下方調整量は上記第２の所定の
量に実質的に等しい。上記第１及び第２の所定の量は、
好ましくは、最初に上記変換器の上記フルスケールの入
力信号値の４分の１に実質的に等しい。
段は、各変換サイクル中に、上記第１の入力信号値が上
記仮信号値と比較される第１の比較を実行し、次いで、
上記入力信号値は、上記第１の比較の結果として上記入
力信号値が上記仮信号値よりも大きい場合に上記第１の
比較値と比較され、上記第１の比較の結果として上記入
力信号値が上記仮信号値よりも小さい場合に上記第２の
比較値と比較される第２の比較を実行するため動作可能
である。この例の場合、好ましくは、各変換サイクル
中、上記所定の上方調整量は上記第１の所定の量に実質
的に等しく、上記所定の下方調整量は上記第２の所定の
量に実質的に等しい。上記第１及び第２の所定の量は、
好ましくは、最初に上記変換器の上記フルスケールの入
力信号値の４分の１に実質的に等しい。
【００２１】一実施例において、上記連続的近似手段
は：各サイクル中、上記比較手段によって生成された上
記ディジタルデータを記憶するディジタルレジスタ手段
と；上記第１及び第２の比較値の中の一方、又は、上記
仮信号値に対応するディジタルコードデータを得るた
め、上記ディジタルレジスタ手段に接続され、上記記憶
されたディジタルデータを採用するデータ処理手段とを
有し；上記比較手段は、上記ディジタルデータを生成す
るため、上記データ処理手段に接続され上記ディジタル
コードデータに対応するアナログ比較信号を生成するデ
ィジタルアナログ変換手段と、上記ディジタルデータを
生成するため上記アナログ入力信号と上記アナログ比較
信号を比較するアナログ比較器とを有する。かかる例に
よれば、上記連続的近似手段は完全にディジタル的であ
り、アナログ比較手段の動作を簡単かつ適宜制御するこ
とが可能である。
は：各サイクル中、上記比較手段によって生成された上
記ディジタルデータを記憶するディジタルレジスタ手段
と；上記第１及び第２の比較値の中の一方、又は、上記
仮信号値に対応するディジタルコードデータを得るた
め、上記ディジタルレジスタ手段に接続され、上記記憶
されたディジタルデータを採用するデータ処理手段とを
有し；上記比較手段は、上記ディジタルデータを生成す
るため、上記データ処理手段に接続され上記ディジタル
コードデータに対応するアナログ比較信号を生成するデ
ィジタルアナログ変換手段と、上記ディジタルデータを
生成するため上記アナログ入力信号と上記アナログ比較
信号を比較するアナログ比較器とを有する。かかる例に
よれば、上記連続的近似手段は完全にディジタル的であ
り、アナログ比較手段の動作を簡単かつ適宜制御するこ
とが可能である。
【００２２】好ましくは、上記データ処理手段はグレイ
コードの形式で上記ディジタルコードデータを生成し、
上記ディジタルアナログ変換手段は上記グレイコードに
応答性がある。本発明の第２の面によれば、連続の変換
サイクルを行うため繰り返し的に動作可能なアナログデ
ィジタル変換器が提供され、上記アナログディジタル変
換器は：アナログ入力信号を受けるため接続され、上記
入力信号の方が当該サイクル中に使用する上記変換器に
よって定められた仮信号値に依存する比較値よりも大き
い場合に第１の値を有し、それ以外の場合に第２の値を
有するディジタルデータを生成するため各変換サイクル
で動作可能である比較手段と；上記仮信号値を上記入力
信号値により近い対応にさせる傾向があるように、上記
当該サイクル中に生成された上記ディジタルデータに依
存して上記仮信号値を調整するため各変換サイクル中に
動作可能な連続的近似手段とからなり；上記連続の変換
サイクルの中の少なくとも一つの変換サイクルは、第１
及び第２の夫々の比較がそのサイクル中に行われるよう
上記比較手段が２回以上動作させられる訂正サイクルで
あり、上記連続的近似手段は、上記仮信号値を調整する
とき上記第１及び第２の比較によって夫々に生成された
上記ディジタルデータを採用するため上記訂正サイクル
中に動作可能である。
コードの形式で上記ディジタルコードデータを生成し、
上記ディジタルアナログ変換手段は上記グレイコードに
応答性がある。本発明の第２の面によれば、連続の変換
サイクルを行うため繰り返し的に動作可能なアナログデ
ィジタル変換器が提供され、上記アナログディジタル変
換器は：アナログ入力信号を受けるため接続され、上記
入力信号の方が当該サイクル中に使用する上記変換器に
よって定められた仮信号値に依存する比較値よりも大き
い場合に第１の値を有し、それ以外の場合に第２の値を
有するディジタルデータを生成するため各変換サイクル
で動作可能である比較手段と；上記仮信号値を上記入力
信号値により近い対応にさせる傾向があるように、上記
当該サイクル中に生成された上記ディジタルデータに依
存して上記仮信号値を調整するため各変換サイクル中に
動作可能な連続的近似手段とからなり；上記連続の変換
サイクルの中の少なくとも一つの変換サイクルは、第１
及び第２の夫々の比較がそのサイクル中に行われるよう
上記比較手段が２回以上動作させられる訂正サイクルで
あり、上記連続的近似手段は、上記仮信号値を調整する
とき上記第１及び第２の比較によって夫々に生成された
上記ディジタルデータを採用するため上記訂正サイクル
中に動作可能である。
【００２３】かかるアナログディジタル変換器によれ
ば、比較手段（アナログ回路）の性能レベル（修正時間
及び比較精度）の向上を何ら必要とすることなく従来の
連続的近似アナログディジタル変換器に対し速度に関し
実質的な改良が得られる。仮信号値の判定は合理的な制
限の範囲内で自己訂正性があるので、比較の不完全な修
正及び／又は不正確さに起因して一つの変換サイクル中
に生成されたディジタルデータ内の誤差は、後のサイク
ルで自動的に訂正される。これにより、比較手段を従来
の連続的近似アナログディジタル変換器よりも高速に動
作させ得るようになる。
ば、比較手段（アナログ回路）の性能レベル（修正時間
及び比較精度）の向上を何ら必要とすることなく従来の
連続的近似アナログディジタル変換器に対し速度に関し
実質的な改良が得られる。仮信号値の判定は合理的な制
限の範囲内で自己訂正性があるので、比較の不完全な修
正及び／又は不正確さに起因して一つの変換サイクル中
に生成されたディジタルデータ内の誤差は、後のサイク
ルで自動的に訂正される。これにより、比較手段を従来
の連続的近似アナログディジタル変換器よりも高速に動
作させ得るようになる。
【００２４】上記訂正サイクルの上記第２の比較中に採
用された上記比較値は、好ましくは、上記第１の比較に
よって生成された上記ディジタルデータに依存してい
る。好ましくは、上記訂正サイクル中、ｎが１以上の整
数を表わすとき上記連続的近似手段は上記仮信号値のｎ
ビットを判定し、ｍがｎより大きい整数を表わすとき上
記比較手段はｍ回の比較を行う。
用された上記比較値は、好ましくは、上記第１の比較に
よって生成された上記ディジタルデータに依存してい
る。好ましくは、上記訂正サイクル中、ｎが１以上の整
数を表わすとき上記連続的近似手段は上記仮信号値のｎ
ビットを判定し、ｍがｎより大きい整数を表わすとき上
記比較手段はｍ回の比較を行う。
【００２５】上記連続の変換サイクルの中の各変換サイ
クルは訂正サイクルでもよく、或いは、訂正サイクル
は、全体で１回しかなくてもよく、複数の変換サイクル
毎に１回の訂正サイクルがあってもよい。本発明の第３
の面によれば、連続の変換サイクルを有し、アナログ入
力信号に対応するディジタル信号を生成するアナログデ
ィジタル変換方法が提供され、上記方法において各変換
サイクルは：上記入力信号の方が当該サイクル中に使用
するため定められた仮信号値よりも大きく第１の所定の
量上記仮信号値と差がある第１の比較値よりも大きい場
合に第１の値を有し、上記入力信号の方が上記仮信号値
よりも小さく第２の所定の量上記仮信号値と差がある第
２の比較値よりも小さい場合に第２の値を有し、それ以
外の全ての場合に第３の値を有するディジタルデータを
生成する段階と；上記仮信号値を上記入力信号値により
近い対応にさせる傾向があるように上記当該サイクル中
に生成された上記ディジタルデータに依存して上記仮信
号値を調整する段階とからなる。
クルは訂正サイクルでもよく、或いは、訂正サイクル
は、全体で１回しかなくてもよく、複数の変換サイクル
毎に１回の訂正サイクルがあってもよい。本発明の第３
の面によれば、連続の変換サイクルを有し、アナログ入
力信号に対応するディジタル信号を生成するアナログデ
ィジタル変換方法が提供され、上記方法において各変換
サイクルは：上記入力信号の方が当該サイクル中に使用
するため定められた仮信号値よりも大きく第１の所定の
量上記仮信号値と差がある第１の比較値よりも大きい場
合に第１の値を有し、上記入力信号の方が上記仮信号値
よりも小さく第２の所定の量上記仮信号値と差がある第
２の比較値よりも小さい場合に第２の値を有し、それ以
外の全ての場合に第３の値を有するディジタルデータを
生成する段階と；上記仮信号値を上記入力信号値により
近い対応にさせる傾向があるように上記当該サイクル中
に生成された上記ディジタルデータに依存して上記仮信
号値を調整する段階とからなる。
【００２６】本発明の第４の面によれば、連続の変換サ
イクルを有し、アナログ入力信号に対応するディジタル
信号を生成するアナログディジタル変換方法が提供さ
れ、上記方法において各変換サイクルは：上記入力信号
値と、当該サイクルで使用するため定められた仮信号値
に依存する比較信号値の間の比較を行い、上記入力信号
値が上記比較値よりも大きい場合に第１の値を有し、そ
れ以外の場合に第２の値を有するディジタル信号を生成
する段階と；上記仮信号値を上記入力信号値により近い
対応にさせる傾向があるように上記当該サイクル中に生
成された上記ディジタルデータに依存して上記仮信号値
を調整する段階とからなり；少なくとも一つの変換サイ
クルは、第１及び第２の夫々の比較が行われ、上記仮信
号値を調整するとき上記第１及び第２の比較によって夫
々に生成された上記ディジタルデータが採用される訂正
サイクルである。
イクルを有し、アナログ入力信号に対応するディジタル
信号を生成するアナログディジタル変換方法が提供さ
れ、上記方法において各変換サイクルは：上記入力信号
値と、当該サイクルで使用するため定められた仮信号値
に依存する比較信号値の間の比較を行い、上記入力信号
値が上記比較値よりも大きい場合に第１の値を有し、そ
れ以外の場合に第２の値を有するディジタル信号を生成
する段階と；上記仮信号値を上記入力信号値により近い
対応にさせる傾向があるように上記当該サイクル中に生
成された上記ディジタルデータに依存して上記仮信号値
を調整する段階とからなり；少なくとも一つの変換サイ
クルは、第１及び第２の夫々の比較が行われ、上記仮信
号値を調整するとき上記第１及び第２の比較によって夫
々に生成された上記ディジタルデータが採用される訂正
サイクルである。
【００２７】
【発明の実施の形態】以下、その例に限定されることな
く添付図面を参照して本発明を詳細に説明する。図２に
は本発明の第１の実施例の連続的近似アナログディジタ
ル変換器が示されている。第１の実施例のアナログディ
ジタル変換器２０は、図１のアナログディジタル変換器
１の構成と同様の構成を有し、両方の図で同一の構成部
品は、同一の参照数字で示されている。しかし、第１の
実施例のアナログディジタル変換器２０の場合、連続的
近似回路（ＳＡＲ）２２及び制御回路２４は、各々図１
内の対応する回路３及び１１とは相違がある。
く添付図面を参照して本発明を詳細に説明する。図２に
は本発明の第１の実施例の連続的近似アナログディジタ
ル変換器が示されている。第１の実施例のアナログディ
ジタル変換器２０は、図１のアナログディジタル変換器
１の構成と同様の構成を有し、両方の図で同一の構成部
品は、同一の参照数字で示されている。しかし、第１の
実施例のアナログディジタル変換器２０の場合、連続的
近似回路（ＳＡＲ）２２及び制御回路２４は、各々図１
内の対応する回路３及び１１とは相違がある。
【００２８】第１の実施例のアナログディジタル変換器
は、図１のアナログディジタル変換器と同様に、連続的
近似アナログディジタル変換器ではあるが、別の変換ア
ルゴリズムに従って動作する。第１の実施例の場合、信
号仮電圧ＶTRIAL と変換されるべきアナログ入力電圧Ｖ
INの間の比較の出力に依存して各サイクル中に連続的近
似レジスタの１ビットを１又は０にセットするのではな
く、連続的近似レジスタ２２の各ビットは、アナログ入
力信号ＶINと２個の別個の比較電圧ＶC1及びＶC2との比
較の結果に依存して３個の別々のディジタル値、例え
ば、＋１、−１、及び０の中の一つにセットすることが
できる。上記比較電圧の一方ＶC1が現在の“仮”電圧Ｖ
TRIAL を第１の量ΔＶ1 上回り、上記２個の比較電圧の
中のもう一方ＶC2が仮電圧ＶTRIALよりも第２の量ΔＶ
2 小さい場合を想定する。仮電圧は、上記入力電圧ＶIN
と２個の比較電圧ＶC1及びＶC2との比較の結果に依存し
て各変換サイクルの最後で選択的に調整される（上方調
整量ＶADJ1で増大されるか、又は、下方調整量ＶADJ2で
減少させられる）。
は、図１のアナログディジタル変換器と同様に、連続的
近似アナログディジタル変換器ではあるが、別の変換ア
ルゴリズムに従って動作する。第１の実施例の場合、信
号仮電圧ＶTRIAL と変換されるべきアナログ入力電圧Ｖ
INの間の比較の出力に依存して各サイクル中に連続的近
似レジスタの１ビットを１又は０にセットするのではな
く、連続的近似レジスタ２２の各ビットは、アナログ入
力信号ＶINと２個の別個の比較電圧ＶC1及びＶC2との比
較の結果に依存して３個の別々のディジタル値、例え
ば、＋１、−１、及び０の中の一つにセットすることが
できる。上記比較電圧の一方ＶC1が現在の“仮”電圧Ｖ
TRIAL を第１の量ΔＶ1 上回り、上記２個の比較電圧の
中のもう一方ＶC2が仮電圧ＶTRIALよりも第２の量ΔＶ
2 小さい場合を想定する。仮電圧は、上記入力電圧ＶIN
と２個の比較電圧ＶC1及びＶC2との比較の結果に依存し
て各変換サイクルの最後で選択的に調整される（上方調
整量ＶADJ1で増大されるか、又は、下方調整量ＶADJ2で
減少させられる）。
【００２９】以下の表１には、連続的近似レジスタの各
“ビット”のディジタル判定値が＋１、−１、及び０で
ある場合に第１の実施例の各変換サイクルで行なわれる
動作が示されている。
“ビット”のディジタル判定値が＋１、−１、及び０で
ある場合に第１の実施例の各変換サイクルで行なわれる
動作が示されている。
【００３０】
【表１】
【００３１】好ましくは、本発明の第１の実施例におい
て、比較電圧ＶC1及びＶC2と、仮電圧ＶTRIAL との間の
夫々の差ΔＶ1 及びΔＶ2 は、各サイクルで一致させら
れ、即ち、ΔＶ1 ＝ΔＶ2 ＝ΔＶである。かかる実施例
の場合、上方及び下方調整量ＶADJ1及びＶADJ2も各サイ
クルで一致させられ、即ち、ＶADJ1＝ＶADJ2＝ＶADJ＝
２×ΔＶである。連続的なサイクル中、ΔＶとΔＶADJ
の値は前のサイクルで使用された値と比較して半分にさ
れる。
て、比較電圧ＶC1及びＶC2と、仮電圧ＶTRIAL との間の
夫々の差ΔＶ1 及びΔＶ2 は、各サイクルで一致させら
れ、即ち、ΔＶ1 ＝ΔＶ2 ＝ΔＶである。かかる実施例
の場合、上方及び下方調整量ＶADJ1及びＶADJ2も各サイ
クルで一致させられ、即ち、ＶADJ1＝ＶADJ2＝ＶADJ＝
２×ΔＶである。連続的なサイクル中、ΔＶとΔＶADJ
の値は前のサイクルで使用された値と比較して半分にさ
れる。
【００３２】
【表２】
【００３３】上記表２には内部ディジタルアナログ変換
器（ＤＡＣ）５がフルスケールの出力電圧値Ｖfsc を有
する１６ビットのアナログディジタル変換器の連続的サ
イクルで使用されるΔＶとＶADJ の例示的な値が示され
ている。変換の最後の２回のサイクル（表２のサイクル
１５と１６）において、これらのサイクル中に必要とさ
れるΔＶ／Ｖfsc とΔＶ／Ｖfsc の値（２-17 と
２-18）は、ディジタルアナログ変換器５の入力でディ
ジタル的に表現するには小さ過ぎる（最下位１ビットよ
りも小さい）ので、上記アルゴリズムは使用できない。
このため、以下図７を参照して説明するようにサイクル
１５及び１６では別のアルゴリズムが使用される。
器（ＤＡＣ）５がフルスケールの出力電圧値Ｖfsc を有
する１６ビットのアナログディジタル変換器の連続的サ
イクルで使用されるΔＶとＶADJ の例示的な値が示され
ている。変換の最後の２回のサイクル（表２のサイクル
１５と１６）において、これらのサイクル中に必要とさ
れるΔＶ／Ｖfsc とΔＶ／Ｖfsc の値（２-17 と
２-18）は、ディジタルアナログ変換器５の入力でディ
ジタル的に表現するには小さ過ぎる（最下位１ビットよ
りも小さい）ので、上記アルゴリズムは使用できない。
このため、以下図７を参照して説明するようにサイクル
１５及び１６では別のアルゴリズムが使用される。
【００３４】図１の従来のアナログディジタル変換器の
場合と同様に、初期仮電圧ＶTRIAL（サイクル１中に使
用する仮電圧）はディジタルアナログ変換器５のフルス
ケールの出力電圧値Ｖfsc の半分になるよう選択され
る。連続的近似アナログディジタル変換器において上記
変換アルゴリズムを使用することにより、図１の従来の
連続的近似アナログディジタル変換器と同一のアナログ
回路（ディジタルアナログ変換器５と比較器９）を利用
する一方で、変換速度に著しい増加が得られることがシ
ミュレーションによって実証された。
場合と同様に、初期仮電圧ＶTRIAL（サイクル１中に使
用する仮電圧）はディジタルアナログ変換器５のフルス
ケールの出力電圧値Ｖfsc の半分になるよう選択され
る。連続的近似アナログディジタル変換器において上記
変換アルゴリズムを使用することにより、図１の従来の
連続的近似アナログディジタル変換器と同一のアナログ
回路（ディジタルアナログ変換器５と比較器９）を利用
する一方で、変換速度に著しい増加が得られることがシ
ミュレーションによって実証された。
【００３５】２−ボルトのフルスケール値のＶfsc と、
（ディジタルアナログ変換器５の入力コードが最下位ビ
ットの１だけ変化したとき、ディジタルアナログ変換器
のアナログ出力電圧は、最下位ビットの０．５と１．５
の間に一致する量変化することを表わす）０．５の微分
非直線性（ＤＮＬ）とを有する従来の連続的近似アナロ
グディジタル変換器において、アナログディジタル変換
器の内部アナログ回路（ディジタルアナログ変換器５
と、比較器９と、ディジタルアナログ変換器５の入力コ
ードが変化したとき、ディジタルアナログ変換器５に供
給する基準電圧に小さいけれど重大な変化を発生させる
傾向のある基準電圧発生回路７）は、各連続的近似サイ
クル中に行なわれる比較の前に１６ビットの精度に修正
するため１１倍の時定数までが必要であり、比較器９
は、（仮電圧ＶTRIAL の最大のステップ変化である）１
ボルトまでの初期オーバーライドの後、１５μＶの範囲
内で正確な判定を行なう必要がある。比較器９に供給さ
れた仮電圧ＶTRIAL の１Ｖから始まる指数関数的な減衰
を仮定している上記修正は図３に示されている。時間軸
は単位名τが付けられ、ここで、τは仮電圧ＶTRIAL が
その初期値の１／ｅ（０．３７Ｖ）に減衰するために要
する時間を表わしている。
（ディジタルアナログ変換器５の入力コードが最下位ビ
ットの１だけ変化したとき、ディジタルアナログ変換器
のアナログ出力電圧は、最下位ビットの０．５と１．５
の間に一致する量変化することを表わす）０．５の微分
非直線性（ＤＮＬ）とを有する従来の連続的近似アナロ
グディジタル変換器において、アナログディジタル変換
器の内部アナログ回路（ディジタルアナログ変換器５
と、比較器９と、ディジタルアナログ変換器５の入力コ
ードが変化したとき、ディジタルアナログ変換器５に供
給する基準電圧に小さいけれど重大な変化を発生させる
傾向のある基準電圧発生回路７）は、各連続的近似サイ
クル中に行なわれる比較の前に１６ビットの精度に修正
するため１１倍の時定数までが必要であり、比較器９
は、（仮電圧ＶTRIAL の最大のステップ変化である）１
ボルトまでの初期オーバーライドの後、１５μＶの範囲
内で正確な判定を行なう必要がある。比較器９に供給さ
れた仮電圧ＶTRIAL の１Ｖから始まる指数関数的な減衰
を仮定している上記修正は図３に示されている。時間軸
は単位名τが付けられ、ここで、τは仮電圧ＶTRIAL が
その初期値の１／ｅ（０．３７Ｖ）に減衰するために要
する時間を表わしている。
【００３６】第１の実施例の“スリー・ステート”変換
アルゴリズムを採用するシミュレーションによって、第
１の実施例は、アナログ回路に要求される機能のレベル
は著しく低下した一方で、従来の図１のアナログディジ
タル変換器と同一の結果を達成することが示された。特
に、アナログ回路の修正精度と比較器の判定精度に対す
る要求は、“スリー・ステート”アルゴリズムを使用す
る第１の実施例において非常に厳密さが少なくなり、
（図１のアナログディジタル変換器の１１τと比較し
て）僅か１．２５τ内に正確な最終出力値を達成するの
に十分な修正が得られることが分かった。換言すれば、
第１の実施例において比較を行なうため必要とされる時
間Ｔ1 は、アナログ回路の修正時定数τの１．２５倍、
即ち、Ｔ1 ＝１．２５τに過ぎず、一方、図１の従来の
アナログディジタル変換器の場合、Ｔ C ＝１１τであ
る。例えば、最上位ビットの判定（１Ｖのステップ幅を
有する最初の連続的近似サイクル中に行なわれる比較）
は、僅かに２９０ｍＶの範囲に収まり、次の判定は１４
５ｍＶの範囲内に収まる等の正確さが必要である。上記
不完全な修正（即ち、従来のアナログディジタル変換器
の場合、１５μＶが要求されるのに対し、最初のサイク
ル中に僅か２９０ｍＶの範囲内に収まる修正）に起因し
て生じる誤差は、次の変換サイクル中に自動的に訂正さ
れる。換言すれば、誤差が（例えば、ディジタルアナロ
グ変換器及び／又は比較器の不適切な修正に起因して）
特定サイクルの判定中に生成されたとき、二つ以上の経
路によって同一の最終出力コードに達し得るので、上記
誤差を後のサイクル中に（上記制限の範囲内で）訂正す
ることが可能である。
アルゴリズムを採用するシミュレーションによって、第
１の実施例は、アナログ回路に要求される機能のレベル
は著しく低下した一方で、従来の図１のアナログディジ
タル変換器と同一の結果を達成することが示された。特
に、アナログ回路の修正精度と比較器の判定精度に対す
る要求は、“スリー・ステート”アルゴリズムを使用す
る第１の実施例において非常に厳密さが少なくなり、
（図１のアナログディジタル変換器の１１τと比較し
て）僅か１．２５τ内に正確な最終出力値を達成するの
に十分な修正が得られることが分かった。換言すれば、
第１の実施例において比較を行なうため必要とされる時
間Ｔ1 は、アナログ回路の修正時定数τの１．２５倍、
即ち、Ｔ1 ＝１．２５τに過ぎず、一方、図１の従来の
アナログディジタル変換器の場合、Ｔ C ＝１１τであ
る。例えば、最上位ビットの判定（１Ｖのステップ幅を
有する最初の連続的近似サイクル中に行なわれる比較）
は、僅かに２９０ｍＶの範囲に収まり、次の判定は１４
５ｍＶの範囲内に収まる等の正確さが必要である。上記
不完全な修正（即ち、従来のアナログディジタル変換器
の場合、１５μＶが要求されるのに対し、最初のサイク
ル中に僅か２９０ｍＶの範囲内に収まる修正）に起因し
て生じる誤差は、次の変換サイクル中に自動的に訂正さ
れる。換言すれば、誤差が（例えば、ディジタルアナロ
グ変換器及び／又は比較器の不適切な修正に起因して）
特定サイクルの判定中に生成されたとき、二つ以上の経
路によって同一の最終出力コードに達し得るので、上記
誤差を後のサイクル中に（上記制限の範囲内で）訂正す
ることが可能である。
【００３７】かかる自動訂正は、変換の最後で必要とさ
れる最終的な精度とは無関係に動作するので、最小修正
時間は変換器の分解能が高くなっても増加しないことが
分かった。上記スリー・ステート・アルゴリズムを使用
する場合、従来の図１のアナログディジタル変換器の場
合には１回だけであるのに対し、各変換サイクル中に２
回の比較が必要であることが認められる。しかし、第１
の実施例において、アナログ回路を図１のアナログディ
ジタル変換器よりも４倍と８倍の間で高速に動作させる
ことが可能であるので、全体的な変換レートは、依然と
して（分解能とアナログ回路の特性に依存して）２乃至
４倍増加している。かくして、例えば、図１のアナログ
ディジタル変換器は、変換のため１６×０．８μｓの
（評価）クロック周期を必要とするのに対し、第１の実
施例のアナログディジタル変換器は、３２×０．１μｓ
のクロック周期を必要とする。入力サンプルを得るため
に要求される時間（０．８μｓ）を含めて、第１の実施
例は、（７３．５ｋＨｚから２５０ｋＨｚへの変換レー
トの増加に対応して）変換時間を１３．６μｓから４．
０μｓに短縮する。
れる最終的な精度とは無関係に動作するので、最小修正
時間は変換器の分解能が高くなっても増加しないことが
分かった。上記スリー・ステート・アルゴリズムを使用
する場合、従来の図１のアナログディジタル変換器の場
合には１回だけであるのに対し、各変換サイクル中に２
回の比較が必要であることが認められる。しかし、第１
の実施例において、アナログ回路を図１のアナログディ
ジタル変換器よりも４倍と８倍の間で高速に動作させる
ことが可能であるので、全体的な変換レートは、依然と
して（分解能とアナログ回路の特性に依存して）２乃至
４倍増加している。かくして、例えば、図１のアナログ
ディジタル変換器は、変換のため１６×０．８μｓの
（評価）クロック周期を必要とするのに対し、第１の実
施例のアナログディジタル変換器は、３２×０．１μｓ
のクロック周期を必要とする。入力サンプルを得るため
に要求される時間（０．８μｓ）を含めて、第１の実施
例は、（７３．５ｋＨｚから２５０ｋＨｚへの変換レー
トの増加に対応して）変換時間を１３．６μｓから４．
０μｓに短縮する。
【００３８】第１の実施例のアナログディジタル変換器
の連続的近似レジスタ回路２２の一例の概略的なブロッ
ク図を図４に示す。連続的近似レジスタ回路２２は、１
５ビットシフトレジスタ３０と、第１及び第２の記憶レ
ジスタ３２及び３４と、マルチプレクサ３６と、第１及
び第２の加算器３８及び４０とを有する。上記連続的近
似レジスタ回路２２は、単一ビットフラグレジスタ４２
と、関係するフラグ制御回路３４とを更に有する。
の連続的近似レジスタ回路２２の一例の概略的なブロッ
ク図を図４に示す。連続的近似レジスタ回路２２は、１
５ビットシフトレジスタ３０と、第１及び第２の記憶レ
ジスタ３２及び３４と、マルチプレクサ３６と、第１及
び第２の加算器３８及び４０とを有する。上記連続的近
似レジスタ回路２２は、単一ビットフラグレジスタ４２
と、関係するフラグ制御回路３４とを更に有する。
【００３９】図４の連続的近似レジスタ回路２２の動作
を以下に説明する。シフトレジスタ３０は、上記アナロ
グ調整量ＶADJ に対応するディジタル値ＷＥＩＧＨＴを
記憶するため使用される。第１及び第２の記憶レジスタ
３２及び３４は、現在の仮電圧ＶTRIAL を判定するため
採用された夫々のディジタル値ＰＯＳ及びＮＥＧを記憶
するため使用される。フラグレジスタ４２は、以下に説
明する目的のためフラグＤＯＨＩを記憶する。ＤＯＨＩ
フラグのセット／リセットは、関係するフラグ制御回路
４４によって行なわれる。
を以下に説明する。シフトレジスタ３０は、上記アナロ
グ調整量ＶADJ に対応するディジタル値ＷＥＩＧＨＴを
記憶するため使用される。第１及び第２の記憶レジスタ
３２及び３４は、現在の仮電圧ＶTRIAL を判定するため
採用された夫々のディジタル値ＰＯＳ及びＮＥＧを記憶
するため使用される。フラグレジスタ４２は、以下に説
明する目的のためフラグＤＯＨＩを記憶する。ＤＯＨＩ
フラグのセット／リセットは、関係するフラグ制御回路
４４によって行なわれる。
【００４０】加算器３８は、第１及び第２の記憶レジス
タ３２及び３４に夫々記憶されたディジタル値ＰＯＳ及
びＮＥＧと、別の一定ディジタル値＋３２７６８（＝２
15）とをその別個の入力に受ける。かくして、加算器３
８の出力に生成されたディジタル値ＴＲＩＡＬは、３２
７６８ ＋ ＰＯＳ − ＮＥＧに一致する。加算器４
０は、その一方の入力でディジタル値ＴＲＩＡＬを受
け、そのもう一方の入力で二つの別のディジタル値±Ｔ
ＨＲの一方を受ける。かかるディジタル値は上記±ΔＶ
に対応する。値＋ＴＨＲは、フラグレジスタ４２に記憶
されたフラグＤＯＨＩがセット（＝１）されたとき加算
器４０に供給され、値−ＴＨＲは、フラグＤＯＨＩがリ
セット（＝０）されたとき加算器４０に供給される。
タ３２及び３４に夫々記憶されたディジタル値ＰＯＳ及
びＮＥＧと、別の一定ディジタル値＋３２７６８（＝２
15）とをその別個の入力に受ける。かくして、加算器３
８の出力に生成されたディジタル値ＴＲＩＡＬは、３２
７６８ ＋ ＰＯＳ − ＮＥＧに一致する。加算器４
０は、その一方の入力でディジタル値ＴＲＩＡＬを受
け、そのもう一方の入力で二つの別のディジタル値±Ｔ
ＨＲの一方を受ける。かかるディジタル値は上記±ΔＶ
に対応する。値＋ＴＨＲは、フラグレジスタ４２に記憶
されたフラグＤＯＨＩがセット（＝１）されたとき加算
器４０に供給され、値−ＴＨＲは、フラグＤＯＨＩがリ
セット（＝０）されたとき加算器４０に供給される。
【００４１】図４から分かるように加算器４０とシフト
レジスタ３０は点線で結ばれている。これは、二つの値
±ＴＨＲがシフトレジスタ３０に保持された値ＷＥＩＧ
ＨＴから得られることを示すことを意図している。例え
ば、上記の例と同様にＶADJ＝２ΔＶであるならば、±
ＴＨＲ ＝ ±ＷＥＩＧＨＴ／２ である。従って、加
算器４０の出力は、フラグＤＯＨＩに依存して、ＴＲＩ
ＡＬ ＋ＴＨＲ 又は ＴＲＩＡＬ − ＴＨＲ にセ
ットすることができる。上記二つのディジタル値は、上
記二つの比較値ＶC1及びＶC2に夫々対応している。
レジスタ３０は点線で結ばれている。これは、二つの値
±ＴＨＲがシフトレジスタ３０に保持された値ＷＥＩＧ
ＨＴから得られることを示すことを意図している。例え
ば、上記の例と同様にＶADJ＝２ΔＶであるならば、±
ＴＨＲ ＝ ±ＷＥＩＧＨＴ／２ である。従って、加
算器４０の出力は、フラグＤＯＨＩに依存して、ＴＲＩ
ＡＬ ＋ＴＨＲ 又は ＴＲＩＡＬ − ＴＨＲ にセ
ットすることができる。上記二つのディジタル値は、上
記二つの比較値ＶC1及びＶC2に夫々対応している。
【００４２】図４の回路のマルチプレクサ３６によっ
て、シフトレジスタ３０に保持されたＷＥＩＧＨＴの値
を第１の記憶レジスタ３２の内容ＰＯＳ、又は、第２の
記憶レジスタ３４の内容ＮＥＧの何れかに加算すること
が可能になる。この加算演算は以下に説明するように変
換サイクルの最後に必要とされる。次に、図５及び６を
参照して第１の実施例の動作を説明する。
て、シフトレジスタ３０に保持されたＷＥＩＧＨＴの値
を第１の記憶レジスタ３２の内容ＰＯＳ、又は、第２の
記憶レジスタ３４の内容ＮＥＧの何れかに加算すること
が可能になる。この加算演算は以下に説明するように変
換サイクルの最後に必要とされる。次に、図５及び６を
参照して第１の実施例の動作を説明する。
【００４３】初期化ステップＳ１において、レジスタの
内容はアナログディジタル変換器の制御回路２４によっ
て夫々の初期値： ＷＥＩＧＨＴ＝１６３８４（２14）， ＰＯＳ＝０，
ＮＥＧ＝０ にセットされる。変換の間に、ディジタルアナログ変換
器の入力コードは中間コード、即ち、３２７６８にセッ
トされるので、ディジタルアナログ変換器の出力電圧は
Ｖfsc ／２である。入力電圧ＶINは、そのときトラック
状態にあるトラックアンドホールド回路を通過して変換
の間に比較器９に供給されるので、サイクル１の開始直
前に比較器によって行なわれるＶINとＶfsc ／２の間の
比較に基づいて次の変換の最初のサイクル中に使用する
ためのＤＯＨＩの初期値を選択することが可能である。
比較の結果が ＶIN ≦ Ｖfsc ／２ である場合、Ｄ
ＯＨＩは１にセットされ、 ＶIN ＞ Ｖfsc ／２ で
ある場合、ＤＯＨＩは０にセットされる。かかるＤＯＨ
Ｉフラグの値の初期選択の理由を以下に説明する。
内容はアナログディジタル変換器の制御回路２４によっ
て夫々の初期値： ＷＥＩＧＨＴ＝１６３８４（２14）， ＰＯＳ＝０，
ＮＥＧ＝０ にセットされる。変換の間に、ディジタルアナログ変換
器の入力コードは中間コード、即ち、３２７６８にセッ
トされるので、ディジタルアナログ変換器の出力電圧は
Ｖfsc ／２である。入力電圧ＶINは、そのときトラック
状態にあるトラックアンドホールド回路を通過して変換
の間に比較器９に供給されるので、サイクル１の開始直
前に比較器によって行なわれるＶINとＶfsc ／２の間の
比較に基づいて次の変換の最初のサイクル中に使用する
ためのＤＯＨＩの初期値を選択することが可能である。
比較の結果が ＶIN ≦ Ｖfsc ／２ である場合、Ｄ
ＯＨＩは１にセットされ、 ＶIN ＞ Ｖfsc ／２ で
ある場合、ＤＯＨＩは０にセットされる。かかるＤＯＨ
Ｉフラグの値の初期選択の理由を以下に説明する。
【００４４】ステップＳ２において、最初の変換サイク
ルが始まり、フラグＤＯＨＩがセットされているかどう
かを判定する。サイクルの始めにＤＯＨＩフラグがセッ
トされているとき、このサイクル中に行なわれるべき第
１の比較は、高い方の比較電圧ＶC1との比較であること
を示している。フラグＤＯＨＩがサイクルの始めにリセ
ットされている（即ち、値０を有する）場合、このサイ
クル中に行なわれるべき第１の比較は低い方の比較電圧
ＶC2との比較であることを示している。
ルが始まり、フラグＤＯＨＩがセットされているかどう
かを判定する。サイクルの始めにＤＯＨＩフラグがセッ
トされているとき、このサイクル中に行なわれるべき第
１の比較は、高い方の比較電圧ＶC1との比較であること
を示している。フラグＤＯＨＩがサイクルの始めにリセ
ットされている（即ち、値０を有する）場合、このサイ
クル中に行なわれるべき第１の比較は低い方の比較電圧
ＶC2との比較であることを示している。
【００４５】従って、ＤＯＨＩが初期にセットされてい
る場合、処理はステップＳ３に続き、ディジタルアナロ
グ変換器５の入力コード（ＤＡＣコード）は連続的近似
レジスタ回路２２によって ３２７６８ ＋ ＰＯＳ
− ＮＥＧ ＋ ＴＨＲ にセットされる。ＰＯＳとＮ
ＥＧは初期的に共にゼロであるので、 ３２７６８＋
８１９２ ＝ ４０９６０ （４０ｋ） にセットされ
たＤＡＣコードが得られる。その結果として、ディジタ
ルアナログ変換器５のアナログ出力電圧は、上記例の場
合、ディジタル値４０ｋに等しいアナログの高い方の比
較電圧ＶC1に変化する。ディジタルアナログ変換器５と
比較器９を必要とされる程度に修正するため十分な時間
が経過した後（例えば、上記の如く、Ｔ1 ＝ １．２
５τ）、得られたＣＯＭＰHI（ＶIN ＞ ＶC1 の場
合、ＣＯＰＭHI ＝ １、それ以外の場合、ＣＯＭＰHI
＝ ０）はステップＳ４で記憶される。次いで、ステ
ップＳ５において、小さい方の比較電圧ＶC2との第２の
比較を実行する必要があるかどうかが定められる。この
比較は、第１の比較の結果がゼロ（ＶIN ≦ ＶC1）の
場合に限り必要とされる。第２の比較が必要とされる場
合、処理はステップＳ６に進み、ＤＯＨＩがフラグ制御
回路４４によってゼロに変えられるので、最初の変換サ
イクル中には、３２７６８ − ８１９２ ＝ ２４５
７６ （２４ｋ）に等しいＤＡＣコードは、３２７６８
＋ ＰＯＳ − ＮＥＧ − ＴＨＲ に変えられ
る。必要な修正時間の経過後、第２の比較ＣＯＭＰLOの
結果（Ｖ IN ＜ ＶC2 の場合、ＣＯＰＭLO ＝ １、
それ以外の場合、ＣＯＭＰLO ＝０）が得られ、格納さ
れる（ステップＳ７）。
る場合、処理はステップＳ３に続き、ディジタルアナロ
グ変換器５の入力コード（ＤＡＣコード）は連続的近似
レジスタ回路２２によって ３２７６８ ＋ ＰＯＳ
− ＮＥＧ ＋ ＴＨＲ にセットされる。ＰＯＳとＮ
ＥＧは初期的に共にゼロであるので、 ３２７６８＋
８１９２ ＝ ４０９６０ （４０ｋ） にセットされ
たＤＡＣコードが得られる。その結果として、ディジタ
ルアナログ変換器５のアナログ出力電圧は、上記例の場
合、ディジタル値４０ｋに等しいアナログの高い方の比
較電圧ＶC1に変化する。ディジタルアナログ変換器５と
比較器９を必要とされる程度に修正するため十分な時間
が経過した後（例えば、上記の如く、Ｔ1 ＝ １．２
５τ）、得られたＣＯＭＰHI（ＶIN ＞ ＶC1 の場
合、ＣＯＰＭHI ＝ １、それ以外の場合、ＣＯＭＰHI
＝ ０）はステップＳ４で記憶される。次いで、ステ
ップＳ５において、小さい方の比較電圧ＶC2との第２の
比較を実行する必要があるかどうかが定められる。この
比較は、第１の比較の結果がゼロ（ＶIN ≦ ＶC1）の
場合に限り必要とされる。第２の比較が必要とされる場
合、処理はステップＳ６に進み、ＤＯＨＩがフラグ制御
回路４４によってゼロに変えられるので、最初の変換サ
イクル中には、３２７６８ − ８１９２ ＝ ２４５
７６ （２４ｋ）に等しいＤＡＣコードは、３２７６８
＋ ＰＯＳ − ＮＥＧ − ＴＨＲ に変えられ
る。必要な修正時間の経過後、第２の比較ＣＯＭＰLOの
結果（Ｖ IN ＜ ＶC2 の場合、ＣＯＰＭLO ＝ １、
それ以外の場合、ＣＯＭＰLO ＝０）が得られ、格納さ
れる（ステップＳ７）。
【００４６】ステップＳ２においてフラグＤＯＨＩが初
期にゼロであることが検出された場合、逆の順序で比較
が行なわれ、即ち、低い方の比較電圧ＶC2が最初に発生
され（ステップＳ８）、その結果ＣＯＭＰLOは格納され
（ステップＳ９）、第１の比較の結果ＣＯＭＰLOに依存
して第２の比較が必要であるかどうかが判定され（ステ
ップＳ１０）、第２の比較が必要であるならば、ＤＯＨ
Ｉはフラグ制御回路４４によって１に変えられるので、
高い方の比較電圧ＶC1が発生され（ステップＳ１１）、
結果ＣＯＭＰHIが得られ、記憶される（ステップ１
２）。
期にゼロであることが検出された場合、逆の順序で比較
が行なわれ、即ち、低い方の比較電圧ＶC2が最初に発生
され（ステップＳ８）、その結果ＣＯＭＰLOは格納され
（ステップＳ９）、第１の比較の結果ＣＯＭＰLOに依存
して第２の比較が必要であるかどうかが判定され（ステ
ップＳ１０）、第２の比較が必要であるならば、ＤＯＨ
Ｉはフラグ制御回路４４によって１に変えられるので、
高い方の比較電圧ＶC1が発生され（ステップＳ１１）、
結果ＣＯＭＰHIが得られ、記憶される（ステップ１
２）。
【００４７】次いで、処理はステップＳ１３に進み、高
い方の比較電圧ＶC1との比較の結果ＣＯＭＰHIがテスト
される。ＣＯＭＰHI ＝ １ である場合、ＰＯＳはＷ
ＥＩＧＨＴだけ増加させられる（ステップＳ１７）。こ
の例の場合、制御回路２４は、第１の記憶レジスタ３２
内に保持された値ＰＯＳに加算するため、マルチプレク
サ３６に値ＷＥＩＧＨＴを第１の記憶レジスタ３２に供
給させる。処理は次にステップ２０に続く。
い方の比較電圧ＶC1との比較の結果ＣＯＭＰHIがテスト
される。ＣＯＭＰHI ＝ １ である場合、ＰＯＳはＷ
ＥＩＧＨＴだけ増加させられる（ステップＳ１７）。こ
の例の場合、制御回路２４は、第１の記憶レジスタ３２
内に保持された値ＰＯＳに加算するため、マルチプレク
サ３６に値ＷＥＩＧＨＴを第１の記憶レジスタ３２に供
給させる。処理は次にステップ２０に続く。
【００４８】ステップＳ１３において、ＣＯＭＰHIはゼ
ロであることが検出された場合、処理はステップＳ１４
に続き、もう一方の比較の結果ＣＯＭＰLOがテストされ
る。ＣＯＭＰLOは１であることが分かった場合、ＮＥＧ
はＷＥＩＧＨＴだけ増加させられる（ステップＳ１
８）。この例の場合、制御回路２４は、第２の記憶レジ
スタ３４内に保持された値ＮＥＧに加算するため、マル
チプレクサ３６に値ＷＥＩＧＨＴを第２の記憶レジスタ
３４に供給させる。次いで、処理はステップＳ２０に続
く。
ロであることが検出された場合、処理はステップＳ１４
に続き、もう一方の比較の結果ＣＯＭＰLOがテストされ
る。ＣＯＭＰLOは１であることが分かった場合、ＮＥＧ
はＷＥＩＧＨＴだけ増加させられる（ステップＳ１
８）。この例の場合、制御回路２４は、第２の記憶レジ
スタ３４内に保持された値ＮＥＧに加算するため、マル
チプレクサ３６に値ＷＥＩＧＨＴを第２の記憶レジスタ
３４に供給させる。次いで、処理はステップＳ２０に続
く。
【００４９】ＣＯＭＰHIとＣＯＭＰLOが共にゼロの場
合、処理はステップＳ１５に達し、フラグＤＯＨＩはフ
ラグ制御回路４４によって反転される。このようにＤＯ
ＨＩを変える理由を以下に説明する。ステップＳ２０に
おいて、値ＷＥＩＧＨＴは半分にされる（シフトレジス
タ３０の内容を右に１つシフトすることにより行なわれ
る）。次いで、ステップＳ２１において、全ての変換サ
イクルが未だ終了していないかどうかが判定される。未
だ終了していない場合、処理は、次のサイクルを開始す
るためステップＳ２に戻る。ステップＳ２１において全
ての変換サイクルが終了していると判定された場合、変
換の結果ＯＵＴＰＵＴは、３２７６８ ＋ ＰＯＳ −
ＮＥＧ のように計算され、この結果は変換器によっ
て出力される。
合、処理はステップＳ１５に達し、フラグＤＯＨＩはフ
ラグ制御回路４４によって反転される。このようにＤＯ
ＨＩを変える理由を以下に説明する。ステップＳ２０に
おいて、値ＷＥＩＧＨＴは半分にされる（シフトレジス
タ３０の内容を右に１つシフトすることにより行なわれ
る）。次いで、ステップＳ２１において、全ての変換サ
イクルが未だ終了していないかどうかが判定される。未
だ終了していない場合、処理は、次のサイクルを開始す
るためステップＳ２に戻る。ステップＳ２１において全
ての変換サイクルが終了していると判定された場合、変
換の結果ＯＵＴＰＵＴは、３２７６８ ＋ ＰＯＳ −
ＮＥＧ のように計算され、この結果は変換器によっ
て出力される。
【００５０】次いで、図７を参照して、第１の実施例に
よるアナログディジタル変換器の１６ビット版の動作の
特別な例を説明する。図７の例において、変換されるべ
きアナログ入力電圧値ＶINは、１．２９３３Ｖであり、
この値はディジタル値の４２３７９．４（＝４１．３８
６ｋ）に対応している。ＶIN ＞ Ｖfsc ／２ である
ので、ＤＯＨＩは、初期化ステップＳ１でゼロにセット
される。同図に示す如く、サイクル１中に、最初に行な
われる比較は、ディジタル値２４５７６に一致している
低い方の比較電圧ＶC2との比較である。かかる比較の結
果ＣＯＭＰLOはゼロ（即ち、ＶIN ＞ ＶC2）であるの
で、このサイクル中に第２の比較を行なうことが必要で
ある。この第２の比較のため、４０９６０に等しい高い
方の比較電圧ＶC1が使用される。上記比較の結果ＣＯＭ
ＰHIは１（ＶIN ＞ ＶC1）であるので、結果ＣＯＭＰ
LOとＣＯＭＰHIの組み合わせに基づいて、ＰＯＳは１６
３８４増加させられ、ＷＥＩＧＨＴは８１９２に２分さ
れ、次の変換サイクルが始まる。
よるアナログディジタル変換器の１６ビット版の動作の
特別な例を説明する。図７の例において、変換されるべ
きアナログ入力電圧値ＶINは、１．２９３３Ｖであり、
この値はディジタル値の４２３７９．４（＝４１．３８
６ｋ）に対応している。ＶIN ＞ Ｖfsc ／２ である
ので、ＤＯＨＩは、初期化ステップＳ１でゼロにセット
される。同図に示す如く、サイクル１中に、最初に行な
われる比較は、ディジタル値２４５７６に一致している
低い方の比較電圧ＶC2との比較である。かかる比較の結
果ＣＯＭＰLOはゼロ（即ち、ＶIN ＞ ＶC2）であるの
で、このサイクル中に第２の比較を行なうことが必要で
ある。この第２の比較のため、４０９６０に等しい高い
方の比較電圧ＶC1が使用される。上記比較の結果ＣＯＭ
ＰHIは１（ＶIN ＞ ＶC1）であるので、結果ＣＯＭＰ
LOとＣＯＭＰHIの組み合わせに基づいて、ＰＯＳは１６
３８４増加させられ、ＷＥＩＧＨＴは８１９２に２分さ
れ、次の変換サイクルが始まる。
【００５１】サイクル２において、二つの比較電圧の中
で、５４２４８に一致する高い方の比較電圧ＶC1との比
較が最初に行なわれる（サイクル１の最後に、ＤＯＨＩ
＝１）。上記比較の結果ＣＯＭＰHIは０（ＶIN ＜
ＶC1）であるので、低い方の比較電圧ＶC2との比較が必
要とされる。低い方の比較電圧ＶC2は、４５０５６にセ
ットされ、結果ＣＯＭＰLOは、１（ＶC2 ≧ ＶIN）で
ある。このようなＣＯＭＰHIとＣＯＭＰLOの組み合わせ
の場合、ＮＥＧはＷＥＩＧＨＴ（８１９２）だけ増加さ
せられ、次のサイクル（サイクル３）が始まる。
で、５４２４８に一致する高い方の比較電圧ＶC1との比
較が最初に行なわれる（サイクル１の最後に、ＤＯＨＩ
＝１）。上記比較の結果ＣＯＭＰHIは０（ＶIN ＜
ＶC1）であるので、低い方の比較電圧ＶC2との比較が必
要とされる。低い方の比較電圧ＶC2は、４５０５６にセ
ットされ、結果ＣＯＭＰLOは、１（ＶC2 ≧ ＶIN）で
ある。このようなＣＯＭＰHIとＣＯＭＰLOの組み合わせ
の場合、ＮＥＧはＷＥＩＧＨＴ（８１９２）だけ増加さ
せられ、次のサイクル（サイクル３）が始まる。
【００５２】サイクル３において、ディジタル値３８９
１２に等しいＶC2による高い方の比較が最初に行なわれ
（サイクル２の最後に、ＤＯＨＩ ＝ １）、比較の結
果ＣＯＭＰLOはゼロである。従って、ディジタル値４３
００８に等しいＶC1による２番目の比較が必要とされ
る。この比較の結果ＣＯＭＰHIはゼロである。その結
果、ＰＯＳ又はＮＥＧの何れも変更されないが、ＤＯＨ
Ｉはサイクルの最後に１からゼロに戻される。ＷＥＩＧ
ＨＴは、２０４８にもう一度２分される。
１２に等しいＶC2による高い方の比較が最初に行なわれ
（サイクル２の最後に、ＤＯＨＩ ＝ １）、比較の結
果ＣＯＭＰLOはゼロである。従って、ディジタル値４３
００８に等しいＶC1による２番目の比較が必要とされ
る。この比較の結果ＣＯＭＰHIはゼロである。その結
果、ＰＯＳ又はＮＥＧの何れも変更されないが、ＤＯＨ
Ｉはサイクルの最後に１からゼロに戻される。ＷＥＩＧ
ＨＴは、２０４８にもう一度２分される。
【００５３】サイクル４において、初期に ＤＯＨＩ
＝ ０ であるので、最初に行なわれるべき比較は、低
い方の比較電圧ＶC2との比較である。低い方の比較電圧
ＶC2は、３９９３６にセットされ、比較の結果ＣＯＭＰ
LOはゼロである。結果ＣＯＭＰLOはゼロであるので、デ
ィジタル値４１９８４に等しい高い方の比較電圧ＶC2と
の比較が必要とされる。この２番目の比較の結果ＣＯＭ
ＰHIは１であるので、ＰＯＳは１８４３２（１６３８４
＋ ２０４８）に増加させられる。このような態様で
サイクル１４の最後まで処理は続く。
＝ ０ であるので、最初に行なわれるべき比較は、低
い方の比較電圧ＶC2との比較である。低い方の比較電圧
ＶC2は、３９９３６にセットされ、比較の結果ＣＯＭＰ
LOはゼロである。結果ＣＯＭＰLOはゼロであるので、デ
ィジタル値４１９８４に等しい高い方の比較電圧ＶC2と
の比較が必要とされる。この２番目の比較の結果ＣＯＭ
ＰHIは１であるので、ＰＯＳは１８４３２（１６３８４
＋ ２０４８）に増加させられる。このような態様で
サイクル１４の最後まで処理は続く。
【００５４】閾値は１よりも小さいことが必要であるた
め、出力コードの最後の２ビットはスリー・ステート・
アルゴリズムを用いて処理されない。その代わり、出力
コードの最後の２ビットの値は、以下のように生成され
る。サイクル１５において、ＤＡＣコードは、３２７６
８ ＋ ＰＯＳ − ＮＥＧ に対応する仮電圧Ｖ
TRIAL を生成するため３２７６８ ＋ ＰＯＳ − Ｎ
ＥＧ にセットされ、仮電圧ＶTRIAL の入力電圧ＶINと
の比較が行なわれる。結果が１（ＶIN ＞ ＶTRIAL ）
である場合、ＰＯＳは（サイクル１６のためＶTR IAL の
高い方の値をセットするため）１だけ増加させられ；そ
れ以外の場合、ＮＥＧは（サイクル１６のためＶTRIAL
の低い方の値をセットするため）１だけ減少させられ
る。図７の例の場合、サイクル１５中に、４２３８０の
ＤＡＣコードは仮電圧ＶTRIAL を生成するため使用さ
れ、仮電圧ＶTRIAL はディジタル値４２３８０に対応す
る。ＶIN ＜ ＶTRIAL であるので、比較の結果はゼロ
であり、ＮＥＧは１だけ減少させられる。
め、出力コードの最後の２ビットはスリー・ステート・
アルゴリズムを用いて処理されない。その代わり、出力
コードの最後の２ビットの値は、以下のように生成され
る。サイクル１５において、ＤＡＣコードは、３２７６
８ ＋ ＰＯＳ − ＮＥＧ に対応する仮電圧Ｖ
TRIAL を生成するため３２７６８ ＋ ＰＯＳ − Ｎ
ＥＧ にセットされ、仮電圧ＶTRIAL の入力電圧ＶINと
の比較が行なわれる。結果が１（ＶIN ＞ ＶTRIAL ）
である場合、ＰＯＳは（サイクル１６のためＶTR IAL の
高い方の値をセットするため）１だけ増加させられ；そ
れ以外の場合、ＮＥＧは（サイクル１６のためＶTRIAL
の低い方の値をセットするため）１だけ減少させられ
る。図７の例の場合、サイクル１５中に、４２３８０の
ＤＡＣコードは仮電圧ＶTRIAL を生成するため使用さ
れ、仮電圧ＶTRIAL はディジタル値４２３８０に対応す
る。ＶIN ＜ ＶTRIAL であるので、比較の結果はゼロ
であり、ＮＥＧは１だけ減少させられる。
【００５５】サイクル１６中、ＤＡＣコードは、３２７
６８ ＋ ＰＯＳ − ＮＥＧ に対応する最終的な仮
電圧ＶTRIAL を生成するため３２７６８ ＋ ＰＯＳ
−ＮＥＧ にセットされ、最終的な仮電圧ＶTRIAL の入
力電圧ＶINとの比較が行なわれる。この例の場合、結果
が１（ＶIN ＞ ＶTRIAL ）である場合、ＰＯＳ又はＮ
ＥＧに対する変更はなされず；それ以外の場合、ＮＥＧ
は１だけ減少させられる。
６８ ＋ ＰＯＳ − ＮＥＧ に対応する最終的な仮
電圧ＶTRIAL を生成するため３２７６８ ＋ ＰＯＳ
−ＮＥＧ にセットされ、最終的な仮電圧ＶTRIAL の入
力電圧ＶINとの比較が行なわれる。この例の場合、結果
が１（ＶIN ＞ ＶTRIAL ）である場合、ＰＯＳ又はＮ
ＥＧに対する変更はなされず；それ以外の場合、ＮＥＧ
は１だけ減少させられる。
【００５６】変換処理の最終的な判定は、±１／２ビッ
トを適用する必要があるが、これは可能ではない。その
代わり、ＮＥＧは、実行された比較の結果に依存して、
１だけ減少させられ、或いは、減少させられないので、
最下位ビットの１／２の偏差が発生する。図７の例の場
合、サイクル１６中に、４２３７９のＤＡＣコードが最
終的な仮電圧を生成するため使用され、即ち、ＶTRIAL
はディジタル値４２３７９に対応する。ＶIN ＞ Ｖ
TRIAL であるので、上記比較の結果は１であり、ＮＥＧ
に対する変更は行なわれない。
トを適用する必要があるが、これは可能ではない。その
代わり、ＮＥＧは、実行された比較の結果に依存して、
１だけ減少させられ、或いは、減少させられないので、
最下位ビットの１／２の偏差が発生する。図７の例の場
合、サイクル１６中に、４２３７９のＤＡＣコードが最
終的な仮電圧を生成するため使用され、即ち、ＶTRIAL
はディジタル値４２３７９に対応する。ＶIN ＞ Ｖ
TRIAL であるので、上記比較の結果は１であり、ＮＥＧ
に対する変更は行なわれない。
【００５７】従って、図７の例の場合、サイクル１６の
最後で、ＰＯＳ ＝ １８９６４、ＮＥＧ ＝ ９３５
３ であるので、変換処理の結果ＯＵＴＰＵＴは、意図
した結果である３２７６８ ＋ １８９６４ − ９３
５３ ＝ ４２３７９ と一致する。最終的な二つのサ
イクル１５及び１６は、１回の比較しか必要としないの
で、１クロックサイクル当たり１回の変換であるなら
ば、完全な変換には３０サイクルを要する。
最後で、ＰＯＳ ＝ １８９６４、ＮＥＧ ＝ ９３５
３ であるので、変換処理の結果ＯＵＴＰＵＴは、意図
した結果である３２７６８ ＋ １８９６４ − ９３
５３ ＝ ４２３７９ と一致する。最終的な二つのサ
イクル１５及び１６は、１回の比較しか必要としないの
で、１クロックサイクル当たり１回の変換であるなら
ば、完全な変換には３０サイクルを要する。
【００５８】図５及び６のフローチャートと、図７を参
照して説明した例とから、フラグＤＯＨＩは、所定のサ
イクルで最初に行なわれる比較を判定するため使用され
るとが分かる。ＤＯＨＩフラグは各サイクルの最後で制
御されるので、次のサイクルの先頭で、生成されるべき
最初の比較電圧は、ディジタルアナログ変換器の出力電
圧により大きい変化を必要とする方の比較電圧である。
例えば、図７の例の場合、フラグＤＯＨＩは、（最初の
比較しか行なわれていないので）サイクル１の最後で１
のままにされ、（５４２４８に等しい）高い方の比較電
圧がサイクル２の最初の比較で使用されるのに従って、
（４５０５６に等しい）低い方の比較電圧が最初に行な
われた場合に必要とされる変化よりも大きいステップ変
化（５４２４８− ４０９６０ ＝ １３２８８に等し
い）がディジタルアナログ変換器の出力電圧に発生す
る。
照して説明した例とから、フラグＤＯＨＩは、所定のサ
イクルで最初に行なわれる比較を判定するため使用され
るとが分かる。ＤＯＨＩフラグは各サイクルの最後で制
御されるので、次のサイクルの先頭で、生成されるべき
最初の比較電圧は、ディジタルアナログ変換器の出力電
圧により大きい変化を必要とする方の比較電圧である。
例えば、図７の例の場合、フラグＤＯＨＩは、（最初の
比較しか行なわれていないので）サイクル１の最後で１
のままにされ、（５４２４８に等しい）高い方の比較電
圧がサイクル２の最初の比較で使用されるのに従って、
（４５０５６に等しい）低い方の比較電圧が最初に行な
われた場合に必要とされる変化よりも大きいステップ変
化（５４２４８− ４０９６０ ＝ １３２８８に等し
い）がディジタルアナログ変換器の出力電圧に発生す
る。
【００５９】ある特定のサイクルで両方の比較が行なわ
れ、第２の比較の結果が１であった場合、例えば、図７
の例のサイクル２と３に示されているように次のサイク
ルの比較の順序は反転される。これは、新しいサイクル
の各々の先頭で要求されるディジタルアナログ変換器の
出力電圧の変化が最大になることを保証するため行なわ
れる。例えば、サイクル３の先頭で要求されるステップ
変化は、４５０５６− ３８９１２ であり、この変化
は高い方の比較電圧がサイクル３内で最初に試みられた
場合に関連した変化 ４５０５６ − ４３００８ よ
りも著しく大きい。
れ、第２の比較の結果が１であった場合、例えば、図７
の例のサイクル２と３に示されているように次のサイク
ルの比較の順序は反転される。これは、新しいサイクル
の各々の先頭で要求されるディジタルアナログ変換器の
出力電圧の変化が最大になることを保証するため行なわ
れる。例えば、サイクル３の先頭で要求されるステップ
変化は、４５０５６− ３８９１２ であり、この変化
は高い方の比較電圧がサイクル３内で最初に試みられた
場合に関連した変化 ４５０５６ − ４３００８ よ
りも著しく大きい。
【００６０】特定のサイクル中に２回の比較が必要とさ
れ、ＶINは高い方の比較電圧と低い方の比較電圧の間に
あるという比較の結果が得られた場合、ＤＯＨＩはサイ
クルの最後に反転され（図６のステップＳ１６）、次の
サイクルの先頭でディジタルアナログ変換器の出力電圧
の二つの可能性のあるステップ変化の中の大きい方が生
じる。例えば、サイクル３において、ＤＯＨＩは、２番
目の比較が必要であると判定されたときにセットされる
が、サイクル４の先頭で二つの可能性のあるステップ変
化の中の大きい方（４３００８ − ４１９８４ では
なく ４３００８ − ３９９３６）が実行されるよう
にステップＳ１５においてリセットされる。
れ、ＶINは高い方の比較電圧と低い方の比較電圧の間に
あるという比較の結果が得られた場合、ＤＯＨＩはサイ
クルの最後に反転され（図６のステップＳ１６）、次の
サイクルの先頭でディジタルアナログ変換器の出力電圧
の二つの可能性のあるステップ変化の中の大きい方が生
じる。例えば、サイクル３において、ＤＯＨＩは、２番
目の比較が必要であると判定されたときにセットされる
が、サイクル４の先頭で二つの可能性のあるステップ変
化の中の大きい方（４３００８ − ４１９８４ では
なく ４３００８ − ３９９３６）が実行されるよう
にステップＳ１５においてリセットされる。
【００６１】更に、ＶIN ＜ Ｖfsc ／２のとき ＤＯ
ＨＩ ＝ １ かつ ＶIN ＞ Ｖ fsc ／２のとき Ｄ
ＯＨＩ ＝ ０ であるよう最初のサイクルのＤＯＨＩ
を選択するのが好ましいことが分かった。これは、サイ
クル１の最初の比較において、比較電圧とＶINの間の差
が 2番目の比較中の差よりも大きいということを意味す
る。
ＨＩ ＝ １ かつ ＶIN ＞ Ｖ fsc ／２のとき Ｄ
ＯＨＩ ＝ ０ であるよう最初のサイクルのＤＯＨＩ
を選択するのが好ましいことが分かった。これは、サイ
クル１の最初の比較において、比較電圧とＶINの間の差
が 2番目の比較中の差よりも大きいということを意味す
る。
【００６２】“最大のステップ”がサイクル中で最初に
行なわれることを保証するためＤＯＨＩフラグを使用す
ることにより速度の点で重大な改良が得られることがシ
ミュレーションによって分かった。比較の目的のため、
各サイクルで最小のステップが最初に行なわれるようア
ルゴリズムを変更した。このアルゴリズムの変更は、ア
ナログ回路の時定数τを著しく改善することを要求し、
即ち、各比較のため許容された時間Ｔ1 が１００ｎｓで
あるとき、“最大のステップ”版のアルゴリズムが満足
に動作し得る時定数８０ｎｓと比べて略６０ｎｓである
ことが要求された。
行なわれることを保証するためＤＯＨＩフラグを使用す
ることにより速度の点で重大な改良が得られることがシ
ミュレーションによって分かった。比較の目的のため、
各サイクルで最小のステップが最初に行なわれるようア
ルゴリズムを変更した。このアルゴリズムの変更は、ア
ナログ回路の時定数τを著しく改善することを要求し、
即ち、各比較のため許容された時間Ｔ1 が１００ｎｓで
あるとき、“最大のステップ”版のアルゴリズムが満足
に動作し得る時定数８０ｎｓと比べて略６０ｎｓである
ことが要求された。
【００６３】可能である限り最大のステップ変化が選択
されるようＤＯＨＩを操作することにより、ディジタル
アナログ変換器の出力電圧は、アナログ入力電圧ＶINを
横切る可能性が高くなり、正確な判定が行なわれる尤も
らしさは増加する。ＤＯＨＩフラグ４２の制御は、図４
の連続的近似レジスタ回路２２のフラグ制御回路４４に
よって行なわれる。上記制御回路４４は、比較結果ＣＯ
ＭＰHI及びＣＯＭＰLOを入力として受け、フラグＤＯＨ
Ｉは変更される必要があるかどうかを定めるため比較結
果ＣＯＭＰHI及びＣＯＭＰLOを処理する（図５及び６の
フローチャートのステップＳ６、Ｓ１１及びＳ１５）。
更にフラグ制御回路４４は、ＶINのＶfsc ／２との比較
に基づいてサイクル１中に使用するＤＯＨＩの初期値を
セットする（図５のステップＳ１）。
されるようＤＯＨＩを操作することにより、ディジタル
アナログ変換器の出力電圧は、アナログ入力電圧ＶINを
横切る可能性が高くなり、正確な判定が行なわれる尤も
らしさは増加する。ＤＯＨＩフラグ４２の制御は、図４
の連続的近似レジスタ回路２２のフラグ制御回路４４に
よって行なわれる。上記制御回路４４は、比較結果ＣＯ
ＭＰHI及びＣＯＭＰLOを入力として受け、フラグＤＯＨ
Ｉは変更される必要があるかどうかを定めるため比較結
果ＣＯＭＰHI及びＣＯＭＰLOを処理する（図５及び６の
フローチャートのステップＳ６、Ｓ１１及びＳ１５）。
更にフラグ制御回路４４は、ＶINのＶfsc ／２との比較
に基づいてサイクル１中に使用するＤＯＨＩの初期値を
セットする（図５のステップＳ１）。
【００６４】比較の順序を選択することは本質的ではな
いことが理解される。多数の応用において、常に最初に
高い方の比較、次に低い方の比較という順序で比較を実
行し、或いは、常にその逆の順序で実行しても十分であ
ろう。以下、表３及び４を参照して本発明の第２の実施
例について説明する。第２の実施例は、基本的に第１の
実施例と同様の方法で動作する。特に、一般的に上記の
表１に従って、第２の実施例は、各変換サイクル中に３
個の別々の可能性のある値の中の一つを有するディジタ
ルデータを生成し、仮電圧ＶTRIAL は生成されたディジ
タルデータに従って同様の方法で選択的に調整される。
しかし、図３に示したように、各サイクルに実行された
比較は、上記第１の実施例で行なわれた比較とは相違し
ている。
いことが理解される。多数の応用において、常に最初に
高い方の比較、次に低い方の比較という順序で比較を実
行し、或いは、常にその逆の順序で実行しても十分であ
ろう。以下、表３及び４を参照して本発明の第２の実施
例について説明する。第２の実施例は、基本的に第１の
実施例と同様の方法で動作する。特に、一般的に上記の
表１に従って、第２の実施例は、各変換サイクル中に３
個の別々の可能性のある値の中の一つを有するディジタ
ルデータを生成し、仮電圧ＶTRIAL は生成されたディジ
タルデータに従って同様の方法で選択的に調整される。
しかし、図３に示したように、各サイクルに実行された
比較は、上記第１の実施例で行なわれた比較とは相違し
ている。
【００６５】
【表３】
【００６６】上記第２の実施例（表３）において、各変
換サイクルは二つの比較演算を有する。１番目の比較演
算中、入力電圧ＶINは仮電圧ＶTRIAL と直接比較され
る。１番目の比較の結果ＣＯＭＰTRIAL が１、即ち、Ｖ
IN ＞ ＶTRIAL を表わす場合、２番目の比較演算中、
入力電圧ＶINは高い方の比較電圧ＶC1（＝ ＶTRIA L ＋
ΔＶ1 ）と比較される。上記比較の結果ＣＯＭＰHIが
１、即ち、ＶIN ＞ＶC1 である場合、ディジタル判定
データは“＋１”にセットされる。それ以外の場合、デ
ィジタル判定データは“０”にセットされる。
換サイクルは二つの比較演算を有する。１番目の比較演
算中、入力電圧ＶINは仮電圧ＶTRIAL と直接比較され
る。１番目の比較の結果ＣＯＭＰTRIAL が１、即ち、Ｖ
IN ＞ ＶTRIAL を表わす場合、２番目の比較演算中、
入力電圧ＶINは高い方の比較電圧ＶC1（＝ ＶTRIA L ＋
ΔＶ1 ）と比較される。上記比較の結果ＣＯＭＰHIが
１、即ち、ＶIN ＞ＶC1 である場合、ディジタル判定
データは“＋１”にセットされる。それ以外の場合、デ
ィジタル判定データは“０”にセットされる。
【００６７】１番目の比較の結果ＣＯＭＰTRIAL は０、
即ち、ＶIN ≦ ＶTRIAL を示している場合、２番目の
比較演算中、入力電圧ＶINは低い方の比較電圧ＶC2（＝
Ｖ TRIAL − ΔＶ2 ）と比較される。上記比較の結果
ＣＯＭＰLOが１、即ち、ＶIN＜ ＶC2 である場合、デ
ィジタル判定データは“−１”にセットされる。それ以
外の場合、ディジタル判定データは“０”にセットされ
る。そのサイクルの最後に、仮電圧ＶTRIAL は、上記の
如く調整され、即ち、ディジタル判定データが“＋１”
である場合、上方調整値ＶADJ1増加させられ、ディジタ
ル判定データが“−１”である場合、下方調整値ＶADJ2
減少させられ、ディジタル判定データが“０”である場
合、変化させないでそのままにされる。
即ち、ＶIN ≦ ＶTRIAL を示している場合、２番目の
比較演算中、入力電圧ＶINは低い方の比較電圧ＶC2（＝
Ｖ TRIAL − ΔＶ2 ）と比較される。上記比較の結果
ＣＯＭＰLOが１、即ち、ＶIN＜ ＶC2 である場合、デ
ィジタル判定データは“−１”にセットされる。それ以
外の場合、ディジタル判定データは“０”にセットされ
る。そのサイクルの最後に、仮電圧ＶTRIAL は、上記の
如く調整され、即ち、ディジタル判定データが“＋１”
である場合、上方調整値ＶADJ1増加させられ、ディジタ
ル判定データが“−１”である場合、下方調整値ＶADJ2
減少させられ、ディジタル判定データが“０”である場
合、変化させないでそのままにされる。
【００６８】
【表４】
【００６９】第１の実施例の場合と同様に、好ましく
は、比較電圧ＶC1及びＶC2と、仮電圧ＶTRIAL との間の
夫々の差ΔＶ1 及びΔＶ2 は、各サイクルで一致させら
れ、即ち、各サイクル中、ΔＶ1 ＝ΔＶ2 ＝ ΔＶ
である。更に、上方及び下方調整量ＶADJ1及びＶ
ADJ2は、各サイクル中、互いに一致させられ、即ち、Ｖ
ADJ1＝ ＶADJ2 ＝ ＶADJ である。しかし、第２の実
施例の場合、ＶADJ は各サイクル中、最初のサイクルで
ΔＶ／ΔＶfsc から始まり、その後、上記表４に示し
たように後続の各サイクルにおいて倍率２でスケーリン
グされるΔＶに一致させられる。
は、比較電圧ＶC1及びＶC2と、仮電圧ＶTRIAL との間の
夫々の差ΔＶ1 及びΔＶ2 は、各サイクルで一致させら
れ、即ち、各サイクル中、ΔＶ1 ＝ΔＶ2 ＝ ΔＶ
である。更に、上方及び下方調整量ＶADJ1及びＶ
ADJ2は、各サイクル中、互いに一致させられ、即ち、Ｖ
ADJ1＝ ＶADJ2 ＝ ＶADJ である。しかし、第２の実
施例の場合、ＶADJ は各サイクル中、最初のサイクルで
ΔＶ／ΔＶfsc から始まり、その後、上記表４に示し
たように後続の各サイクルにおいて倍率２でスケーリン
グされるΔＶに一致させられる。
【００７０】本発明の第２の実施例を採用するシミュレ
ーションは、第１の実施例に対し、同一のアナログ回路
を採用する一方、変換速度の点で更なる改良が得られる
ことを実証した。例えば、厳密な最終出力値のための十
分な修正は、図１の従来のアナログディジタル変換器に
おける ＴC ＝１１τ 及び 第２の実施例におけるＴ
1 ＝１．２５τ と比較して僅か０．６７τの時間Ｔ2
内で得ることが可能である。これにより、第２の実施例
の場合、（２Ｖフルスケールのアナログディジタル変換
器中で１Ｖのステップ幅を有する）最初のサイクルの修
正誤差は、０．５１０ｍＶの大きさになる場合があり
（図３を参照のこと）、その理由は、この大きさ未満の
誤差が後続のサイクルで自動的に訂正されるからであ
る。
ーションは、第１の実施例に対し、同一のアナログ回路
を採用する一方、変換速度の点で更なる改良が得られる
ことを実証した。例えば、厳密な最終出力値のための十
分な修正は、図１の従来のアナログディジタル変換器に
おける ＴC ＝１１τ 及び 第２の実施例におけるＴ
1 ＝１．２５τ と比較して僅か０．６７τの時間Ｔ2
内で得ることが可能である。これにより、第２の実施例
の場合、（２Ｖフルスケールのアナログディジタル変換
器中で１Ｖのステップ幅を有する）最初のサイクルの修
正誤差は、０．５１０ｍＶの大きさになる場合があり
（図３を参照のこと）、その理由は、この大きさ未満の
誤差が後続のサイクルで自動的に訂正されるからであ
る。
【００７１】図８には、第１及び第２の実施例と、図１
の従来のアナログディジタル変換器とのシミュレーショ
ンされた性能を比較するグラフが示されている。図８の
水平軸は、アナログ回路の修正時定数τの１回の比較当
たりの平均時間Ｔに対する比τ／Ｔを示している。同図
の垂直軸は、発生し得る最大誤差の測定量である積分非
直線性（ＩＮＬ）を示している。理想的な性能はＩＮＬ
値の０．５に対応するが、十分な性能は最大ＩＮＬ値の
１まで得られる。各シミュレーションは、３２のクロッ
ク周期継続する１６ビットの精度の変換器に関係し：図
１の従来のアナログディジタル変換器は、各々が２クロ
ック周期からなる１６回の“２分”変換サイクルを有
し；第１及び第２の実施例は、夫々、２クロック周期ず
つからなる１４回の“スリー・ステート”変換サイクル
と、後続の各々が２クロック周期からなる２分変換サイ
クルとを有する。
の従来のアナログディジタル変換器とのシミュレーショ
ンされた性能を比較するグラフが示されている。図８の
水平軸は、アナログ回路の修正時定数τの１回の比較当
たりの平均時間Ｔに対する比τ／Ｔを示している。同図
の垂直軸は、発生し得る最大誤差の測定量である積分非
直線性（ＩＮＬ）を示している。理想的な性能はＩＮＬ
値の０．５に対応するが、十分な性能は最大ＩＮＬ値の
１まで得られる。各シミュレーションは、３２のクロッ
ク周期継続する１６ビットの精度の変換器に関係し：図
１の従来のアナログディジタル変換器は、各々が２クロ
ック周期からなる１６回の“２分”変換サイクルを有
し；第１及び第２の実施例は、夫々、２クロック周期ず
つからなる１４回の“スリー・ステート”変換サイクル
と、後続の各々が２クロック周期からなる２分変換サイ
クルとを有する。
【００７２】第１及び第２の実施例の性能は、ビット数
が変化したとき、基本的に変化しない点に注意が必要で
ある。しかし、図１の従来のアナログディジタル変換器
の場合、性能はビット数に応じて変化し：ビット数が増
加したとき、図８の曲線は同図の左側に移動する。第２
の実施例は、図４に示された連続的近似レジスタ回路２
２と同一の連続的近似レジスタ回路２２を用いて実装す
ることが可能ではあるが、第２の実施例の場合、ＤＯＨ
Ｉフラグは使用されないので、フラグレジスタ４２と関
連するフラグ制御回路４４とを設ける必要はない。第２
の実施例によれば、ＶADJ ＝ ΔＶであり、 ± ＴＨ
Ｒ ＝ ± ＷＥＩＧＨＴ であるので、回路の更なる
単純化を行なうことが可能である。
が変化したとき、基本的に変化しない点に注意が必要で
ある。しかし、図１の従来のアナログディジタル変換器
の場合、性能はビット数に応じて変化し：ビット数が増
加したとき、図８の曲線は同図の左側に移動する。第２
の実施例は、図４に示された連続的近似レジスタ回路２
２と同一の連続的近似レジスタ回路２２を用いて実装す
ることが可能ではあるが、第２の実施例の場合、ＤＯＨ
Ｉフラグは使用されないので、フラグレジスタ４２と関
連するフラグ制御回路４４とを設ける必要はない。第２
の実施例によれば、ＶADJ ＝ ΔＶであり、 ± ＴＨ
Ｒ ＝ ± ＷＥＩＧＨＴ であるので、回路の更なる
単純化を行なうことが可能である。
【００７３】図９には、図４の連続的近似レジスタ回路
が採用された場合の第２の実施例の動作が詳細に説明さ
れている。初期化ステップＳ３０において、レジスタの
内容は、アナログディジタル変換器の制御回路によって
以下の夫々の初期値： ＷＥＩＧＨＴ＝１６３８４（２14）、 ＰＯＳ＝０、
ＮＥＧ＝０ にセットされる。
が採用された場合の第２の実施例の動作が詳細に説明さ
れている。初期化ステップＳ３０において、レジスタの
内容は、アナログディジタル変換器の制御回路によって
以下の夫々の初期値： ＷＥＩＧＨＴ＝１６３８４（２14）、 ＰＯＳ＝０、
ＮＥＧ＝０ にセットされる。
【００７４】ステップＳ３１において、最初の変換サイ
クルが始まり、連続的近似レジスタ回路２２は、ディジ
タルアナログ変換器５のディジタル入力コード（ＤＡＣ
コード）を ３２７６８ ＋ ＰＯＳ − ＮＥＧ に
セットすることにより上記サイクルの１番目の比較を行
なう。ここで、上記セットされた値は、ＰＯＳ及びＮＥ
Ｇが最初に共にゼロであるので、３２７６８に一致す
る。ディジタルアナログ変換器５と比較器９を修正する
のに十分な時間Ｔ2 （例えば、上記の如く、Ｔ2＝
０．６７τ）が経過した後、結果のＣＯＭＰTRIAL がス
テップＳ３２で評価される。
クルが始まり、連続的近似レジスタ回路２２は、ディジ
タルアナログ変換器５のディジタル入力コード（ＤＡＣ
コード）を ３２７６８ ＋ ＰＯＳ − ＮＥＧ に
セットすることにより上記サイクルの１番目の比較を行
なう。ここで、上記セットされた値は、ＰＯＳ及びＮＥ
Ｇが最初に共にゼロであるので、３２７６８に一致す
る。ディジタルアナログ変換器５と比較器９を修正する
のに十分な時間Ｔ2 （例えば、上記の如く、Ｔ2＝
０．６７τ）が経過した後、結果のＣＯＭＰTRIAL がス
テップＳ３２で評価される。
【００７５】ステップＳ３２においてＣＯＭＰTRIAL ＝
１（ＶIN ＞ ＶTRIAL ）であるならば、処理はステ
ップＳ３３に進み、連続的近似レジスタ回路２２は、上
記サイクルの２番目の比較として、入力電圧ＶINの高い
方の比較電圧ＶC1との比較を実行し、ＤＡＣコードは、
サイクル１では４９１５２（４８ｋ）（初期に ＴＨＲ
＝ ＷＥＩＧＨＴ ＝ １６Ｋ）である ３２７６８
＋ ＰＯＳ − ＮＥＧ ＋ ＴＨＲ に変えられ
る。
１（ＶIN ＞ ＶTRIAL ）であるならば、処理はステ
ップＳ３３に進み、連続的近似レジスタ回路２２は、上
記サイクルの２番目の比較として、入力電圧ＶINの高い
方の比較電圧ＶC1との比較を実行し、ＤＡＣコードは、
サイクル１では４９１５２（４８ｋ）（初期に ＴＨＲ
＝ ＷＥＩＧＨＴ ＝ １６Ｋ）である ３２７６８
＋ ＰＯＳ − ＮＥＧ ＋ ＴＨＲ に変えられ
る。
【００７６】ステップＳ３４において、上記２番目の比
較の結果ＣＯＭＰHIは１（ＶIN ＞ＶC1）であるか、又
は、０（ＶIN ≦ ＶC1）であるかが判定される。ＣＯ
ＭＰHI ＝ １ である場合、ＰＯＳはステップＳ３５
においてＷＥＩＧＨＴだけ増加させられ；それ以外の場
合、ＰＯＳは変わらないままにされる。ステップＳ３２
において、上記サイクルの１番目の比較の結果ＣＯＭＰ
TRIALがゼロ（ＶIN ≦ ＶTRIAL ）であることが分か
ったならば、処理はステップＳ３６に進み、連続的近似
レジスタ回路２２は、上記サイクルの２番目の比較とし
て、入力電圧ＶINと低い方の比較電圧ＶC2の間の比較を
実行する。そのため、ＤＡＣコードは、サイクル１では
１６３８４（１６ｋ）である ３２７６８ ＋ＰＯＳ
− ＮＥＧ − ＴＨＲ に変えられる。ステップＳ３
７において、上記２番目の比較の結果ＣＯＭＰLOは１
（ＶIN ＜ ＶC1）であることが分かったならば、ステ
ップＳ３８においてＮＥＧはＷＥＩＧＨＴだけ増加させ
られ；それ以外の場合にはＮＥＧはかわらないままにさ
れる。
較の結果ＣＯＭＰHIは１（ＶIN ＞ＶC1）であるか、又
は、０（ＶIN ≦ ＶC1）であるかが判定される。ＣＯ
ＭＰHI ＝ １ である場合、ＰＯＳはステップＳ３５
においてＷＥＩＧＨＴだけ増加させられ；それ以外の場
合、ＰＯＳは変わらないままにされる。ステップＳ３２
において、上記サイクルの１番目の比較の結果ＣＯＭＰ
TRIALがゼロ（ＶIN ≦ ＶTRIAL ）であることが分か
ったならば、処理はステップＳ３６に進み、連続的近似
レジスタ回路２２は、上記サイクルの２番目の比較とし
て、入力電圧ＶINと低い方の比較電圧ＶC2の間の比較を
実行する。そのため、ＤＡＣコードは、サイクル１では
１６３８４（１６ｋ）である ３２７６８ ＋ＰＯＳ
− ＮＥＧ − ＴＨＲ に変えられる。ステップＳ３
７において、上記２番目の比較の結果ＣＯＭＰLOは１
（ＶIN ＜ ＶC1）であることが分かったならば、ステ
ップＳ３８においてＮＥＧはＷＥＩＧＨＴだけ増加させ
られ；それ以外の場合にはＮＥＧはかわらないままにさ
れる。
【００７７】このサイクルは、ステップＳ３９において
ＷＥＩＧＨＴを２分することにより終了し、次いで、ス
テップＳ４０において、変換サイクルの全てが完了して
いないかどうかが判定される。変換サイクルの全ては完
了していない場合、処理は次のサイクルを開始するため
ステップＳ３１に戻る。ステップＳ４０において、変換
サイクルの全てが終了したと判定された場合、変換の結
果ＯＵＴＰＵＴは、３２７６８ ＋ ＰＯＳ − ＮＥ
Ｇ として計算され、かかる結果は変換器によって出力
される。
ＷＥＩＧＨＴを２分することにより終了し、次いで、ス
テップＳ４０において、変換サイクルの全てが完了して
いないかどうかが判定される。変換サイクルの全ては完
了していない場合、処理は次のサイクルを開始するため
ステップＳ３１に戻る。ステップＳ４０において、変換
サイクルの全てが終了したと判定された場合、変換の結
果ＯＵＴＰＵＴは、３２７６８ ＋ ＰＯＳ − ＮＥ
Ｇ として計算され、かかる結果は変換器によって出力
される。
【００７８】第１の実施例の場合と同様に、出力コード
の最後の２ビットはスリー・ステート・アルゴリズムを
用いて生成されていない。その代わりとして、最後の２
ビットは以下のように生成される。サイクル１５におい
て、ＶTRIAL は、ＤＡＣコードを ３２７６８ ＋ Ｐ
ＯＳ − ＮＥＧ にセットすることによりＶINに比較
され、その結果が１（ＶIN＞ ＶTRIAL ）である場合、
ＰＯＳは１だけ増加させられ；それ以外の場合、ＮＥＧ
は１だけ減少させられる。かくして、サイクル１５で
は、１回の比較しか行なわれない。
の最後の２ビットはスリー・ステート・アルゴリズムを
用いて生成されていない。その代わりとして、最後の２
ビットは以下のように生成される。サイクル１５におい
て、ＶTRIAL は、ＤＡＣコードを ３２７６８ ＋ Ｐ
ＯＳ − ＮＥＧ にセットすることによりＶINに比較
され、その結果が１（ＶIN＞ ＶTRIAL ）である場合、
ＰＯＳは１だけ増加させられ；それ以外の場合、ＮＥＧ
は１だけ減少させられる。かくして、サイクル１５で
は、１回の比較しか行なわれない。
【００７９】サイクル１６において、ＶTRIAL は、ＤＡ
Ｃコードを ３２７６８ ＋ ＰＯＳ − ＮＥＧ に
セットすることによりＶINに再び比較され、その結果が
１（ＶIN ＞ ＶTRIAL ）である場合、ＰＯＳ又はＮＥ
Ｇに対する変更は行なわれず；それ以外の場合、ＮＥＧ
は１だけ増加させられる。かくして、最終サイクル１６
は１回の比較しか必要としない。
Ｃコードを ３２７６８ ＋ ＰＯＳ − ＮＥＧ に
セットすることによりＶINに再び比較され、その結果が
１（ＶIN ＞ ＶTRIAL ）である場合、ＰＯＳ又はＮＥ
Ｇに対する変更は行なわれず；それ以外の場合、ＮＥＧ
は１だけ増加させられる。かくして、最終サイクル１６
は１回の比較しか必要としない。
【００８０】図１０には、上記図７の例と同一のアナロ
グ入力電圧ＶIN（１．２９３３Ｖ）に対する第２の実施
例の動作の一例が示されている。図１０の例と、図７の
例は、各サイクル中に正確な判定が行なわれると仮定し
た場合、仮電圧は図１０において常に入力電圧未満に維
持され、一方、図７において仮電圧は時折上記入力電圧
を超える場合があり（例えば、サイクル２及び５）、そ
れ以外のとき上記入力電圧を下回る（例えば、サイクル
３、４及び６）点で相違している。かかる相違は、図１
０において各サイクル中で、ΔＶ（ＴＨＲ） ＝ Ｖ
ADJ （ＷＥＩＧＨＴ）であるので、入力電圧が比較電圧
ＶC1よりも高いということが分かった場合に限り、（Ｖ
TRIAL ＋ ΔＶ）は、ＶC1まで増加したＶTRIAL であ
る。
グ入力電圧ＶIN（１．２９３３Ｖ）に対する第２の実施
例の動作の一例が示されている。図１０の例と、図７の
例は、各サイクル中に正確な判定が行なわれると仮定し
た場合、仮電圧は図１０において常に入力電圧未満に維
持され、一方、図７において仮電圧は時折上記入力電圧
を超える場合があり（例えば、サイクル２及び５）、そ
れ以外のとき上記入力電圧を下回る（例えば、サイクル
３、４及び６）点で相違している。かかる相違は、図１
０において各サイクル中で、ΔＶ（ＴＨＲ） ＝ Ｖ
ADJ （ＷＥＩＧＨＴ）であるので、入力電圧が比較電圧
ＶC1よりも高いということが分かった場合に限り、（Ｖ
TRIAL ＋ ΔＶ）は、ＶC1まで増加したＶTRIAL であ
る。
【００８１】更に、図１０を参照すると、ディジタル判
定データが＋１又は−１であるならば、常に、現在のサ
イクルの２番目の比較で使用された電圧は、例えば、サ
イクル２と３、サイクル５と６のように次のサイクルの
１番目の比較に使用されることが分かる。第２の実施例
において、連続的近似レジスタ回路はグレイコードの形
式でＤＡＣコードを生成し、ディジタルアナログ変換器
はそのディジタル入力に受けられた上記グレイコード化
されたＤＡＣコードに応答し得るよう適合している利点
がある。図１１乃至１５を参照してその理由を説明す
る。
定データが＋１又は−１であるならば、常に、現在のサ
イクルの２番目の比較で使用された電圧は、例えば、サ
イクル２と３、サイクル５と６のように次のサイクルの
１番目の比較に使用されることが分かる。第２の実施例
において、連続的近似レジスタ回路はグレイコードの形
式でＤＡＣコードを生成し、ディジタルアナログ変換器
はそのディジタル入力に受けられた上記グレイコード化
されたＤＡＣコードに応答し得るよう適合している利点
がある。図１１乃至１５を参照してその理由を説明す
る。
【００８２】図１１には、５ビットのアナログディジタ
ル変換器を実装するため第２の実施例が使用された例が
示されている。上記例の場合、連続的近似レジスタ回路
は２進（２の補数）形式でＤＡＣコードを生成し、図１
１には、５個の各変換サイクルの各比較に使用される可
能性のあるアナログ比較電圧が、（サイクル１乃至３
と、サイクル４の１番目の比較のため）上記アナログ比
較電圧が生成されるようディジタルアナログ変換器に供
給されるべきＤＡＣコードと共に示されている。コード
の完全な組は図１２に示されている。図１１の点線は、
可能性のある別のアナログ比較電圧のレベルを表わして
いる。特定のレベルを生成するため必要とされるコード
は、各ビットの値を点線が通過するボックスに示された
値にセットすることにより見つけられ；この線が二つの
ボックスの間の境界と一致するならば、上側のボックス
の値が使用される。例えば、図１１のレベルＶa はコー
ド“０１０１０”に対応している。
ル変換器を実装するため第２の実施例が使用された例が
示されている。上記例の場合、連続的近似レジスタ回路
は２進（２の補数）形式でＤＡＣコードを生成し、図１
１には、５個の各変換サイクルの各比較に使用される可
能性のあるアナログ比較電圧が、（サイクル１乃至３
と、サイクル４の１番目の比較のため）上記アナログ比
較電圧が生成されるようディジタルアナログ変換器に供
給されるべきＤＡＣコードと共に示されている。コード
の完全な組は図１２に示されている。図１１の点線は、
可能性のある別のアナログ比較電圧のレベルを表わして
いる。特定のレベルを生成するため必要とされるコード
は、各ビットの値を点線が通過するボックスに示された
値にセットすることにより見つけられ；この線が二つの
ボックスの間の境界と一致するならば、上側のボックス
の値が使用される。例えば、図１１のレベルＶa はコー
ド“０１０１０”に対応している。
【００８３】図１０における丸付き数字は、各比較中に
変更されるＤＡＣコードのビット数を示している。例え
ば、サイクル１の２番目の比較において、ＤＡＣコード
は、“０００００”から“０１０００”（１ビットの変
化）又は“１１０００”（２ビットの変化）の何れかに
変更される。図１１に示されているように、一般的に、
サイクルｉの１番目の比較において、ＤＡＣコードは同
一のまま（何れのビットも変化しない）でもよく、或い
は、最大ｉビットまで変化してもよい。サイクルｉの２
番目の比較において、ＤＡＣコードの少なくとも１ビッ
ト、最大でｉ＋１ビットが変化する。
変更されるＤＡＣコードのビット数を示している。例え
ば、サイクル１の２番目の比較において、ＤＡＣコード
は、“０００００”から“０１０００”（１ビットの変
化）又は“１１０００”（２ビットの変化）の何れかに
変更される。図１１に示されているように、一般的に、
サイクルｉの１番目の比較において、ＤＡＣコードは同
一のまま（何れのビットも変化しない）でもよく、或い
は、最大ｉビットまで変化してもよい。サイクルｉの２
番目の比較において、ＤＡＣコードの少なくとも１ビッ
ト、最大でｉ＋１ビットが変化する。
【００８４】ＤＡＣコードが２ビット以上変えられたと
き、ディジタルアナログ変換器５によって生成されたア
ナログ比較電圧にグリッチが発生する場合があるので、
図１１に示したように滑らかに変化するのではなく、電
圧は元の値から新しい値に不規則的に変化する。かかる
グリッチはアナログ回路の要求修正時間を増加させ、サ
イクル３、４及び５のように数ビットが変化するとき、
この問題はより深刻化する。
き、ディジタルアナログ変換器５によって生成されたア
ナログ比較電圧にグリッチが発生する場合があるので、
図１１に示したように滑らかに変化するのではなく、電
圧は元の値から新しい値に不規則的に変化する。かかる
グリッチはアナログ回路の要求修正時間を増加させ、サ
イクル３、４及び５のように数ビットが変化するとき、
この問題はより深刻化する。
【００８５】上記問題を解決するため、連続的近似レジ
スタ回路でグレイコードを使用し、かかるグレイコード
に応答するディジタルアナログ変換器を使用することが
可能になる。同様にして、図１３に示したように、各比
較中に精々２ビットのＤＡＣコードしか変化しないこと
を保証することができる。実際上、１番目の比較におい
て、ＤＡＣコードは、そのままの状態を保つか、或い
は、その中の２ビットが変化するかの何れかであり、２
番目の比較において、常に２ビットが変化する。従っ
て、グレイコードを使用する場合（図１３／１４）、通
常の２進（２の補数）コードを使用する場合（図１１／
１２）よりもグリッチの発生は平均して減少する。これ
はアナログ回路の修正がより速く得られることを意味す
る。図１３で使用されたグレイコードの完全な組が図１
４に示されている。上記例の場合、図１２に示されたレ
ベルと同一のレベルＶa は、グレイコード“０１１１
１”に対応する。
スタ回路でグレイコードを使用し、かかるグレイコード
に応答するディジタルアナログ変換器を使用することが
可能になる。同様にして、図１３に示したように、各比
較中に精々２ビットのＤＡＣコードしか変化しないこと
を保証することができる。実際上、１番目の比較におい
て、ＤＡＣコードは、そのままの状態を保つか、或い
は、その中の２ビットが変化するかの何れかであり、２
番目の比較において、常に２ビットが変化する。従っ
て、グレイコードを使用する場合（図１３／１４）、通
常の２進（２の補数）コードを使用する場合（図１１／
１２）よりもグリッチの発生は平均して減少する。これ
はアナログ回路の修正がより速く得られることを意味す
る。図１３で使用されたグレイコードの完全な組が図１
４に示されている。上記例の場合、図１２に示されたレ
ベルと同一のレベルＶa は、グレイコード“０１１１
１”に対応する。
【００８６】図１５にはグレイコードが使用される第２
の実施例によるアナログディジタル変換器のブロック回
路図が示されている。連続的近似レジスタ回路１２２
と、ディジタルアナログ変換器１０５は共に、通常の２
進コードの代わりにグレイコードを採用するために図２
の中の対応する回路素子に比べて変形されている。連続
的近似レジスタ回路１２２は、図４の場合に必要とされ
た二つのレジスタ３２及び３４の代わりに、単一の記憶
レジスタ１３２を使用し、単一の記憶レジスタ１３２の
ビットは、加算器３８を省略し得るように直接セット又
はリセットされる。これにより、グリッチを防止すると
共に、ディジタル回路はかなり単純化される。出力回路
１１５に付加的に含められたコード変換器１１５ａは、
変換の最後でグレイコード形式からの最終的な出力コー
ドを通常の２進形式に変換する機能を行なう。
の実施例によるアナログディジタル変換器のブロック回
路図が示されている。連続的近似レジスタ回路１２２
と、ディジタルアナログ変換器１０５は共に、通常の２
進コードの代わりにグレイコードを採用するために図２
の中の対応する回路素子に比べて変形されている。連続
的近似レジスタ回路１２２は、図４の場合に必要とされ
た二つのレジスタ３２及び３４の代わりに、単一の記憶
レジスタ１３２を使用し、単一の記憶レジスタ１３２の
ビットは、加算器３８を省略し得るように直接セット又
はリセットされる。これにより、グリッチを防止すると
共に、ディジタル回路はかなり単純化される。出力回路
１１５に付加的に含められたコード変換器１１５ａは、
変換の最後でグレイコード形式からの最終的な出力コー
ドを通常の２進形式に変換する機能を行なう。
【００８７】スリー・ステート・アルゴリズムの自己訂
正性は、図１６を参照して第２の実施例の最初の変換サ
イクルを詳細に考慮することによって示すことが可能で
ある。図１６において、サイクル１の正確な判定は、Ｖ
IN ＜ １６ｋ の場合に“−１”であり、 ＶIN ＞
４８ｋ の場合に“＋１”であり、 １６ｋ ≦ＶIN
≦ ４８ｋ の場合に“０”である。 ＶIN ＜ １
６ｋ 又は ＶIN＞ ４８ｋ のとき、サイクル１で正
確な判定がなされなかった場合に後の変換サイクルで回
復することは不可能である。その理由は、１６に対しサ
イクル２において実現可能性のある調整の最大合計は±
１５．９９９ｋ（＝１６ｋ − 最下位ビットの１（Ｌ
ＳＢ（１）））であるので、サイクル１において、１６
ｋ未満の最終的な値に達する必要があるならば、仮値を
１６ｋまで減少させなければならず、４９ｋを超える最
終的な値に達する必要があるならな、仮値を４８ｋまで
増加させなければならないからである。
正性は、図１６を参照して第２の実施例の最初の変換サ
イクルを詳細に考慮することによって示すことが可能で
ある。図１６において、サイクル１の正確な判定は、Ｖ
IN ＜ １６ｋ の場合に“−１”であり、 ＶIN ＞
４８ｋ の場合に“＋１”であり、 １６ｋ ≦ＶIN
≦ ４８ｋ の場合に“０”である。 ＶIN ＜ １
６ｋ 又は ＶIN＞ ４８ｋ のとき、サイクル１で正
確な判定がなされなかった場合に後の変換サイクルで回
復することは不可能である。その理由は、１６に対しサ
イクル２において実現可能性のある調整の最大合計は±
１５．９９９ｋ（＝１６ｋ − 最下位ビットの１（Ｌ
ＳＢ（１）））であるので、サイクル１において、１６
ｋ未満の最終的な値に達する必要があるならば、仮値を
１６ｋまで減少させなければならず、４９ｋを超える最
終的な値に達する必要があるならな、仮値を４８ｋまで
増加させなければならないからである。
【００８８】しかし、 １６ｋ ≦ ＶIN ≦ ４８ｋ
の場合、サイクル１において誤った判定を回復するこ
とが可能である。ＶIN ＝ ４６．４ｋ の場合を例と
して説明する。サイクル１において、１番目の比較は３
２ｋで行なわれ、２番目の比較は４８ｋで行なわれる。
ＶINは第２の比較値に非常に近いため、第２の比較中に
誤差が発生する尤もらしさはかなり高いので、ＣＯＭＰ
HIは０ではなく１であると見なされる。このような場
合、“誤りのある”判定（＋１）がサイクル１で行なわ
れ、仮値は４８ｋまで増加させられる。しかし、サイク
ル２及び３において、“正しい”判定（０）が行なわ
れ、２番目の比較は夫々４４ｋ及び４６ｋを用いてい
る。次いで、サイクル４において、２番目の比較は４７
ｋを用い、その結果は−１（ＶIN ＜ ４７ｋ）であ
る。かくして、仮値は４７ｋまで下方調整され、再び正
確な最終値に収束を始める。
の場合、サイクル１において誤った判定を回復するこ
とが可能である。ＶIN ＝ ４６．４ｋ の場合を例と
して説明する。サイクル１において、１番目の比較は３
２ｋで行なわれ、２番目の比較は４８ｋで行なわれる。
ＶINは第２の比較値に非常に近いため、第２の比較中に
誤差が発生する尤もらしさはかなり高いので、ＣＯＭＰ
HIは０ではなく１であると見なされる。このような場
合、“誤りのある”判定（＋１）がサイクル１で行なわ
れ、仮値は４８ｋまで増加させられる。しかし、サイク
ル２及び３において、“正しい”判定（０）が行なわ
れ、２番目の比較は夫々４４ｋ及び４６ｋを用いてい
る。次いで、サイクル４において、２番目の比較は４７
ｋを用い、その結果は−１（ＶIN ＜ ４７ｋ）であ
る。かくして、仮値は４７ｋまで下方調整され、再び正
確な最終値に収束を始める。
【００８９】サイクル１の誤差は致命的ではなく、後続
のサイクル中で自動的に訂正されることが分かる。一般
的に、Ｎサイクルを有する変換器に対し誤差がサイクル
１で発生したならば：
のサイクル中で自動的に訂正されることが分かる。一般
的に、Ｎサイクルを有する変換器に対し誤差がサイクル
１で発生したならば：
【００９０】
【数１】
【００９１】の場合に回復させることが可能であり、式
中、ＶADJ(X)はサイクルＸにおける調整量を、Ｖ
TRIAL(i+1)はサイクルｉ＋１における仮値を表わしてい
る。
中、ＶADJ(X)はサイクルＸにおける調整量を、Ｖ
TRIAL(i+1)はサイクルｉ＋１における仮値を表わしてい
る。
【００９２】
【数２】
【００９３】であるので、サイクルｉにおける誤差の回
復は： ｜ＶTRIAL(i+1) − ＶIN｜ ＜ ＶADJ(i) の場合に実現可能である。従来の２分探索アルゴリズム
において、各変換サイクルは、ＶINがＶTRIAL と直接比
較される変換を１回しか行なわない。もし ＶIN ＞
ＶTRIAL ならば、 ＶTRIAL(i+1) ＝ ＶTRIAL(i) ＋ ＶADJ(i) ・・・（“１”） それ以外の場合、 ＶTRIAL(i+1) ＝ ＶTRIAL(i) − ＶADJ(i) ・・・（“０”） であり、ここで、ＶTRIAL(1) ＝ 1/2 Ｖfsc 、Ｖ
ADJ(1) ＝ 1/4 Ｖfsc 、及び、ＶADJ(i+1) ＝ 1/2
ＶADJ(i) である。
復は： ｜ＶTRIAL(i+1) − ＶIN｜ ＜ ＶADJ(i) の場合に実現可能である。従来の２分探索アルゴリズム
において、各変換サイクルは、ＶINがＶTRIAL と直接比
較される変換を１回しか行なわない。もし ＶIN ＞
ＶTRIAL ならば、 ＶTRIAL(i+1) ＝ ＶTRIAL(i) ＋ ＶADJ(i) ・・・（“１”） それ以外の場合、 ＶTRIAL(i+1) ＝ ＶTRIAL(i) − ＶADJ(i) ・・・（“０”） であり、ここで、ＶTRIAL(1) ＝ 1/2 Ｖfsc 、Ｖ
ADJ(1) ＝ 1/4 Ｖfsc 、及び、ＶADJ(i+1) ＝ 1/2
ＶADJ(i) である。
【００９４】いずれかのサイクルで誤りのある判定が行
なわれた場合、回復の見込みはない。ＶIN ＝ ３３．
６ｋ の場合を例として取り上げる。初期仮電圧Ｖ
TRIAL(1)＝ ３２ｋ である。サイクル１の正確な判定
は１であるので、ＶTRIAL(2)＝ ４８ｋ であるが、サ
イクル１の正しくない判定（０）によって１６ｋである
ＶTRIAL(2)が生じる。この例の場合、ΣＶADJ(i) ＝
１５．９９９ｋ であるので、サイクル１６の後の最終
的な仮値は、３２ｋ − 最下位ビットの１までしか達
しないので、要求された値３３．６ｋへの回復は不可能
である。
なわれた場合、回復の見込みはない。ＶIN ＝ ３３．
６ｋ の場合を例として取り上げる。初期仮電圧Ｖ
TRIAL(1)＝ ３２ｋ である。サイクル１の正確な判定
は１であるので、ＶTRIAL(2)＝ ４８ｋ であるが、サ
イクル１の正しくない判定（０）によって１６ｋである
ＶTRIAL(2)が生じる。この例の場合、ΣＶADJ(i) ＝
１５．９９９ｋ であるので、サイクル１６の後の最終
的な仮値は、３２ｋ − 最下位ビットの１までしか達
しないので、要求された値３３．６ｋへの回復は不可能
である。
【００９５】しかし、本発明の第２の面によれば、誤差
回復能力を持たせるよう従来の２分探索アルゴリズムを
修正することが可能である。例えば、図１７の（Ａ）に
示した本発明の第３の実施例によれば、１サイクル当た
り２回の比較を行なうことが可能であり、仮値は、１番
目の比較の結果に依存して（従来の２分探索アルゴリズ
ムの当該サイクルに通常である）“通常の”量で調整さ
れ、２番目の比較の結果に依存して、上記“通常の”量
よりは少なく、例えば、通常の量の半分の別の量でもう
一度調整される。かくして、最初のサイクルにおいて
“通常の”調整量は±１６ｋであり、別の調整量は±８
ｋであり；サイクル２において、通常及び別の調整量
は、夫々±８ｋ及び±４ｋに関し２分され、更に別のサ
イクルにも同様に続けられる。１６ビットの精度が要求
された場合、全部で１６サイクルと、３２回の比較演算
とが存在する。
回復能力を持たせるよう従来の２分探索アルゴリズムを
修正することが可能である。例えば、図１７の（Ａ）に
示した本発明の第３の実施例によれば、１サイクル当た
り２回の比較を行なうことが可能であり、仮値は、１番
目の比較の結果に依存して（従来の２分探索アルゴリズ
ムの当該サイクルに通常である）“通常の”量で調整さ
れ、２番目の比較の結果に依存して、上記“通常の”量
よりは少なく、例えば、通常の量の半分の別の量でもう
一度調整される。かくして、最初のサイクルにおいて
“通常の”調整量は±１６ｋであり、別の調整量は±８
ｋであり；サイクル２において、通常及び別の調整量
は、夫々±８ｋ及び±４ｋに関し２分され、更に別のサ
イクルにも同様に続けられる。１６ビットの精度が要求
された場合、全部で１６サイクルと、３２回の比較演算
とが存在する。
【００９６】図１７の（Ｂ）にはサイクル１の決定木が
示されている。ＶIN ＝ ３３．６ｋ である上記と同
じ例を用いて、１番目の比較中に誤りのある結果が得ら
れたので、ＶTRIAL は２番目の比較のため１６ｋにセッ
トされた場合を想定する。２番目の比較が正確に行なわ
れたならば、ＶTRIAL はサイクル１の最後に２４ｋにセ
ットされて終わる。上記例の場合、サイクル２乃至１６
において、更に実現可能性のある調整の合計は２３．９
９９ｋ（２４ｋ − 最下位ビットの１）であるので、
最終的な仮値は、４７．９９９ｋに達し、サイクル１の
誤差からの回復が可能である。
示されている。ＶIN ＝ ３３．６ｋ である上記と同
じ例を用いて、１番目の比較中に誤りのある結果が得ら
れたので、ＶTRIAL は２番目の比較のため１６ｋにセッ
トされた場合を想定する。２番目の比較が正確に行なわ
れたならば、ＶTRIAL はサイクル１の最後に２４ｋにセ
ットされて終わる。上記例の場合、サイクル２乃至１６
において、更に実現可能性のある調整の合計は２３．９
９９ｋ（２４ｋ − 最下位ビットの１）であるので、
最終的な仮値は、４７．９９９ｋに達し、サイクル１の
誤差からの回復が可能である。
【００９７】図１７の修正されたアルゴリズムには、２
回の比較からなるＮサイクルの各々は、Ｎビットの精度
の最終出力コードを必要とするので（最終出力コードの
中の１ビットは二つの比較のサイクル毎に判定され
る）、全体で従来の２分探索アルゴリズムの２倍の実際
的な比較が含まれていることが分かる。しかし、上記第
１及び第２の実施例と同様に、アナログ回路の不完全な
修正に起因して誤差が生成されるならば、上記誤差を後
続のサイクルで訂正できるので、アナログ回路を従来の
２分探索アルゴリズム中よりも高速に動作させることが
可能である。
回の比較からなるＮサイクルの各々は、Ｎビットの精度
の最終出力コードを必要とするので（最終出力コードの
中の１ビットは二つの比較のサイクル毎に判定され
る）、全体で従来の２分探索アルゴリズムの２倍の実際
的な比較が含まれていることが分かる。しかし、上記第
１及び第２の実施例と同様に、アナログ回路の不完全な
修正に起因して誤差が生成されるならば、上記誤差を後
続のサイクルで訂正できるので、アナログ回路を従来の
２分探索アルゴリズム中よりも高速に動作させることが
可能である。
【００９８】図１７の実施例に関し多数の変形例を実現
可能である。例えば、図１８の（Ａ）には、図１７の第
３の実施例よりも比較の数が減少された本発明の第４の
実施例が示されている。図１８の（Ａ）によれば、各サ
イクルには３回の比較が含まれているが、上記実施例の
場合、各サイクルは最終出力コードの中の２ビットを判
定するので、Ｎ／２のサイクルだけが必要である。例え
ば、１６ビットの精度の場合、８サイクルが必要とされ
る。かくして、第４の実施例は、実際上、最終出力コー
ドの１ビット当たり１．５回の比較を含む。サイクル１
の決定木を図１８の（Ｂ）に示す。図１８の（Ｃ）に示
された図１８の（Ａ）の変形は、各サイクルの２番目及
び３番目の比較に使用された調整量が図１８の（Ａ）の
２番目及び３番目の比較中の調整量とは異なる。
可能である。例えば、図１８の（Ａ）には、図１７の第
３の実施例よりも比較の数が減少された本発明の第４の
実施例が示されている。図１８の（Ａ）によれば、各サ
イクルには３回の比較が含まれているが、上記実施例の
場合、各サイクルは最終出力コードの中の２ビットを判
定するので、Ｎ／２のサイクルだけが必要である。例え
ば、１６ビットの精度の場合、８サイクルが必要とされ
る。かくして、第４の実施例は、実際上、最終出力コー
ドの１ビット当たり１．５回の比較を含む。サイクル１
の決定木を図１８の（Ｂ）に示す。図１８の（Ｃ）に示
された図１８の（Ａ）の変形は、各サイクルの２番目及
び３番目の比較に使用された調整量が図１８の（Ａ）の
２番目及び３番目の比較中の調整量とは異なる。
【００９９】更に、各サイクル中に４回の比較を行な
い、最終出力コードの３ビット（又は３ビット以下）を
セットするためその結果を使用することにより、或い
は、各サイクル中に５回の比較を行い、最終出力コード
の４ビット（又は４ビット以下）をセットするためその
結果を使用することにより誤差回復能力を得ることが可
能である。一般的に、各サイクルが最終出力コードのｎ
ビットをセットする場合、誤差回復機能を構築するため
１サイクル当たりｍ（ｍ＞ｎ）回の比較が必要である。
上記第１及び第２の実施例は、ｎ＝１ かつ ｍ＝２の
場合に対応している。
い、最終出力コードの３ビット（又は３ビット以下）を
セットするためその結果を使用することにより、或い
は、各サイクル中に５回の比較を行い、最終出力コード
の４ビット（又は４ビット以下）をセットするためその
結果を使用することにより誤差回復能力を得ることが可
能である。一般的に、各サイクルが最終出力コードのｎ
ビットをセットする場合、誤差回復機能を構築するため
１サイクル当たりｍ（ｍ＞ｎ）回の比較が必要である。
上記第１及び第２の実施例は、ｎ＝１ かつ ｍ＝２の
場合に対応している。
【０１００】変換サイクルの全てが一致することは必須
ではない。例えば、図１９の（Ａ）は従来の２分探索ア
ルゴリズムのサイクルを示し、図１９の（Ｂ）は、３番
目のサイクル毎に２回（この例の場合、同一）の比較し
か含まない訂正サイクルＣがあることを示している。要
求されるならば、上記訂正サイクルを１回しか含まなく
ても構わない。例えば、１６ビットのアナログディジタ
ル変換器において、図１９の（Ａ）の従来の２分探索ア
ルゴリズムが使用される場合、１番目の比較を１６ビッ
トの精度にする予定であれば、比較時間 ＴC ＝１１τ
が必要である。しかし、１番目の比較を８ビットの精
度にするため、即ち、最上位から８ビットが正確である
ためには、５．５τ しか必要とされない。これは、
５．５τ の比較時間を用いる場合、サイクル８の後、
±２５６の誤差が存在する可能性があることを意味す
る。図１９の（Ｃ）に示した本発明の第６の実施例のよ
うに、サイクル８が訂正サイクルＣを形成する場合、図
１９の（Ａ）のサイクル８の比較は、誤差が訂正される
よう繰り返される。次に、サイクル９乃至１６は、図１
９の（Ａ）の通常のアルゴリズムと同様に行なわれる
が、この場合も比較時間は、５．５τ である。図１９
の（Ｃ）における各比較は同図の（Ｃ）に示された時間
の半分で行なうことが可能であり、余分の比較が変換の
途中で１回だけ必要とされる。かくして、１６回の普通
の長さ（１１τ）の比較の代わりに、本発明の第６の実
施例によれば、１７回の半分の長さ（５．５τ）の比較
が含まれ、変換速度を実質的に２倍にする。
ではない。例えば、図１９の（Ａ）は従来の２分探索ア
ルゴリズムのサイクルを示し、図１９の（Ｂ）は、３番
目のサイクル毎に２回（この例の場合、同一）の比較し
か含まない訂正サイクルＣがあることを示している。要
求されるならば、上記訂正サイクルを１回しか含まなく
ても構わない。例えば、１６ビットのアナログディジタ
ル変換器において、図１９の（Ａ）の従来の２分探索ア
ルゴリズムが使用される場合、１番目の比較を１６ビッ
トの精度にする予定であれば、比較時間 ＴC ＝１１τ
が必要である。しかし、１番目の比較を８ビットの精
度にするため、即ち、最上位から８ビットが正確である
ためには、５．５τ しか必要とされない。これは、
５．５τ の比較時間を用いる場合、サイクル８の後、
±２５６の誤差が存在する可能性があることを意味す
る。図１９の（Ｃ）に示した本発明の第６の実施例のよ
うに、サイクル８が訂正サイクルＣを形成する場合、図
１９の（Ａ）のサイクル８の比較は、誤差が訂正される
よう繰り返される。次に、サイクル９乃至１６は、図１
９の（Ａ）の通常のアルゴリズムと同様に行なわれる
が、この場合も比較時間は、５．５τ である。図１９
の（Ｃ）における各比較は同図の（Ｃ）に示された時間
の半分で行なうことが可能であり、余分の比較が変換の
途中で１回だけ必要とされる。かくして、１６回の普通
の長さ（１１τ）の比較の代わりに、本発明の第６の実
施例によれば、１７回の半分の長さ（５．５τ）の比較
が含まれ、変換速度を実質的に２倍にする。
【０１０１】
【発明の効果】上記の如く、“スリー・ステート”アル
ゴリズム（第１及び第２の実施例）又は修正された２分
探索アルゴリズム（第３、第４、第５及び第６の実施
例）を連続的近似アナログディジタル変換器に適用する
ことにより、従来の“２分探索”アルゴリズムに比較し
て変換速度の著しい増加が得られ、かつ、アナログ回路
に変更を加える必要はない。連続近似レジスタ回路に要
求される変更の中には、数百個の論理ゲートの追加しか
含まれない。
ゴリズム（第１及び第２の実施例）又は修正された２分
探索アルゴリズム（第３、第４、第５及び第６の実施
例）を連続的近似アナログディジタル変換器に適用する
ことにより、従来の“２分探索”アルゴリズムに比較し
て変換速度の著しい増加が得られ、かつ、アナログ回路
に変更を加える必要はない。連続近似レジスタ回路に要
求される変更の中には、数百個の論理ゲートの追加しか
含まれない。
【０１０２】あらゆるタイプの連続的近似アナログディ
ジタル変換器において上記改良を得ることが可能であ
り、あらゆる適当なディジタルアナログ変換器及び比較
器のアーキテクチャーを用いることが可能である。第１
の実施例において、典型的な変換中に１回しか比較を行
なう必要のない幾つかの変換サイクルの存在が認められ
る。上記“１回−変換”サイクルは、出力コードの最終
的なビットのための余分の修正時間を与える変換シーケ
ンスの最後に使用する余分の時間を得るため使用できる
利点がある。例えば、単一の“２分”比較が行なわれる
最後の２回の各変換サイクルは、先行する“スリー・ス
テート”サイクルの２乃至３倍の長さをなしても構わな
い。
ジタル変換器において上記改良を得ることが可能であ
り、あらゆる適当なディジタルアナログ変換器及び比較
器のアーキテクチャーを用いることが可能である。第１
の実施例において、典型的な変換中に１回しか比較を行
なう必要のない幾つかの変換サイクルの存在が認められ
る。上記“１回−変換”サイクルは、出力コードの最終
的なビットのための余分の修正時間を与える変換シーケ
ンスの最後に使用する余分の時間を得るため使用できる
利点がある。例えば、単一の“２分”比較が行なわれる
最後の２回の各変換サイクルは、先行する“スリー・ス
テート”サイクルの２乃至３倍の長さをなしても構わな
い。
【０１０３】図４の連続的近似レジスタ回路２２；図１
５の連続的近似レジスタ回路１２２と、図２及び図４の
制御回路２４は、専用ハードウェア回路ではなく、プロ
グラム制御の下で動作するマイクロコントローラを用い
て実装してもよいことが分かる。同様に、ソフトウェア
制御の下で、（コンピュータの入力／出力回路の一部を
形成する）ディジタルアナログ変換器を動作させること
による連続的近似技術を用いてアナログ−ディジタル変
換を実行するパーソナルコンピュータ等において、上記
の如く説明した“スリー・ステート”アルゴリズム、又
は、修正された２分探索アルゴリズムを利用するため変
換プログラムを変更することが可能である。
５の連続的近似レジスタ回路１２２と、図２及び図４の
制御回路２４は、専用ハードウェア回路ではなく、プロ
グラム制御の下で動作するマイクロコントローラを用い
て実装してもよいことが分かる。同様に、ソフトウェア
制御の下で、（コンピュータの入力／出力回路の一部を
形成する）ディジタルアナログ変換器を動作させること
による連続的近似技術を用いてアナログ−ディジタル変
換を実行するパーソナルコンピュータ等において、上記
の如く説明した“スリー・ステート”アルゴリズム、又
は、修正された２分探索アルゴリズムを利用するため変
換プログラムを変更することが可能である。
【図１】従来の連続的近似アナログディジタル変換器の
概略的なブロック図である。
概略的なブロック図である。
【図２】本発明の第１の実施例のアナログディジタル変
換器の概略的なブロック図である。
換器の概略的なブロック図である。
【図３】図１の従来のアナログディジタル変換器と第１
の実施例の動作を比較する際に使用するグラフである。
の実施例の動作を比較する際に使用するグラフである。
【図４】第１の実施例に含まれる連続的近似回路の構成
の一例を示す図である。
の一例を示す図である。
【図５】第１の実施例の動作の説明用のフローチャート
である。
である。
【図６】第１の実施例の動作の説明用のフローチャート
である。
である。
【図７】第１の実施例の動作の説明用の表である。
【図８】第１の実施例及び第２の実施例の性能を図１の
従来のアナログディジタル変換器の性能と比較用のグラ
フである。
従来のアナログディジタル変換器の性能と比較用のグラ
フである。
【図９】本発明の第２の実施例の動作の説明用のフロー
チャートである。
チャートである。
【図１０】第２の実施例の動作の説明用の表である。
【図１１】２進コードが採用された第２の実施例による
アナログディジタル変換器の第１の例の動作を説明する
図である。
アナログディジタル変換器の第１の例の動作を説明する
図である。
【図１２】図１０のアナログディジタル変換器で採用さ
れた２進コードを示す図である。
れた２進コードを示す図である。
【図１３】グレイコードが採用された第２の実施例によ
るアナログディジタル変換器の第２の例の動作を説明す
る図である。
るアナログディジタル変換器の第２の例の動作を説明す
る図である。
【図１４】図１２のアナログディジタル変換器で採用さ
れたグレイコードを示す図である。
れたグレイコードを示す図である。
【図１５】図１２のアナログディジタル変換器の一部の
ブロック回路図である。
ブロック回路図である。
【図１６】第２の実施例において誤差が訂正される方法
の説明用の図である。
の説明用の図である。
【図１７】（Ａ）及び（Ｂ）は夫々本発明の第３の実施
例の動作の説明用の図である。
例の動作の説明用の図である。
【図１８】（Ａ）及び（Ｂ）は、夫々図１７の（Ａ）及
び（Ｂ）に対応しているが、本発明の第４の実施例に関
係する図であり、（Ｃ）は第４の実施例の他の例に関係
する図である。
び（Ｂ）に対応しているが、本発明の第４の実施例に関
係する図であり、（Ｃ）は第４の実施例の他の例に関係
する図である。
【図１９】（Ａ）は従来の２分探索アルゴリズムを採用
するアナログディジタル変換器の動作の説明用の図であ
り、（Ｂ）及び（Ｃ）は、図１３の（Ａ）に対応し、夫
々、本発明の第５及び第６の実施例の動作を説明するた
めの図である。
するアナログディジタル変換器の動作の説明用の図であ
り、（Ｂ）及び（Ｃ）は、図１３の（Ａ）に対応し、夫
々、本発明の第５及び第６の実施例の動作を説明するた
めの図である。
１，２０ アナログディジタル変換器 ３ ディジタル記憶レジスタ ５，１０５ ディジタルアナログ変換器（ＤＡＣ） ７ 基準電圧発生回路 ９ 比較器 １１，２４ 制御回路 １３ クロック発生回路 １５，１１５ ディジタル出力回路 ２２，１２２ 連続的近似レジスタ回路（ＳＡＲ） ３０ シフトレジスタ ３２，３４，１３２ 記憶レジスタ ３６ マルチプレクサ ３８，４０ 加算器 ４２ フラグレジスタ ４４ フラグ制御回路 １１５ａ コード変換器
【手続補正書】
【提出日】平成８年６月１０日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】第１の実施例の動作の説明用の図表である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】第２の実施例の動作の説明用の図表である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イアン ジュソ デディク イギリス国，ミドルセックス ユービー５ ５エイチダブリュ，ノートルト，ベルビ ュー・ロード 15番 (72)発明者 アンドルー デイヴィッド ベケット イギリス国，バークシャー アールジー40 ４ワイキュー，ウォキンガム，フィンチ ャンステッド，チャールトン・クローズ ７番
Claims (24)
- 【請求項１】 連続の変換サイクルを行うため繰り返し
的に動作可能なアナログディジタル変換器であって：ア
ナログ入力信号を受けるため接続され、上記入力信号の
方が当該サイクル中に使用する上記変換器によって定め
られた仮信号値を上回り上記仮信号値と第１の所定の量
の差のある第１の比較値よりも大きい場合に第１の値を
有し、該入力信号の方が上記仮信号値を下回り上記仮信
号値と第２の所定の量の差のある第２の比較値よりも小
さい場合に第２の値を有し、それ以外の全ての場合に第
３の値を有するディジタルデータを生成するため各変換
サイクル中に動作可能である比較手段と；上記仮信号値
を該入力信号値により近い対応にさせる傾向があるよう
に上記当該サイクル中に生成された該ディジタルデータ
に依存して該仮信号値を調整するため各変換サイクル中
に動作可能である連続的近似手段とからなるアナログデ
ィジタル変換器。 - 【請求項２】 各変換サイクル中に、該連続的近似手段
は、当該変換サイクル中に生成された該ディジタルデー
タが該第１の値を有するとき該仮信号値を所定の上方調
整量増加させ、上記ディジタルデータが該第２の値を有
するとき該仮信号値を所定の下方調整量減少させ、上記
ディジタルデータが該第３の値を有するとき上記仮信号
値を変化のないままにしておく請求項１記載のアナログ
ディジタル変換器。 - 【請求項３】 該所定の上方調整量は各変換サイクルで
該所定の下方調整量に一致する請求項２記載のアナログ
ディジタル変換器。 - 【請求項４】 該仮信号値は、最初に上記変換器のフル
スケールの入力信号値の実質的に半分である請求項１乃
至３のうちいずれか１項記載のアナログディジタル変換
器。 - 【請求項５】 該ディジタルデータの該第１、第２及び
第３の値は、夫々、＋１、−１及び０である請求項１乃
至４のうちいずれか１項記載のアナログディジタル変換
器。 - 【請求項６】 少なくとも一対の連続的な変換に対し、
上記対の後半のサイクル中の該第１の所定の量は、上記
対の前半のサイクル中の該第１の所定の量よりも減少
し、及び／又は、上記対の後半のサイクル中の該第２の
所定の量は、上記対の前半のサイクル中の該第２の所定
の量よりも減少している請求項１乃至５のうちいずれか
１項記載のアナログディジタル変換器。 - 【請求項７】 少なくとも一対の連続的な変換に対し、
上記対の後半のサイクル中の該第１の所定の量は、上記
対の前半のサイクル中の該第１の所定の量の実質的に半
分であり、上記対の後半のサイクル中の該第２の所定の
量は、上記対の前半のサイクル中の該第２の所定の量の
実質的に半分である請求項１乃至６のうちいずれか１項
記載のアナログディジタル変換器。 - 【請求項８】 各変換サイクル中、該第１の所定の量は
該第２の所定の量に一致する請求項１乃至７のうちいず
れか１項記載のアナログディジタル変換器。 - 【請求項９】 該比較手段は、該入力信号値が該第１及
び第２の比較値の中の一方と比較される第１の比較を実
行し、次いで、上記入力信号値が上記二つの比較値の中
の他方と比較される第２の比較を実行するため各変換サ
イクルで選択的に動作可能である請求項１乃至８のうち
いずれか１項記載のアナログディジタル変換器。 - 【請求項１０】 該比較手段は、該第１の比較の結果が
上記第２の比較を不要にさせる場合、該第２の比較を行
わない請求項９記載のアナログディジタル変換器。 - 【請求項１１】 該比較手段は、各変換サイクルの該第
１の比較に使用するため、前の変換サイクルの最後の比
較に使用された上記比較値と最も差のある該第１及び第
２の比較値の中の一方を選択する請求項９又は１０記載
のアナログディジタル変換器。 - 【請求項１２】 該比較手段は、上記最初の変換サイク
ルの上記第１の比較中に、該入力信号値から最も差のあ
る該第１及び第２の比較値の中の一方を採用する請求項
９乃至１１のうちいずれか１項記載のアナログディジタ
ル変換器。 - 【請求項１３】 各変換サイクル中、該所定の上方調整
量は該第１の所定の量の実質的に２倍であり、該所定の
下方調整量は該第２の所定の量の実質的に２倍である、
請求項２に付加された請求項９乃至１２のうちいずれか
１項記載のアナログディジタル変換器。 - 【請求項１４】 該第１及び第２の所定の量は、最初に
上記変換器の上記フルスケールの入力信号値の８分の１
に実質的に等しい請求項９乃至１３のうちいずれか１項
記載のアナログディジタル変換器。 - 【請求項１５】 該比較手段は、各変換サイクル中に、
該第１の入力信号値が該仮信号値と比較される第１の比
較を実行し、次いで、該入力信号値は、該第１の比較の
結果として上記入力信号値が上記仮信号値よりも大きい
場合に該第１の比較値と比較され、該第１の比較の結果
として上記入力信号値が上記仮信号値よりも小さい場合
に該第２の比較値と比較される第２の比較を実行するた
め動作可能である請求項１乃至８のうちいずれか１項記
載のアナログディジタル変換器。 - 【請求項１６】 各変換サイクル中、該所定の上方調整
量は該第１の所定の量に実質的に等しく、該所定の下方
調整量は該第２の所定の量に実質的に等しい請求項２に
付加された請求項１５記載のアナログディジタル変換
器。 - 【請求項１７】 該第１及び第２の所定の量は、最初に
上記変換器の上記フルスケールの入力信号値の４分の１
に実質的に等しい請求項１５又は１６記載のアナログデ
ィジタル変換器。 - 【請求項１８】 該連続的近似手段は：各サイクル中、
該比較手段によって生成された上記ディジタルデータを
記憶するディジタルレジスタ手段と；該第１及び第２の
比較値の中の一方、又は、該仮信号値に対応するディジ
タルコードデータを得るため、該ディジタルレジスタ手
段に接続され、上記記憶されたディジタルデータを採用
するデータ処理手段とを有し、 該比較手段は、該ディジタルデータを生成するため、該
データ処理手段に接続され上記ディジタルコードデータ
に対応するアナログ比較信号を生成するディジタルアナ
ログ変換手段と、該ディジタルデータを生成するため該
アナログ入力信号と該アナログ比較信号を比較するアナ
ログ比較器とを有する請求項１乃至１７のうちいずれか
１項記載のアナログディジタル変換器。 - 【請求項１９】 該データ処理手段はグレイコードの形
式で上記ディジタルコードデータを生成し、該ディジタ
ルアナログ変換手段は上記グレイコードに応答性がある
請求項１８記載のアナログディジタル変換器。 - 【請求項２０】 連続の変換サイクルを行うため繰り返
し的に動作可能なアナログディジタル変換器であって：
アナログ入力信号を受けるため接続され、上記入力信号
の方が当該サイクル中に使用する上記変換器によって定
められた仮信号値に依存する比較値よりも大きい場合に
第１の値を有し、それ以外の場合に第２の値を有するデ
ィジタルデータを生成するため各変換サイクル中に動作
可能である比較手段と；上記仮信号値を該入力信号値に
より近い対応にさせる傾向があるように、上記当該サイ
クル中に生成された該ディジタルデータに依存して該仮
信号値を調整するため各変換サイクル中に動作可能であ
る連続的近似手段とからなり、 該連続の変換サイクルの中の少なくとも一つの変換サイ
クルは、第１及び第２の夫々の比較がそのサイクル中に
行われるよう上記比較手段が２回以上動作させられる訂
正サイクルであり、該連続的近似手段は、該仮信号値を
調整するとき該第１及び第２の比較によって夫々に生成
された上記ディジタルデータを採用するため上記訂正サ
イクル中に動作可能であるアナログディジタル変換器。 - 【請求項２１】 該訂正サイクルの該第２の比較中に採
用された該比較値は、該第１の比較によって生成された
該ディジタルデータに依存している請求項２０記載のア
ナログディジタル変換器。 - 【請求項２２】 該訂正サイクル中、ｎが１以上の整数
を表わすとき上記連続的近似手段は上記仮信号値のｎビ
ットを判定し、ｍがｎより大きい整数を表わすとき該比
較手段はｍ回の比較を行う請求項２０又は２１記載のア
ナログディジタル変換器。 - 【請求項２３】 連続の変換サイクルを有し、アナログ
入力信号に対応するディジタル信号を生成するアナログ
ディジタル変換方法であって、各変換サイクルは：上記
入力信号の方が当該サイクル中に使用するため定められ
た仮信号値を上回り第１の所定の量上記仮信号値と差の
ある第１の比較値よりも大きい場合に第１の値を有し、
該入力信号の方が上記仮信号値を下回り第２の所定の量
上記仮信号値と差のある第２の比較値よりも小さい場合
に第２の値を有し、それ以外の全ての場合に第３の値を
有するディジタルデータを生成する段階と；上記仮信号
値を該入力信号値により近い対応にさせる傾向があるよ
うに上記当該サイクル中に生成された該ディジタルデー
タに依存して該仮信号値を調整する段階とからなるアナ
ログディジタル変換方法。 - 【請求項２４】 連続の変換サイクルを有し、アナログ
入力信号に対応するディジタル信号を生成するアナログ
ディジタル変換方法であって、各変換サイクルは：上記
入力信号値と、当該サイクルで使用するため定められた
仮信号値に依存する比較信号値の間の比較を行い、上記
入力信号値が上記比較値よりも大きい場合に第１の値を
有し、それ以外の場合に第２の値を有するディジタル信
号を生成する段階と；上記仮信号値を該入力信号値によ
り近い対応にさせる傾向があるように上記当該サイクル
中に生成された該ディジタルデータに依存して該仮信号
値を調整する段階とからなり、 少なくとも一つの変換サイクルは、第１及び第２の夫々
の比較が行われ、該仮信号値を調整するとき該第１及び
第２の比較によって夫々に生成された上記ディジタルデ
ータが採用される訂正サイクルであるアナログディジタ
ル変換方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9503783:4 | 1995-02-24 | ||
| GBGB9503783.4A GB9503783D0 (en) | 1995-02-24 | 1995-02-24 | Analog-to-digital converters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321779A true JPH08321779A (ja) | 1996-12-03 |
| JP3719541B2 JP3719541B2 (ja) | 2005-11-24 |
Family
ID=10770228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03692596A Expired - Lifetime JP3719541B2 (ja) | 1995-02-24 | 1996-02-23 | アナログディジタル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5870052A (ja) |
| EP (2) | EP0729236B1 (ja) |
| JP (1) | JP3719541B2 (ja) |
| DE (1) | DE69621068T2 (ja) |
| GB (1) | GB9503783D0 (ja) |
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